JPH02288741A - フレーム同期引込み回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要　〕 時分割多重装置における低速フレーム同期引込み方式に
関し、 Ｘ５０同期パターンの配列を考慮し、少数フレームの入
力での同期引込みを可能とすることにより、同期引込み
時間を短縮するフレーム同期引込み回路の提供を目的と
し、 フレーム同期ビットの所定数の配列が全ての部分で異な
るよう構成されたフレーム同期ビットパターンを使用し
て、 直列に人力する前記フレーム同期ビットを基準クロック
に従って１ビットづつ取り込み、且つシフトさせながら
、所定数の並列信号に変換する直列／並列変換部と、 該直列／並列変換部の所定数の並列信号の配列をアドレ
スとして、予め記憶されている配列の所定数の並列信号
を出力するメモリ部と、前記メモリ部の出力を一端保持
して、前記基準クロックに従って出力するフィリップフ
ロップ回路と、 同期が取れている否かによって、前記シリアル／パラレ
ル変換部と前記フィリップフロップ回路との出力を選択
して前記メモリ部に入力する選択部とにより構成される
。

〔産業上の利用分野　〕

本発明は、時分割多重装置における低速フレーム同期引
込み方式に関する。

多重化伝送におけるフレーム構成の一例を第６図に示す
、（ａ）は高速フレームの１タイムスロツトを示し、（
ｂ）は該高速フレーム中のに番目のフレームを取り出し
、任意のフレーム数（図では２０）を集めたマルチタイ
ムスロットを示し、（Ｃ）は速度別のチャンネル収容−
の−例を示すものである。また、Ｆはフレーム同期ビッ
ト、Ｄ１〜Ｄ６は情報ビット、Ｓは状態ビット、Ａはバ
ス状態ビット（正常時はｌ　ｌ　１１．異常時はパ０°
′）、ＣＩはチャンネル番号である。

ここで、時分割多重化されたパルス変調信号を正しく分
離するためフレーム構成のフレーム先頭位Ｗ（フレーム
同期位置）を検出し、保持して行うのが高速フレーム同
期である。フレーム同期位置の検出は、一般にフレーム
構成中のフレーム同期符号がフレームの繰返し周期で出
現するかどうかを検出することによって行うものである
。

また、前記高速フレーム同期中のに番目の任意のフレー
ムを取り出し、取り出した複数フレームを１マルチフレ
ームとしてその各フレームの先頭に位置する同期ビット
のパターンをみて行うのが低速同期である。この低速同
期は末端の装置が指定フレーム（第６図の如きチャンネ
ル等）を読み出す場合に必要となるものである。近年、
低速同期符号の出現パターン（同期パターン）として、
例エバＣＣＩＴＴ勧告のＸ５０フレ一ム同期パターンと
いうものがある。このパターンは第４図のマルチタイム
スロットの各フレームの先頭ビットに示すような（ＡＩ
ＩＯｌｏｏｌｏｏＯＯＩＯＩＯｌｌｌｏ）のパターンを
とるものである。このパターンは連続する５ビットを見
た場合に同様なパターンが絶対存在しないよう構成され
ているものである。

（従来の技術　〕 第５図に従来の低速同期引き込み回路の一構成例を示す
。図中４１はシリアル／パラレル（Ｓ／Ｐ）変換回路、
４２は比較部、４３は２０周期で動作するカウンタ部、
４４は前記Ｘ５０同期パターンが順に記憶されているメ
モリ部である。以下マルチタイムスロットのフレーム先
頭ビットが第４図に示したようなＸ５０同期パターンで
ある場合について説明する。

従来は初期動作として、前記Ｘ５０同期パターンのフレ
ーム同期ビットがシリアルな信号がシリアル／パラレル
変換゛部４１に入力する。フレーム同期ビットの取り出
しは、取り出されたｌフレームごとに先頭ビットを読み
出せばよく、前記高速同期がとれていれば簡単に行える
ものである。前記Ｓ／Ｐ変換部４１では入力する信号を
基準クロックに従ってシフトしながら、前記基準クロッ
クに従って５ビットづつパラレル信号として出力する。

前記基準クロックとは前記１フレームが入力するのに同
期したクロックである。該出力は比較部４２に入力され
る。比較部４２では前記のｘ５０同期パターンの最終の
５ビットのパターン（０１１１０）を保持しており、該
パターンと入カバターンが一致したことを検出するもの
である。−致が検出されると検出信号をカウンタ４３に
入力する。カンタ４３では該検出信号の入力により前記
クロックに従ってカウント動作を開始するとともに、そ
の時のカウンタ値をメモリ部４５に出力する。カウンタ
部４４はカウンタ値が２０でリセット信号を出力し、前
記比較部４２の検出信号との論理和によりリセットされ
再びカウントする。

前記メモリ部４５ではカウンタ値に従って前記ｘ５ｏ同
期パターンを１ビットづつ順次出力することになる。該
出力と前記Ｓ／Ｐ変換部４１へ入力と同様のフレームビ
ットを比較することにより一致、不−敗を検出する。所
定回数の一致が確認される（後方保護）と同期状態と判
断され、カウンタ値とメモリ部４５による出力信号によ
る同期パターンとの比較が常時行われる。以後所定の割
合数の同期外れが検出される（前方保護）と前記初期動
作と同様の動作が行われる。

〔発明が解決しようとする課題　〕

前記従来の技術で示したような方式の場合、比較部４２
でＸ５０同期パターンの最終の５ビットを検出するため
には、最高に速くて入力フレームビット数が５であり（
最終の５ビットが入力した場合）つまりは５フレ一ム分
、最悪の場合ではビット数２０（丁度先頭フレームから
入力した場合）つまり入力フレーム数が２０フレーム、
すなわちｌマルチフレーム分となる。ここに前記後方保
護の時間を考慮しても同期引込みに非常に時間がかかる
という問題を生じていた。

本発明ではＸ５０同期パターンの配列を考慮し、少数フ
レームの入力での同期引込みを可能とすることにより、
同期引込み時間を短縮するフレーム同期引込み回路の提
供を目的とする。

〔課題を解決するための手段　〕

本発明による同期引込み回路の原理構成図を第１図に示
す。図中１１はＳ／Ｐ変換部、１２は選択部、１３はメ
モリ部、１４はフィリップフロップ（ＦＦ）回路である
。

本発明は前記目的を達成するため、フレーム同期ビット
としては、フレーム同期ビットの所定数の配列が全ての
部分で異なるよう構成されたフレーム同期ビットパター
ンを使用するものである。

そして、まず直列／並列変換部１１において、直列に入
力する前記フレーム同期ビットを基準クロックに従って
１ビットづつ取り込み、且つシフトさせながら、所定数
の並列信号に変換する。更に、メモリ部１３において、
前記該直列／並列変換部１１から入力する所定数の並列
信号の配列をアドレスとして、予め記憶されている配列
の所定数の並列信号を出力する。該出力はフィリップフ
ロップ回路１４で一端保持され、前記基準クロックに従
って出力される。

上記動作により、同期が取れているか否かによって、前
記シリアル／パラレル変換部１１と前記フィリップフロ
ップ１４との出力を選択して前記メモリ部１３に入力す
るものである。

〔作用　〕

前記手段により、メモリ部１３において入力する所定数
の並列信号をアドレスとしてメモリ内に記憶されている
任意の配列の所定数の並列信号つまり同期パターンを出
力することになる。つまり５ビット入力したところで同
期パターンを検出し、その後、後方保護により数回の同
期検出により同期とみなされる。よって５フレームの入
カブラス保護段数の時間で同期がとれることになり、短
時間で同期引込みが行われることになる。

〔実施例　〕

本発明の一実施例構成図を第２図に示す。本実施例では
Ｓ／Ｐ変換部１１の出力を５ビットとし、４つのＦＦ回
路でシフトレジスタを構成してなる。

またメモリ部１３は本実施例ではＲＯＭを使用し、該Ｒ
ＯＭ内には第３図に示す如くアドレスに対応する出力信
号が記憶されている。但し、図では５ビット分の配列を
パターンを１６進数で表した場合のものが示さねている
。即ち例えばメモリ部１３への入力が（００００１，１
６進数では０１）のとき出力はこれをアドレスとする（
０００１０゜１６進数では０２）となる。但し前記の配
列は各部出力を５．４，３，２．１の順に並べたもので
ある。また図面上の各部の出力番号１，２，３゜４．５
はそれぞれ対応しているものとする。

以下図面に従って実施例を詳細に説明する。尚本実施例
では前記手段で述べた所定数を５として、またフレーム
同期パターンとしてＸ５０同期パターンを使用した場合
について説明する。

前記Ｘ５０同期パターンをとなり合う５ビットの配列を
１６進数で表すと第４３図（ａ）のようになる。これを
見れば判るようにとなり会う５ビットの配列は全てこと
なるものである。本発明はこれを利用したものである。

まず初期動作においての一期引込みについて説明する。

高速フレームから任意のに番目のフレームが取り込まれ
ると同時に、該フレームの先頭ビットが読み出されＳ／
Ｐ変換部１１に入力する。

Ｓ／Ｐ変換部１１にて入力する直列の同期ビット信号を
基準クロックＣＬＫに従って１ビットづつシフトしなが
ら取り込む。また前記基準クロックＣＬＫに従って入力
のｌピッ）　（Ｓ／Ｐ変換部出力１）及び各ＦＦ回路出
力（Ｓ／Ｐ変換部出力２〜５）を並列信号として選択部
１２に送信する。

（例えばＡｌｌ０Ｉが出力されると次に１つシフトした
１１０１０、更に１０１００・・・　（但し順番は各部
出力５，４，３，２．１の順に示しである。）） Ｓ／Ｐ変換部１１の出力は初期動作においては同期がと
れていない状態になるため、選択部１２を通過し、ＲＯ
Ｍ１３に入力する。ＲＯＭ１３では入力する並列信号を
アドレスとして、対応する５ビットデータを検出して出
力することになる。

ここでアドレスと出力の関係であるが、アドレスが例え
ばＡｌｌ０Ｉならば出力は１１０１０、アドレスが１１
．１１ならば出力は１０１００・・・という具合に第３
図にその対応をしめしたとおり、Ｘ５０フレ一ム同期パ
ターンにおけるアドレスパターンに対して１位相遅れの
パターンを出力するよう構成されている。

こうしてＲＯＭ１３から出力された並列信号は一端ＦＦ
回路１４に入力し、ｌフレーム後出力される。該出力の
最終段の信号は同期ビット比較回路１５（ここではＥＸ
−ＯＲ回路）において、前記Ｓ／Ｐ変換部１１に入力す
る信号ａと同様の信号と比較される。そして、該同期ビ
ット比較器１５からの出力が同期保護回路１６に一致／
不一致信号ｅを入力する。該同期保護回路１６は連続し
て所定の回数同期ビット比較器１５からの一致信号ｅを
検出した場合に同期引込み完了とみなす。

つまり、ここが後方保護手段となっているわけである。

前記同期保護回路１６では同期引込みの完了とみなすと
選択手段に切替信号ｆを通達する。該通達により、ＲＯ
Ｍ１３への入力を前記ＦＦ回路１４からの入力に切り替
える。よって選択部１２、ＲＯＭ１３、ＦＦ回路１４は
１つの閉ループとなる。こうすることによりフレーム同
期ビットのパターンがビットエラーにより反転した場合
にＸ５０同期パターンの位相のずれが生じないことにな
り、単発のビットエラーによる同期外れを防止している
。

以上が初期動作の同期引込みである。以下その後の動作
について説明する。前記動作により同期がとれた後に、
前記同期パターン比較回路１５がら同期保護回路１６に
対し、不一致信号が所定割合（例えばＥＸ−ＯＲ回路１
５の出力信号ｅが１０中６回以上の不一致を検出）で入
力した場合、同期保護回路１６では同期外れとみなし、
選択部１２に切替え信号ｆを送信し、これを受けた選択
部１２ではＲＯＭ１３への入力をＦＦ回路１４がらＳ／
Ｐ変換部１１に切り替え初期動作と同様にして同期引込
みを再度行うことになる。この場合、Ｓ／Ｐ変換部１１
中のエラービットが出力しきったところで前記ＥＸ−Ｏ
Ｒ回路１５から一致信号が検出され後方保護の後同期と
判断されることになる。

以上実施例の動作を説明してきたが、以下では信号を具
体的に設定してより詳細に実施例を説明する。具体的信
号を第４図に示す。ａは直列信号の同期ビット、ＣＬＫ
は基準クロック、ｂはＳ／Ｐ変換部１１の各出力、Ｃは
メモリ部１３の各出力、ｄはＦＦ回路の各出力、ｅはＥ
Ｘ−ＯＲ回路１５の出力、ｆは保護回路１６の出力を示
している。本例では、丁度マルチフレームの先頭フレー
ムから入力した場合を例にとっている。図の如くＳ／Ｐ
変換部１１から５ビット分の同期ビットが出力するまで
に基準クロック５つ分の時間がかかる。そして、Ｓ／Ｐ
変換部１１の出力すをアドレスとし、対応する並列信号
Ｃが出力される。ＦＦ回路１４ではメモリ部１３の出力
Ｃが１クロック分保持され、メモリ部１３の出力Ｃより
１クロック分位相が遅れて出力される。こうすることに
より、ＥＸ−ＯＲ回路１５で比較すべき信号の位相が調
整される。ＥＸ−ＯＲ回路１５の出力はフレーム同期ビ
ットが正常である場合、図信号ＦＦ回路１４の出力１が
比較され一致信号ｅが出力されることになる。その後連
続して一致信号が出力されるとこれに従って保護回路１
６より選択部１２に切替信号ｆが出力されることになる
。第４図では後方保護を３段として示しである。

以上本発明を実施例に従って説明してきたが、実施例で
はＸ’５０同期パターンについて説明してきたが、該Ｘ
５０同期パターンと同様の所定数の配列が全て異なる構
成となついてる同期パターンについて、本発明は有効と
なるものである。

〔発明の効果　〕

本発明により、本発明ではＸ５０同期パターンの配列の
ように所定数の配列が全て異なる構成となついてる同期
パターンを考慮し、少数フレームの入力での同期引込み
を可能とすることにより、同期引込み時間を短縮するフ
レーム同期引込み回路の提供を可能とした。

【図面の簡単な説明】

第１図は本発明の原理構成図、 第２図は本発明の一実施例、 第３図はアドレス−データ対照表、 第４図は具体的信号例、 第５図は従来の構成を示す図、 第６図はフレーム構成図例である。 図中 １１・ １２・ １３・ １４・ ・・Ｓ／Ｐ変換部 ・・選択部 ・・メモリ部 ・・ＦＦ回路 フレーム番号 １２３４５６７　ｇ　’／　１０　Ｈ２Ｂ　＋４１５１
４１’ｌ　＋８１’ｌ　２ａ　１２３４ゾロＲＯＭ〒゛
−タ （ｂ） アドレスーテ゛−タナ４悠長 フレーム数

Claims (1)

1. 【特許請求の範囲】 フレーム同期ビットの所定数の配列が全ての部分で異な
   るよう構成されたフレーム同期ビットパターンを使用し
   て、 直列に入力する前記フレーム同期ビットを基準クロック
   に従って１ビットづつ取り込み、且つシフトさせながら
   、所定数の並列信号に変換する直列／並列変換部（１１
   ）と、 該直列／並列変換部（１１）の所定数の並列信号の配列
   をアドレスとして、予め記憶されている配列の所定数の
   並列信号を出力するメモリ部（１３）と、 前記メモリ部（１３）の出力を一端保持して、前記基準
   クロックに従って出力するフィリップフロップ回路（１
   ４）と、 同期が取れているか否かによって、前記シリアル／パラ
   レル変換部（１１）と前記フィリップフロップ回路（１
   ４）との出力を選択して前記メモリ部（１３）に入力す
   る選択部（１２）を有することを特徴とする同期引込み
   回路。