JP2871735B2 - 位相自動調整回路 - Google Patents
位相自動調整回路Info
- Publication number
- JP2871735B2 JP2871735B2 JP1184917A JP18491789A JP2871735B2 JP 2871735 B2 JP2871735 B2 JP 2871735B2 JP 1184917 A JP1184917 A JP 1184917A JP 18491789 A JP18491789 A JP 18491789A JP 2871735 B2 JP2871735 B2 JP 2871735B2
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- Japan
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- clock
- output
- gate
- flip
- flop
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- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディジタル回路に関し、特にクロック乗せ換
え時の位相自動調整に関する。
え時の位相自動調整に関する。
従来、この種の位相調整回路としては第2図に示すよ
うにシンクロスコープ18等を用いて、第1のクロック12
と、第2のクロック13との位相比較を行い、位相余裕が
大きくなるように、EX−ORゲート14の入力を手作業で
“0"固定又は“1"固定とすることとなっていた。また、
図中、11は第1のクロック12に同期したデータ、15は第
1のフリップ・フロップ、16は第2のフリップ・フロッ
プ、17は出力である。
うにシンクロスコープ18等を用いて、第1のクロック12
と、第2のクロック13との位相比較を行い、位相余裕が
大きくなるように、EX−ORゲート14の入力を手作業で
“0"固定又は“1"固定とすることとなっていた。また、
図中、11は第1のクロック12に同期したデータ、15は第
1のフリップ・フロップ、16は第2のフリップ・フロッ
プ、17は出力である。
上述した従来の位相調整回路では、位相の調整をシン
クロスコープ等を用いて手作業で行っているので、調整
工数がかかるという欠点がある。
クロスコープ等を用いて手作業で行っているので、調整
工数がかかるという欠点がある。
本発明の目的は前記課題を解決した位相自動調整回路
を提供することにある。
を提供することにある。
[課題を解決するための手段] 前記目的を達成するため、本発明の位相自動調整回路
は、第1のEX−ORゲートと、平均値検出回路と、コンパ
レータと、第2のEX−ORゲートと、第1のフリップ・フ
ロップと、第2のフリップ・フロップとを有する位相自
動調整回路である。
は、第1のEX−ORゲートと、平均値検出回路と、コンパ
レータと、第2のEX−ORゲートと、第1のフリップ・フ
ロップと、第2のフリップ・フロップとを有する位相自
動調整回路である。
ここで、第1のEX−ORゲートは、第1のクロックと第2
のクロックとを入力とするものであり、平均値検出回路
は、第1のEX−ORゲートの出力を入力とし、平均値を検
出するものであり、コンパレータは、平均値検出回路の
出力を入力とし、この入力信号がスレッショルドより大
のとき“0",小のとき“1"の信号を出力するものであ
る。そして、第2のEX−ORゲートは、コンパレータの出
力と第2のクロックとを入力とし、第1のクロックと第
2のクロックとの位相調整を行い、第2のクロックが第
1のクロックと立上りが一致しないように調整するもの
であり、第1のプリップ・プロップは、第1のクロック
と同期したデータを前記第2のEX−ORゲートの出力で読
み換えて、その信号を第2のフリップ・フロップに出力
するものである。一方、第2のプリップ・プロップは、
第1のフリップ・フロップの出力データを第2のクロッ
クで読み換え、第1のクロックと同期したデータを第2
のクロックに乗り換えて出力信号として出力するもので
あることを特徴としている。
のクロックとを入力とするものであり、平均値検出回路
は、第1のEX−ORゲートの出力を入力とし、平均値を検
出するものであり、コンパレータは、平均値検出回路の
出力を入力とし、この入力信号がスレッショルドより大
のとき“0",小のとき“1"の信号を出力するものであ
る。そして、第2のEX−ORゲートは、コンパレータの出
力と第2のクロックとを入力とし、第1のクロックと第
2のクロックとの位相調整を行い、第2のクロックが第
1のクロックと立上りが一致しないように調整するもの
であり、第1のプリップ・プロップは、第1のクロック
と同期したデータを前記第2のEX−ORゲートの出力で読
み換えて、その信号を第2のフリップ・フロップに出力
するものである。一方、第2のプリップ・プロップは、
第1のフリップ・フロップの出力データを第2のクロッ
クで読み換え、第1のクロックと同期したデータを第2
のクロックに乗り換えて出力信号として出力するもので
あることを特徴としている。
[実施例] 以下、本発明の一実施例を図により説明する。
第1図(a)は本発明の一実施例を示すブロック図、
第1図(b)は波形図である。
第1図(b)は波形図である。
図において、本発明の位相自動調整回路は第1のクロ
ック2に同期したデータ1を第2のクロック3で読み換
えるものであり、第1のクロック2と第2のクロック3
を入力とする第1のEX−ORゲート4と、第1のEX−ORゲ
ート4の出力を入力とする平均値検出回路5と、平均値
検出回路5の出力を入力とするコンパレータ6と、コン
パレータ6の出力と第2のクロック3を入力とする第2
のEX−ORゲート7と、第2のEX−ORゲート7の出力をク
ロック入力とし、第1のクロック2に同期して入力され
るデータ1をデータ入力とする第1のフリップ・フロッ
プ8と、第1のフリップ・フロップ8のデータ出力がデ
ータ入力に接続され、第2のクロック3をクロック入力
とする第2のフリップ・フロップ9とを有している。
ック2に同期したデータ1を第2のクロック3で読み換
えるものであり、第1のクロック2と第2のクロック3
を入力とする第1のEX−ORゲート4と、第1のEX−ORゲ
ート4の出力を入力とする平均値検出回路5と、平均値
検出回路5の出力を入力とするコンパレータ6と、コン
パレータ6の出力と第2のクロック3を入力とする第2
のEX−ORゲート7と、第2のEX−ORゲート7の出力をク
ロック入力とし、第1のクロック2に同期して入力され
るデータ1をデータ入力とする第1のフリップ・フロッ
プ8と、第1のフリップ・フロップ8のデータ出力がデ
ータ入力に接続され、第2のクロック3をクロック入力
とする第2のフリップ・フロップ9とを有している。
まず、第1のクロック2と第2のクロック3を第1の
EX−ORゲート4に入力する。今、第1のクロック2に同
期したデータ1の波形をa、第1のクロック2の波形を
bとする。もし、第2のクロック3の波形がc−1だと
すると、第1のEX−ORゲート4の出力波形はd−1のよ
うな“0"の時間比率の多い波形になる。また、第2のク
ロック3の波形がc−2だとすると、第1のEX−ORゲー
ト4の出力波形は、d−2のような“1"の時間比率の多
い波形になる。
EX−ORゲート4に入力する。今、第1のクロック2に同
期したデータ1の波形をa、第1のクロック2の波形を
bとする。もし、第2のクロック3の波形がc−1だと
すると、第1のEX−ORゲート4の出力波形はd−1のよ
うな“0"の時間比率の多い波形になる。また、第2のク
ロック3の波形がc−2だとすると、第1のEX−ORゲー
ト4の出力波形は、d−2のような“1"の時間比率の多
い波形になる。
次に、第1のEX−ORゲート4の出力を平均値検出回路
5に入力し、平均値を検出する。平均値検出回路5の出
力波形は、第2のクロック3の波形がc−1のときはe
−1のようになり、第2のクロック3の波形がc−2の
ときはe−2のようになる。
5に入力し、平均値を検出する。平均値検出回路5の出
力波形は、第2のクロック3の波形がc−1のときはe
−1のようになり、第2のクロック3の波形がc−2の
ときはe−2のようになる。
次に、平均値検出回路5の出力をコンパレータ6に入
力する。コンパレータ6の出力は、入力電圧がスレッシ
ョルドより大のときは“0"となり、入力電圧がスレッシ
ョルドより小のときは“1"となる。つまり、第2のクロ
ック3の波形がc−1のときは、コンパレータ6への入
力電圧がスレッショルドより小と考えられ、コンパレー
タ6の出力波形はf−1のように“1"となる。また、第
2のクロック3の波形がc−2のときは、コンパレータ
6への入力電圧がスレッショルドより大と考えられ、コ
ンパレータ6の出力波形はf−2のように“0"となる。
力する。コンパレータ6の出力は、入力電圧がスレッシ
ョルドより大のときは“0"となり、入力電圧がスレッシ
ョルドより小のときは“1"となる。つまり、第2のクロ
ック3の波形がc−1のときは、コンパレータ6への入
力電圧がスレッショルドより小と考えられ、コンパレー
タ6の出力波形はf−1のように“1"となる。また、第
2のクロック3の波形がc−2のときは、コンパレータ
6への入力電圧がスレッショルドより大と考えられ、コ
ンパレータ6の出力波形はf−2のように“0"となる。
次に、コンパレータ6の出力と第2のクロック3とを
第2のEX−ORゲート7に入力する。第2のEX−ORゲート
7の出力波形は、第2のクロック3の波形がc−1のと
き、g−1となり、第2のクロック3の波形がc−2の
とき、g−2なる。このように、第2のEX−ORゲート7
の出力は、第2のクロック3の位相がc−1,−2のいず
れであっても、第1のクロックと立上りが一致しないよ
うに自動調整される。そして、第1のフリップ・フロッ
プ8で、第1のクロック2に同期したデータ1を第2の
EX−ORゲート7の出力で読みかえ、第2のフリップ・フ
ロップ9で第1のフリップ・フロップ8の出力データを
第2のクロック3で読み換えることにより、第1のクロ
ック2に同期したデータ1を第2のクロック3に乗り換
えて出力10として得ることができる。
第2のEX−ORゲート7に入力する。第2のEX−ORゲート
7の出力波形は、第2のクロック3の波形がc−1のと
き、g−1となり、第2のクロック3の波形がc−2の
とき、g−2なる。このように、第2のEX−ORゲート7
の出力は、第2のクロック3の位相がc−1,−2のいず
れであっても、第1のクロックと立上りが一致しないよ
うに自動調整される。そして、第1のフリップ・フロッ
プ8で、第1のクロック2に同期したデータ1を第2の
EX−ORゲート7の出力で読みかえ、第2のフリップ・フ
ロップ9で第1のフリップ・フロップ8の出力データを
第2のクロック3で読み換えることにより、第1のクロ
ック2に同期したデータ1を第2のクロック3に乗り換
えて出力10として得ることができる。
以上説明したように本発明は、第1のクロックと第2
のクロックを入力とする第1のEX−ORゲートと、第1の
EX−ORゲートの出力を入力とする平均値検出回路と、平
均値検出回路の出力を入力とするコンパレータとによ
り、第1のクロックと第2のクロックの位相の比較を行
い、位相余裕が大きくなるように、コンパレータ出力が
“1"または“0"に固定される。次にコンパレータの出力
と、第2のクロックとを第2のEX−ORゲートに入力し、
第1のフリップ・フロップで第2のクロックに同期した
データを第2のEX−ORゲートの出力で読み換える。そし
て第2のフリップ・フロップで、第1のフリップ・フロ
ップの出力データを第2のクロックで読み換えることに
より、自動的に第1のクロックに同期したデータを第2
のクロックで読み換えることができる。さらに本発明に
よれば、第2のクロックと第1のクロックとの立上りが
一致しないように位相調整するため、位相調整は、安定
なクロックの立上りを基準として行われ、位相差に誤差
が生じることを防止できるとう効果がある。
のクロックを入力とする第1のEX−ORゲートと、第1の
EX−ORゲートの出力を入力とする平均値検出回路と、平
均値検出回路の出力を入力とするコンパレータとによ
り、第1のクロックと第2のクロックの位相の比較を行
い、位相余裕が大きくなるように、コンパレータ出力が
“1"または“0"に固定される。次にコンパレータの出力
と、第2のクロックとを第2のEX−ORゲートに入力し、
第1のフリップ・フロップで第2のクロックに同期した
データを第2のEX−ORゲートの出力で読み換える。そし
て第2のフリップ・フロップで、第1のフリップ・フロ
ップの出力データを第2のクロックで読み換えることに
より、自動的に第1のクロックに同期したデータを第2
のクロックで読み換えることができる。さらに本発明に
よれば、第2のクロックと第1のクロックとの立上りが
一致しないように位相調整するため、位相調整は、安定
なクロックの立上りを基準として行われ、位相差に誤差
が生じることを防止できるとう効果がある。
第1図(a)は本発明に係る位相自動調整回路の一実施
例を示すブロック図、(b)は同波形図、第2図は従来
の位相調整回路を示すブロック図である。 1…第1のクロックに同期したデータ 2…第1のクロック、3…第2のクロック 4…第1のEX−ORゲート 5…平均値検出回路、6…コンパレータ 7…第2のEX−ORゲート 8…第1のフリップ・フロップ 9…第2のフリップ・フロップ 10…出力
例を示すブロック図、(b)は同波形図、第2図は従来
の位相調整回路を示すブロック図である。 1…第1のクロックに同期したデータ 2…第1のクロック、3…第2のクロック 4…第1のEX−ORゲート 5…平均値検出回路、6…コンパレータ 7…第2のEX−ORゲート 8…第1のフリップ・フロップ 9…第2のフリップ・フロップ 10…出力
Claims (1)
- 【請求項1】第1の排他論理和ゲート(以下「第1のEX
−ORゲート」という。)と、平均値検出回路と、コンパ
レータと、第2の排他論理和ゲート(以下「第2のEX−
ORゲート」という。)と、第1のフリップ・フロップ
と、第2のフリップ・フロップとを有する位相自動調整
回路であって、 前記第1のEX−ORゲートは、第1のクロックと第2のク
ロックとを入力とするものであり、 前記平均値検出回路は、前記第1のEX−ORゲートの出力
を入力とし、平均値を検出するものであり、 前記コンパレータは、前記平均値検出回路の出力を入力
とし、該入力信号がスレッショルドより大のとき“0",
小のとき“1"の信号を出力するものであり、 前記第2のEX−ORゲートは、前記コンパレータの出力と
前記第2のクロックとを入力とし、前記第1のクロック
と前記第2のクロックとの位相調整を行い、前記第2の
クロックが前記第1のクロックと立上りが一致しないよ
うに調整するものであり、 前記第1のプリップ・プロップは、前記第1のクロック
と同期したデータを前記第2のEX−ORゲートの出力で読
み換えて、その信号を前記第2のフリップ・フロップに
出力するものであり、 前記第2のプリップ・プロップは、前記第1のフリップ
・フロップの出力データを前記第2のクロックで読み換
え、前記第1のクロックと同期したデータを前記第2の
クロックに乗り換えて出力信号として出力するものであ
る ことを特徴とする位相自動調整回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1184917A JP2871735B2 (ja) | 1989-07-18 | 1989-07-18 | 位相自動調整回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1184917A JP2871735B2 (ja) | 1989-07-18 | 1989-07-18 | 位相自動調整回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0349414A JPH0349414A (ja) | 1991-03-04 |
JP2871735B2 true JP2871735B2 (ja) | 1999-03-17 |
Family
ID=16161593
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1184917A Expired - Lifetime JP2871735B2 (ja) | 1989-07-18 | 1989-07-18 | 位相自動調整回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2871735B2 (ja) |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6339209A (ja) * | 1986-08-04 | 1988-02-19 | Nec Corp | 同期回路 |
-
1989
- 1989-07-18 JP JP1184917A patent/JP2871735B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH0349414A (ja) | 1991-03-04 |
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