JP2871735B2 - 位相自動調整回路 - Google Patents
位相自動調整回路Info
- Publication number
- JP2871735B2 JP2871735B2 JP1184917A JP18491789A JP2871735B2 JP 2871735 B2 JP2871735 B2 JP 2871735B2 JP 1184917 A JP1184917 A JP 1184917A JP 18491789 A JP18491789 A JP 18491789A JP 2871735 B2 JP2871735 B2 JP 2871735B2
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- JP
- Japan
- Prior art keywords
- clock
- output
- gate
- flip
- flop
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- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディジタル回路に関し、特にクロック乗せ換
え時の位相自動調整に関する。
え時の位相自動調整に関する。
従来、この種の位相調整回路としては第２図に示すよ
うにシンクロスコープ18等を用いて、第１のクロック12
と、第２のクロック13との位相比較を行い、位相余裕が
大きくなるように、EX−ORゲート14の入力を手作業で
“0"固定又は“1"固定とすることとなっていた。また、
図中、11は第１のクロック12に同期したデータ、15は第
１のフリップ・フロップ、16は第２のフリップ・フロッ
プ、17は出力である。
うにシンクロスコープ18等を用いて、第１のクロック12
と、第２のクロック13との位相比較を行い、位相余裕が
大きくなるように、EX−ORゲート14の入力を手作業で
“0"固定又は“1"固定とすることとなっていた。また、
図中、11は第１のクロック12に同期したデータ、15は第
１のフリップ・フロップ、16は第２のフリップ・フロッ
プ、17は出力である。
上述した従来の位相調整回路では、位相の調整をシン
クロスコープ等を用いて手作業で行っているので、調整
工数がかかるという欠点がある。
クロスコープ等を用いて手作業で行っているので、調整
工数がかかるという欠点がある。
本発明の目的は前記課題を解決した位相自動調整回路
を提供することにある。
を提供することにある。
［課題を解決するための手段］ 前記目的を達成するため、本発明の位相自動調整回路
は、第１のEX−ORゲートと、平均値検出回路と、コンパ
レータと、第２のEX−ORゲートと、第１のフリップ・フ
ロップと、第２のフリップ・フロップとを有する位相自
動調整回路である。
は、第１のEX−ORゲートと、平均値検出回路と、コンパ
レータと、第２のEX−ORゲートと、第１のフリップ・フ
ロップと、第２のフリップ・フロップとを有する位相自
動調整回路である。
ここで、第１のEX−ORゲートは、第１のクロックと第２
のクロックとを入力とするものであり、平均値検出回路
は、第１のEX−ORゲートの出力を入力とし、平均値を検
出するものであり、コンパレータは、平均値検出回路の
出力を入力とし、この入力信号がスレッショルドより大
のとき“0",小のとき“1"の信号を出力するものであ
る。そして、第２のEX−ORゲートは、コンパレータの出
力と第２のクロックとを入力とし、第１のクロックと第
２のクロックとの位相調整を行い、第２のクロックが第
１のクロックと立上りが一致しないように調整するもの
であり、第１のプリップ・プロップは、第１のクロック
と同期したデータを前記第２のEX−ORゲートの出力で読
み換えて、その信号を第２のフリップ・フロップに出力
するものである。一方、第２のプリップ・プロップは、
第１のフリップ・フロップの出力データを第２のクロッ
クで読み換え、第１のクロックと同期したデータを第２
のクロックに乗り換えて出力信号として出力するもので
あることを特徴としている。
のクロックとを入力とするものであり、平均値検出回路
は、第１のEX−ORゲートの出力を入力とし、平均値を検
出するものであり、コンパレータは、平均値検出回路の
出力を入力とし、この入力信号がスレッショルドより大
のとき“0",小のとき“1"の信号を出力するものであ
る。そして、第２のEX−ORゲートは、コンパレータの出
力と第２のクロックとを入力とし、第１のクロックと第
２のクロックとの位相調整を行い、第２のクロックが第
１のクロックと立上りが一致しないように調整するもの
であり、第１のプリップ・プロップは、第１のクロック
と同期したデータを前記第２のEX−ORゲートの出力で読
み換えて、その信号を第２のフリップ・フロップに出力
するものである。一方、第２のプリップ・プロップは、
第１のフリップ・フロップの出力データを第２のクロッ
クで読み換え、第１のクロックと同期したデータを第２
のクロックに乗り換えて出力信号として出力するもので
あることを特徴としている。
［実施例］ 以下、本発明の一実施例を図により説明する。
第１図（ａ）は本発明の一実施例を示すブロック図、
第１図（ｂ）は波形図である。
第１図（ｂ）は波形図である。
図において、本発明の位相自動調整回路は第１のクロ
ック２に同期したデータ１を第２のクロック３で読み換
えるものであり、第１のクロック２と第２のクロック３
を入力とする第１のEX−ORゲート４と、第１のEX−ORゲ
ート４の出力を入力とする平均値検出回路５と、平均値
検出回路５の出力を入力とするコンパレータ６と、コン
パレータ６の出力と第２のクロック３を入力とする第２
のEX−ORゲート７と、第２のEX−ORゲート７の出力をク
ロック入力とし、第１のクロック２に同期して入力され
るデータ１をデータ入力とする第１のフリップ・フロッ
プ８と、第１のフリップ・フロップ８のデータ出力がデ
ータ入力に接続され、第２のクロック３をクロック入力
とする第２のフリップ・フロップ９とを有している。
ック２に同期したデータ１を第２のクロック３で読み換
えるものであり、第１のクロック２と第２のクロック３
を入力とする第１のEX−ORゲート４と、第１のEX−ORゲ
ート４の出力を入力とする平均値検出回路５と、平均値
検出回路５の出力を入力とするコンパレータ６と、コン
パレータ６の出力と第２のクロック３を入力とする第２
のEX−ORゲート７と、第２のEX−ORゲート７の出力をク
ロック入力とし、第１のクロック２に同期して入力され
るデータ１をデータ入力とする第１のフリップ・フロッ
プ８と、第１のフリップ・フロップ８のデータ出力がデ
ータ入力に接続され、第２のクロック３をクロック入力
とする第２のフリップ・フロップ９とを有している。
まず、第１のクロック２と第２のクロック３を第１の
EX−ORゲート４に入力する。今、第１のクロック２に同
期したデータ１の波形をａ、第１のクロック２の波形を
ｂとする。もし、第２のクロック３の波形がｃ−１だと
すると、第１のEX−ORゲート４の出力波形はｄ−１のよ
うな“0"の時間比率の多い波形になる。また、第２のク
ロック３の波形がｃ−２だとすると、第１のEX−ORゲー
ト４の出力波形は、ｄ−２のような“1"の時間比率の多
い波形になる。
EX−ORゲート４に入力する。今、第１のクロック２に同
期したデータ１の波形をａ、第１のクロック２の波形を
ｂとする。もし、第２のクロック３の波形がｃ−１だと
すると、第１のEX−ORゲート４の出力波形はｄ−１のよ
うな“0"の時間比率の多い波形になる。また、第２のク
ロック３の波形がｃ−２だとすると、第１のEX−ORゲー
ト４の出力波形は、ｄ−２のような“1"の時間比率の多
い波形になる。
次に、第１のEX−ORゲート４の出力を平均値検出回路
５に入力し、平均値を検出する。平均値検出回路５の出
力波形は、第２のクロック３の波形がｃ−１のときはｅ
−１のようになり、第２のクロック３の波形がｃ−２の
ときはｅ−２のようになる。
５に入力し、平均値を検出する。平均値検出回路５の出
力波形は、第２のクロック３の波形がｃ−１のときはｅ
−１のようになり、第２のクロック３の波形がｃ−２の
ときはｅ−２のようになる。
次に、平均値検出回路５の出力をコンパレータ６に入
力する。コンパレータ６の出力は、入力電圧がスレッシ
ョルドより大のときは“0"となり、入力電圧がスレッシ
ョルドより小のときは“1"となる。つまり、第２のクロ
ック３の波形がｃ−１のときは、コンパレータ６への入
力電圧がスレッショルドより小と考えられ、コンパレー
タ６の出力波形はｆ−１のように“1"となる。また、第
２のクロック３の波形がｃ−２のときは、コンパレータ
６への入力電圧がスレッショルドより大と考えられ、コ
ンパレータ６の出力波形はｆ−２のように“0"となる。
力する。コンパレータ６の出力は、入力電圧がスレッシ
ョルドより大のときは“0"となり、入力電圧がスレッシ
ョルドより小のときは“1"となる。つまり、第２のクロ
ック３の波形がｃ−１のときは、コンパレータ６への入
力電圧がスレッショルドより小と考えられ、コンパレー
タ６の出力波形はｆ−１のように“1"となる。また、第
２のクロック３の波形がｃ−２のときは、コンパレータ
６への入力電圧がスレッショルドより大と考えられ、コ
ンパレータ６の出力波形はｆ−２のように“0"となる。
次に、コンパレータ６の出力と第２のクロック３とを
第２のEX−ORゲート７に入力する。第２のEX−ORゲート
７の出力波形は、第２のクロック３の波形がｃ−１のと
き、ｇ−１となり、第２のクロック３の波形がｃ−２の
とき、ｇ−２なる。このように、第２のEX−ORゲート７
の出力は、第２のクロック３の位相がｃ−1,−２のいず
れであっても、第１のクロックと立上りが一致しないよ
うに自動調整される。そして、第１のフリップ・フロッ
プ８で、第１のクロック２に同期したデータ１を第２の
EX−ORゲート７の出力で読みかえ、第２のフリップ・フ
ロップ９で第１のフリップ・フロップ８の出力データを
第２のクロック３で読み換えることにより、第１のクロ
ック２に同期したデータ１を第２のクロック３に乗り換
えて出力10として得ることができる。
第２のEX−ORゲート７に入力する。第２のEX−ORゲート
７の出力波形は、第２のクロック３の波形がｃ−１のと
き、ｇ−１となり、第２のクロック３の波形がｃ−２の
とき、ｇ−２なる。このように、第２のEX−ORゲート７
の出力は、第２のクロック３の位相がｃ−1,−２のいず
れであっても、第１のクロックと立上りが一致しないよ
うに自動調整される。そして、第１のフリップ・フロッ
プ８で、第１のクロック２に同期したデータ１を第２の
EX−ORゲート７の出力で読みかえ、第２のフリップ・フ
ロップ９で第１のフリップ・フロップ８の出力データを
第２のクロック３で読み換えることにより、第１のクロ
ック２に同期したデータ１を第２のクロック３に乗り換
えて出力10として得ることができる。
以上説明したように本発明は、第１のクロックと第２
のクロックを入力とする第１のEX−ORゲートと、第１の
EX−ORゲートの出力を入力とする平均値検出回路と、平
均値検出回路の出力を入力とするコンパレータとによ
り、第１のクロックと第２のクロックの位相の比較を行
い、位相余裕が大きくなるように、コンパレータ出力が
“1"または“0"に固定される。次にコンパレータの出力
と、第２のクロックとを第２のEX−ORゲートに入力し、
第１のフリップ・フロップで第２のクロックに同期した
データを第２のEX−ORゲートの出力で読み換える。そし
て第２のフリップ・フロップで、第１のフリップ・フロ
ップの出力データを第２のクロックで読み換えることに
より、自動的に第１のクロックに同期したデータを第２
のクロックで読み換えることができる。さらに本発明に
よれば、第２のクロックと第１のクロックとの立上りが
一致しないように位相調整するため、位相調整は、安定
なクロックの立上りを基準として行われ、位相差に誤差
が生じることを防止できるとう効果がある。
のクロックを入力とする第１のEX−ORゲートと、第１の
EX−ORゲートの出力を入力とする平均値検出回路と、平
均値検出回路の出力を入力とするコンパレータとによ
り、第１のクロックと第２のクロックの位相の比較を行
い、位相余裕が大きくなるように、コンパレータ出力が
“1"または“0"に固定される。次にコンパレータの出力
と、第２のクロックとを第２のEX−ORゲートに入力し、
第１のフリップ・フロップで第２のクロックに同期した
データを第２のEX−ORゲートの出力で読み換える。そし
て第２のフリップ・フロップで、第１のフリップ・フロ
ップの出力データを第２のクロックで読み換えることに
より、自動的に第１のクロックに同期したデータを第２
のクロックで読み換えることができる。さらに本発明に
よれば、第２のクロックと第１のクロックとの立上りが
一致しないように位相調整するため、位相調整は、安定
なクロックの立上りを基準として行われ、位相差に誤差
が生じることを防止できるとう効果がある。
第１図（ａ）は本発明に係る位相自動調整回路の一実施
例を示すブロック図、（ｂ）は同波形図、第２図は従来
の位相調整回路を示すブロック図である。 １…第１のクロックに同期したデータ ２…第１のクロック、３…第２のクロック ４…第１のEX−ORゲート ５…平均値検出回路、６…コンパレータ ７…第２のEX−ORゲート ８…第１のフリップ・フロップ ９…第２のフリップ・フロップ 10…出力
例を示すブロック図、（ｂ）は同波形図、第２図は従来
の位相調整回路を示すブロック図である。 １…第１のクロックに同期したデータ ２…第１のクロック、３…第２のクロック ４…第１のEX−ORゲート ５…平均値検出回路、６…コンパレータ ７…第２のEX−ORゲート ８…第１のフリップ・フロップ ９…第２のフリップ・フロップ 10…出力
Claims (1)
- 【請求項１】第１の排他論理和ゲート（以下「第１のEX
−ORゲート」という。）と、平均値検出回路と、コンパ
レータと、第２の排他論理和ゲート（以下「第２のEX−
ORゲート」という。）と、第１のフリップ・フロップ
と、第２のフリップ・フロップとを有する位相自動調整
回路であって、 前記第１のEX−ORゲートは、第１のクロックと第２のク
ロックとを入力とするものであり、 前記平均値検出回路は、前記第１のEX−ORゲートの出力
を入力とし、平均値を検出するものであり、 前記コンパレータは、前記平均値検出回路の出力を入力
とし、該入力信号がスレッショルドより大のとき“0",
小のとき“1"の信号を出力するものであり、 前記第２のEX−ORゲートは、前記コンパレータの出力と
前記第２のクロックとを入力とし、前記第１のクロック
と前記第２のクロックとの位相調整を行い、前記第２の
クロックが前記第１のクロックと立上りが一致しないよ
うに調整するものであり、 前記第１のプリップ・プロップは、前記第１のクロック
と同期したデータを前記第２のEX−ORゲートの出力で読
み換えて、その信号を前記第２のフリップ・フロップに
出力するものであり、 前記第２のプリップ・プロップは、前記第１のフリップ
・フロップの出力データを前記第２のクロックで読み換
え、前記第１のクロックと同期したデータを前記第２の
クロックに乗り換えて出力信号として出力するものであ
る ことを特徴とする位相自動調整回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1184917A JP2871735B2 (ja) | 1989-07-18 | 1989-07-18 | 位相自動調整回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1184917A JP2871735B2 (ja) | 1989-07-18 | 1989-07-18 | 位相自動調整回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0349414A JPH0349414A (ja) | 1991-03-04 |
| JP2871735B2 true JP2871735B2 (ja) | 1999-03-17 |
Family
ID=16161593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1184917A Expired - Lifetime JP2871735B2 (ja) | 1989-07-18 | 1989-07-18 | 位相自動調整回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2871735B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6339209A (ja) * | 1986-08-04 | 1988-02-19 | Nec Corp | 同期回路 |
-
1989
- 1989-07-18 JP JP1184917A patent/JP2871735B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0349414A (ja) | 1991-03-04 |
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