JP2865089B2 - 重合せ精度測定用マーク及びその製造方法 - Google Patents

重合せ精度測定用マーク及びその製造方法

Info

Publication number
JP2865089B2
JP2865089B2 JP8347678A JP34767896A JP2865089B2 JP 2865089 B2 JP2865089 B2 JP 2865089B2 JP 8347678 A JP8347678 A JP 8347678A JP 34767896 A JP34767896 A JP 34767896A JP 2865089 B2 JP2865089 B2 JP 2865089B2
Authority
JP
Japan
Prior art keywords
pattern
groove
film
etching stopper
mark
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP8347678A
Other languages
English (en)
Other versions
JPH10189417A (ja
Inventor
英一郎 梯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Electric Co Ltd filed Critical Nippon Electric Co Ltd
Priority to JP8347678A priority Critical patent/JP2865089B2/ja
Priority to US08/997,465 priority patent/US5935764A/en
Priority to KR1019970074618A priority patent/KR100266190B1/ko
Publication of JPH10189417A publication Critical patent/JPH10189417A/ja
Application granted granted Critical
Publication of JP2865089B2 publication Critical patent/JP2865089B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70483—Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
    • G03F7/70605—Workpiece metrology
    • G03F7/70616—Monitoring the printed patterns
    • G03F7/70633—Overlay, i.e. relative alignment between patterns printed by separate exposures in different layers, or in the same layer in multiple exposures or stitching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置の構造
及びその製造方法に関し、特にリソグラフィを用いたパ
ターン形成におけるパターンの重合せ精度測定用マーク
及びその製造方法に関する。
【０００２】
【従来の技術】近年、半導体装置のホトリソグラフィー
を用いたパターン形成においては、パターンの微細化に
伴い、縮小投影露光技術が用いられてきている。縮小投
影露光技術を用いたパターン形成方法では、パターンの
重ね合わせ精度を測定するためのマークが半導体基板上
に形成される。
【０００３】第一のパターンが形成された半導体基板に
対し、リソグラフィーを用いた第二のパターン形成を行
う場合に、第一のパターンと第二のパターンとの重合わ
せ精度を測定するために半導体基板にマークが形成され
るが、この重合せ精度測定用マークは、所定のマスクを
用いた半導体基板をエッチングし溝形状に形成される場
合がある。
【０００４】図５〜図７を用いて、溝形状のマークを半
導体基板に形成する方法を説明する。図５（ａ）に示さ
れるように、半導体基板３０１上に第一の酸化膜３０２
が形成され、次に図５（ｂ）に示されるように、酸化膜
３０２上にポリシリコン膜３０３が成長され、この後、
ホトリソグラフィー技術を用いてレジストパターン３０
４が形成され、図５（ｃ）に示されるように、レジスト
パターン３０４をマスクとしてポリシリコン膜３０３が
エッチングされ、ポリシリ配線３０５が形成される。
【０００５】次に図５（ｄ）に示されるように、ポリシ
リ配線３０５上に第二の酸化膜３０６が形成され、図６
（ｅ）に示されるように第二の酸化膜３０６上にホトリ
ソグラフィー技術を用いてコンタクトを形成するための
レジストパターン３０７が形成される。
【０００６】その後、図６（ｆ）に示されるように、レ
ジストパターン３０７をマスクとして酸化膜３０２，３
０６に異方性エッチングが行われ、半導体基板３０１の
表面及びポリシリ配線３０５の表面を露出するようなコ
ンタクト３０８が形成され、図６（ｇ）に示されるよう
に、コンタクト３０８内にＡｌＳｉ膜３０９が充填され
る。
【０００７】次に図７（ｈ）に示されるように、ホトリ
ソグラフィー技術を用いてレジストパターン３１０がコ
ンタクト３０８に対応して形成され、次に図７（ｉ）に
示されるように、レジストパターン３１０をマスクとし
てＡｌＳｉ膜３０９に異方性エッチングが行われ、Ａｌ
Ｓｉ配線３１１が形成される。
【０００８】ここで、コンタクト３０８を形成する際
に、半導体基板３０１の表面を露出させるためのコンタ
クト３０８は、図７（ｊ）に示すように正方形に形成さ
れ、このコンタクト３０８の領域が重ね合わせ精度測定
マーク３１２として用いられる（図７（ｈ））。
【０００９】ＡｌＳｉ配線３１１を形成する際には、Ａ
ｌＳｉ膜３０９を異方性エッチングするマスクとしてレ
ジストパターン３１０が形成されるが、ＡｌＳｉ配線３
１１の形成用レジストパターン３１０とともに、重ね合
わせ精度測定マーク３１２としてのレジストパターン３
１０が形成される。
【００１０】図７（ｊ）に示されるように、重ね合せ精
度測定マーク３１２の領域におけるコンタクト３０８と
レジストパターン３１０との重ね合わせずれ量は、重ね
合わせ精度測定マーク３１２内でのレジストパターン３
１０のＸ１，Ｘ２，Ｙ１，Ｙ２を計測することにより、
検査されることとなる。
【００１１】
【発明が解決しようとする課題】しかしながら、従来例
のように重ね合わせ精度測定マーク３１２が溝として形
成される場合、マーク３１２としての溝の深さが深くな
ると、レジストパターン３１０の形成時における焦点深
度が不足し、溝中に正確な寸法をもつレジストパターン
３１０を形成することができないという問題があった。
【００１２】本発明の目的は、パターンの重ね合わせ精
度を正確に測定する重合せ精度測定用マーク及びその製
造方法を提供することにある。
【００１３】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る重合せ精度測定用マークは、半導体基
板の層間膜を挟んで上下に重合せて形成されるパターン
の相対的なずれ量の測定に用いる重合せ精度測定用マー
クであって、測定用マークは、溝とエッチングストッパ
と測定用パターンとの組合せからなり、溝は、エッチン
グによる上層パターン形成の際に層間膜に形成される凹
陥部であり、エッチングストッパは、溝の底部に位置
し、層間膜のエッチング処理の際に溝の深さを規制する
ものであり、測定用パターンは、上層パターン形成の際
に溝内に形成されるものである。
【００１４】また、前記エッチングストッパは、前記下
層パターンと同一素材により形成されるものである。
【００１５】また、前記エッチングストッパは、ポリシ
リコン，アモルファスシリコン，ＷＳｉ，ＴｉＳｉ，Ｍ
ｏＳｉ，Ａｌ，ＡｌＣｕ，ＡｌＳｉＣｕ，Ｗ，Ｔｉ，Ｔ
ｉＮ，ＴｉＷの単一膜、又はこれらを組合せた複層膜か
ら形成されたものである。
【００１６】また本発明に係る重合せ精度測定用マーク
の製造方法は、層間膜形成工程と、エッチングストッパ
形成工程と、溝形成工程と、測定用パターン形成工程と
を有し、半導体基板の層間膜を挟んで上下に重合せて形
成されるパターンの相対的なずれ量の測定に用いる重合
せ精度測定用マークの製造方法であって、重合せ精度測
定用マークは、溝とエッチングストッパと測定用パター
ンとの組合せからなるものであり、層間膜形成工程は、
半導体基板に第１層間膜を形成する処理であり、エッチ
ングストッパ形成工程は、第１層間膜上に形成されたエ
ッチングに対する耐性をもつ膜をパターニングしてエッ
チングストッパを形成する処理であり、溝形成工程は、
エッチングストッパ上に形成された第２層間膜をエッチ
ングし、エッチングストッパまでの深さをもつ溝を形成
する処理であり、測定用パターン形成工程は、第２層間
膜を介して下層パターン上に重合せて上層パターンを形
成する際に、深さが規制された溝内に測定用パターンを
形成する処理である。
【００１７】また前記エッチングストッパは、第１層間
膜上に形成される下層パターンと同一素材により形成す
る。
【００１８】また前記エッチングストッパとして、ポリ
シリコン，アモルファスシリコン，ＷＳｉ，ＴｉＳｉ，
ＭｏＳｉ，Ａｌ，ＡｌＣｕ，ＡｌＳｉＣｕ，Ｗ，Ｔｉ，
ＴｉＮ，ＴｉＷの単一膜、又はこれらを組合せた複層膜
を用いる。
【００１９】
【作用】重合せ精度測定用パターンが形成される溝の深
さをエッチングストッパにより規制し、溝の深さが深く
なることを防止する。
【００２０】溝の深さを規制して、リソグラフィ技術に
必要な焦点深度を確保することにより、溝内に測定用パ
ターンを正確に形成する。
【００２１】
【発明の実施の形態】以下、本発明の実施の形態を図に
より説明する。
【００２２】（実施形態１）図１，図２，図３は、本発
明の実施形態１に係る重合せ精度測定用マークの製造方
法を工程順に示す断面図である。
【００２３】図３（ｈ），（ｉ），（ｊ）において、本
発明の実施形態１に係る重合せ精度測定用マークは、半
導体基板１０１の層間膜１０６を挟んで上下に重合せて
形成されるパターン１０５，１１１との相対的なずれ量
Ｘ１，Ｘ２，Ｙ１，Ｙ２を測定するのに用いるものであ
り、重ね合せ精度測定用マーク１１２は、溝１０８ａと
エッチングストッパ１０５ａと測定用パターン１１０ａ
との組合せからなっている。
【００２４】溝１０８ａは、上層パターン１１１をエッ
チング処理により形成する際に層間膜１０６に形成され
る凹陥部であり、溝１０８ａの底部にはエッチングスト
ッパ１０５ａが位置している。溝１０８ａは、層間膜１
０６をエッチング処理して凹陥部として形成され、エッ
チングストッパ１０５ａは、溝１０８ａの部分に対応す
る層間膜１０６をエッチングする際のストッパとして機
能し、溝１０８ａの深さが深くならないように規制して
いる。エッチングストッパ１０５ａにより規制される溝
１０８ａの深さは、測定用パターン１１０ａをリソグラ
フィ技術を用いて形成する際に必要な焦点深度を確保す
る寸法に設定される。
【００２５】さらに測定用パターン１１０ａは、上層パ
ターン１１１の形成時に溝１０８ａ内に形成されるもの
である。図３（ｊ）に示すように、溝１０８ａに形成さ
れた測定用パターン１１０ａの測定、すなわち溝１０８
ａの各辺に対する測定用パターン１１０ａのずれ量Ｘ
１，Ｘ２，Ｙ１，Ｙ２を測定することにより、上下に重
ね合わされる上層パターン１１１と下層パターン１０５
とのずれを検出する。
【００２６】本発明の実施形態１に係る重合せ精度測定
用マークは、半導体装置を構成する部品を半導体基板に
形成する工程中において製造される。次に本発明の実施
形態１に係る重合せ精度測定用マークの具体的な製造方
法を工程順に説明する。
【００２７】まず図１（ａ）に示すように、半導体基板
１０１上に第一の酸化膜（層間膜）１０２を形成し、そ
の後、図１（ｂ）に示すように、酸化膜１０２上にポリ
シリコン膜１０３を成長させる。
【００２８】次に図１（ｂ）に示すように、ホトリソグ
ラフィー技術を用いてポリシリコン膜１０３上にレジス
トパターン１０４を形成し、レジストパターン１０４を
マスクとしてポリシリコン膜１０３をエッチングし、ポ
リシリコン膜１０３からなるポリシリ配線（下層パター
ン）１０５を形成する。
【００２９】実施形態１では、ポリシリ配線１０５を形
成する際に、溝１０８ａが形成される領域、すなわち重
合せ精度測定用マーク１１２の領域におけるポリシリコ
ン膜１０３をエッチング処理して、ポリシリ配線１０５
と同一素材からなるエッチングストッパ１０５ａを同一
工程にて形成する。
【００３０】次に図１（ｄ）に示すように、半導体基板
１０１の全面に第二の酸化膜（層間膜）１０６を形成
し、その後、図２（ｅ）に示すように、第二の酸化膜１
０６上にホトリソグラフィー技術を用いてコンタクト１
０８及び溝１０８ａを形成するためのレジストパターン
１０７を形成する。
【００３１】次に図２（ｆ）に示すように、レジストパ
ターン１０７をマスクとして酸化膜１０６に対して異方
性エッチングを行い、エッチングストッパ１０５ａの表
面を露出させる溝１０８ａと、ポリシリ配線１０５の表
面を露出させるコンタクト１０８を形成する。
【００３２】次に図２（ｇ）に示すように、半導体基板
１０１の全面にＡｌＳｉ膜１０９を形成し、ＡｌＳｉ膜
１０９をコンタクト１０８内に充填し、かつＡｌＳｉ膜
１０９を重合せ精度測定用マーク１１２の領域に位置す
る溝１０８ａの内側壁及び底部のエッチングストッパ１
０５ａ上に堆積させる。
【００３３】次に図２（ｈ）に示すように、ホトリソグ
ラフィー技術を用いてＡｌＳｉ膜１０９上にレジストパ
ターン１１０を形成するとともに、重合せ精度測定用マ
ーク１１２の溝１０８ａ内のＡｌＳｉ膜１０９上に測定
用パターン１１０ａを形成する。その後、図２（ｉ）に
示すように、レジストパターン１１０をマスクとして、
ＡｌＳｉ膜１０９に異方性エッチングを行い、コンタク
ト１０８を通して半導体基板１０１，下層パターンのポ
リシリ配線１０５に接続するＡｌＳｉ配線（上層パター
ン）１１１を形成する。これと同一工程にて、重合せ精
度測定用マーク１１２の測定用パターン１１０ａ上に、
パターン１１ａと同一寸法をもつＡｌＳｉパターン１１
１ａを形成する。
【００３４】本発明の実施形態１において、凹陥部とし
ての溝１０８ａは、下層パターンとしてのポリシリ配線
１０５を形成する際に、定形の形状をもってエッチング
ストッパ１０５ａとともに形成され、ポリシリ配線１０
５上に形成された層間膜としての酸化膜１０６にはＡｌ
Ｓｉ配線１１１が重ね合わされて形成される際に、溝１
０８ａのエッチングストッパ１０５ａ上に、同一寸法を
もつＡｌＳｉパターン１１１ａと測定用パターン１１０
ａが形成されることとなるため、溝１０８ａ内の各辺に
対する測定用パターン１１０ａのずれ量Ｘ１，Ｘ２，Ｙ
１，Ｙ２を測定し、酸化膜１０６を挾んで上下に形成さ
れたポリシリ配線（下層パターン）１０５とＡｌＳｉ配
線（上層パターン）１１１との重ね合わせの精度を検出
する。
【００３５】実施形態１において、半導体装置として例
えばスタックキャパシタ構造を有するＤＲＡＭを用いた
場合、ポリシリ配線１０５として、ワード線やディジッ
ト線や、プレート電極配線を用いることができる。
【００３６】（実施形態２）次に本発明の実施形態２を
図４を用いて説明する。前述の実施形態１では、下層パ
ターン１０５と上層パターン１１１とをコンタクトを介
して接続する構造のものに適用したが、実施形態２は、
コンタクトに代えて、スルーホールを用いた場合に適用
したものである。
【００３７】図４において、２０１はシリコン基板，２
０２は第一の酸化膜（層間膜），２０５は第一のＡｌＳ
ｉ配線（下層パターン），２０５ａはエッチングストッ
パ，２０６は第二の酸化膜（層間膜），２０８はスルー
ホール，２０８ａは溝，２０９は第二のＡｌＳｉ配線
（上層パターン），２１０は第二のＡｌＳｉ配線２０９
をパターニングするためのレジストパターン，２１２は
重ね合わせ精度測定マークである。重ね合わせ精度測定
マーク２１２は、溝２０８ａとエッチングストッパ２０
８ａと測定用パターン２１０ａとの組合わせからなって
いる。
【００３８】図では省略してあるが、第一のＡｌＳｉ配
線２０５の下層にはトランジスタが形成されており、第
一のＡｌＳｉ配線２０５の下方に設けられる層間膜の膜
厚は１〜１．５μｍである。また、第一のＡｌＳｉ配線
２０５と第二のＡｌＳｉ配線２０９をつなぐスルーホー
ル２０８の深さは０．６μｍ程度である。このような場
合、エッチングストッパ２０５ａを形成しないで測定用
パターン２１０ａを重ね合わせ精度測定パターン２１２
の溝２０８ａ内に形成することは難しい。
【００３９】そこで、本発明の実施形態２に係る重合せ
精度測定用マークの製造方法は、層間膜形成工程にて、
シリコン基板２０１に第一の酸化膜（層間膜）２０２を
形成し、エッチングストッパ形成工程にて、第一の酸化
膜（層間膜）２０２上に形成されたエッチングに対する
耐性をもつ第一のＡｌＳｉ膜をパターニングしてエッチ
ングストッパ２０５ａを形成し、溝形成工程にて、エッ
チングストッパ２０５ａ上に形成された第二の酸化膜２
０６をエッチングし、エッチングストッパ２０５ａまで
の深さをもつ溝２０８ａを形成し、測定用パターン形成
工程にて、第二の酸化膜２０６を介して第一のＡｌＳｉ
配線（下層パターン）２０５上に重合せて第二のＡｌＳ
ｉ配線（上層パターン）２０９を形成する際に、深さが
規制された溝２０８ａ内に測定用パターン２１０ａを形
成する処理を行なっている。
【００４０】
【発明の効果】以上説明したように本発明によれば、重
合せ精度測定用パターンが形成される溝の深さをエッチ
ングストッパにより規制するため、溝の深さを規制し
て、リソグラフィ技術に必要な焦点深度を確保し、溝内
に測定用パターンを正確に形成することができる。
【００４１】さらに上下にパターンを重合せてリソグラ
フィー技術により形成する際、焦点深度が確保されるた
め、パターンを良好に形成することができ、重合わせ精
度を良好に測定することができる。
【図面の簡単な説明】
【図１】本発明の実施形態１を製造工程順に示す断面図
である。
【図２】本発明の実施形態１を製造工程順に示す断面図
である。
【図３】本発明の実施形態１を製造工程順に示す断面図
である。
【図４】（ａ）は本発明の実施形態２を示す断面図、
（ｂ）は同平面図である。
【図５】従来例を製造工程順に示す断面図である。
【図６】従来例を製造工程順に示す断面図である。
【図７】従来例を製造工程順に示す断面図である。
【符号の説明】
１０１ シリコン基板 １０２ 第一の酸化膜 １０３ ポリシリコン膜 １０４ レジストパターン １０５ ポリシリ配線 １０５ａ エッチングストッパ １０６ 第二の酸化膜 １０７ レジストパターン １０８ コンタクト １０８ａ 溝 １０９ ＡｌＳｉ配線膜 １１０ レジストパターン １１１ ＡｌＳｉ配線 １１２ 重ね合わせ精度測定マーク ２１０ シリコン基板 ２０２ 第一の酸化膜 ２０５ 第一のＡｌＳｉ配線 ２０５ａ エッチングストッパ ２０８ スルーホール ２０８ａ 溝 ２０９ 第二のＡｌＳｉ配線 ２１０ レジストパターン ２１２ 重ね合わせ精度測定マーク

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基板の層間膜を挟んで上下に重合
    せて形成されるパターンの相対的なずれ量の測定に用い
    る重合せ精度測定用マークであって、 測定用マークは、溝とエッチングストッパと測定用パタ
    ーンとの組合せからなり、 溝は、エッチングによる上層パターン形成の際に層間膜
    に形成される凹陥部であり、 エッチングストッパは、溝の底部に位置し、層間膜のエ
    ッチング処理の際に溝の深さを規制するものであり、 測定用パターンは、上層パターン形成の際に溝内に形成
    されるものであることを特徴とする重合せ精度測定用マ
    ーク。
  2. 【請求項２】 前記エッチングストッパは、前記下層パ
    ターンと同一素材により形成されるものであることを特
    徴とする請求項１に記載の重合せ精度測定用マーク。
  3. 【請求項３】 前記エッチングストッパは、ポリシリコ
    ン，アモルファスシリコン，ＷＳｉ，ＴｉＳｉ，ＭｏＳ
    ｉ，Ａｌ，ＡｌＣｕ，ＡｌＳｉＣｕ，Ｗ，Ｔｉ，Ｔｉ
    Ｎ，ＴｉＷの単一膜、又はこれらを組合せた複層膜から
    形成されたものであることを特徴とする請求項１又は２
    に記載の重合せ精度測定用マーク。
  4. 【請求項４】 層間膜形成工程と、エッチングストッパ
    形成工程と、溝形成工程と、測定用パターン形成工程と
    を有し、半導体基板の層間膜を挟んで上下に重合せて形
    成されるパターンの相対的なずれ量の測定に用いる重合
    せ精度測定用マークの製造方法であって、 重合せ精度測定用マークは、溝とエッチングストッパと
    測定用パターンとの組合せからなるものであり、 層間膜形成工程は、半導体基板に第１層間膜を形成する
    処理であり、 エッチングストッパ形成工程は、第１層間膜上に形成さ
    れたエッチングに対する耐性をもつ膜をパターニングし
    てエッチングストッパを形成する処理であり、 溝形成工程は、エッチングストッパ上に形成された第２
    層間膜をエッチングし、エッチングストッパまでの深さ
    をもつ溝を形成する処理であり、 測定用パターン形成工程は、第２層間膜を介して下層パ
    ターン上に重合せて上層パターンを形成する際に、深さ
    が規制された溝内に測定用パターンを形成する処理であ
    ることを特徴とする重合せ精度測定用マークの製造方
    法。
  5. 【請求項５】 前記エッチングストッパは、第１層間膜
    上に形成される下層パターンと同一素材により形成する
    ものであることを特徴とする請求項４に記載の重合せ精
    度測定用マークの製造方法。
  6. 【請求項６】 前記エッチングストッパとして、ポリシ
    リコン，アモルファスシリコン，ＷＳｉ，ＴｉＳｉ，Ｍ
    ｏＳｉ，Ａｌ，ＡｌＣｕ，ＡｌＳｉＣｕ，Ｗ，Ｔｉ，Ｔ
    ｉＮ，ＴｉＷの単一膜、又はこれらを組合せた複層膜を
    用いることを特徴とする請求項４又は５に記載の重合せ
    精度測定用マークの製造方法。
JP8347678A 1996-12-26 1996-12-26 重合せ精度測定用マーク及びその製造方法 Expired - Fee Related JP2865089B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP8347678A JP2865089B2 (ja) 1996-12-26 1996-12-26 重合せ精度測定用マーク及びその製造方法
US08/997,465 US5935764A (en) 1996-12-26 1997-12-23 Method of forming alignment mark and fabricating semiconductor device
KR1019970074618A KR100266190B1 (ko) 1996-12-26 1997-12-26 정렬 마크 형성 및 반도체 장치 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP8347678A JP2865089B2 (ja) 1996-12-26 1996-12-26 重合せ精度測定用マーク及びその製造方法

Publications (2)

Publication Number Publication Date
JPH10189417A JPH10189417A (ja) 1998-07-21
JP2865089B2 true JP2865089B2 (ja) 1999-03-08

Family

ID=18391842

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8347678A Expired - Fee Related JP2865089B2 (ja) 1996-12-26 1996-12-26 重合せ精度測定用マーク及びその製造方法

Country Status (3)

Country Link
US (1) US5935764A (ja)
JP (1) JP2865089B2 (ja)
KR (1) KR100266190B1 (ja)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100318270B1 (ko) * 1999-12-16 2001-12-24 박종섭 반도체 소자의 오버레이 버어니어 형성방법
DE10000759C1 (de) * 2000-01-11 2001-05-23 Infineon Technologies Ag Verfahren zur Erzeugung von Justiermarken
JP2001210688A (ja) 2000-01-25 2001-08-03 Mitsubishi Electric Corp 検査マークを備えた半導体装置
US6882922B2 (en) * 2000-10-11 2005-04-19 Visteon Global Technologies, Inc. Torque-biasing system
US6780775B2 (en) * 2001-01-24 2004-08-24 Infineon Technologies Ag Design of lithography alignment and overlay measurement marks on CMP finished damascene surface
KR100451506B1 (ko) * 2001-12-24 2004-10-06 주식회사 하이닉스반도체 오버레이 마크의 구조 및 형성 방법
US6979526B2 (en) * 2002-06-03 2005-12-27 Infineon Technologies Ag Lithography alignment and overlay measurement marks formed by resist mask blocking for MRAMs
KR20040001454A (ko) * 2002-06-28 2004-01-07 주식회사 하이닉스반도체 듀얼 다마신용 정렬키 제조방법
KR101031396B1 (ko) 2003-12-15 2011-04-25 주식회사 하이닉스반도체 반도체소자의 중첩마크 형성방법
US7223612B2 (en) * 2004-07-26 2007-05-29 Infineon Technologies Ag Alignment of MTJ stack to conductive lines in the absence of topography
US7442624B2 (en) 2004-08-02 2008-10-28 Infineon Technologies Ag Deep alignment marks on edge chips for subsequent alignment of opaque layers
JP4103885B2 (ja) * 2004-11-16 2008-06-18 住友電気工業株式会社 ＩｎＰ系受光素子の亜鉛固相拡散方法とＩｎＰ系受光素子
KR100695876B1 (ko) * 2005-06-24 2007-03-19 삼성전자주식회사 오버레이 키 및 그 형성 방법, 오버레이 키를 이용하여형성된 반도체 장치 및 그 제조 방법.
JP4703364B2 (ja) * 2005-10-24 2011-06-15 株式会社東芝 半導体装置及びその製造方法
NZ567812A (en) 2005-11-30 2011-04-29 Alere Switzerland Gmbh Detecting analytes using a device with a compressible absorbent member and a test element with reagents
US20070128070A1 (en) * 2005-12-01 2007-06-07 Yuzhang Wu Devices and methods for detecting analytes in fluid samples
KR100870316B1 (ko) * 2006-12-28 2008-11-25 주식회사 하이닉스반도체 반도체 소자의 오버레이 버니어 및 그 제조 방법
KR100842494B1 (ko) * 2007-06-25 2008-07-01 주식회사 동부하이텍 반도체 소자의 정렬키 형성 방법
CN101852985B (zh) * 2009-03-30 2013-01-09 鸿富锦精密工业（深圳）有限公司 一种基板对位标记的制作方法
US11239086B2 (en) * 2018-05-14 2022-02-01 Applied Materials, Inc. Back end memory integration process
US10515903B2 (en) * 2018-05-18 2019-12-24 International Business Machines Corporation Selective CVD alignment-mark topography assist for non-volatile memory

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2995749B2 (ja) * 1989-05-30 1999-12-27 ソニー株式会社 半導体装置
JPH04260328A (ja) * 1991-02-15 1992-09-16 Fujitsu Ltd 半導体装置の製造方法
US5258096A (en) * 1992-08-20 1993-11-02 Micron Semiconductor, Inc. Method of forming local etch stop landing pads for simultaneous, self-aligned dry etching of contact vias with various depths

Also Published As

Publication number Publication date
US5935764A (en) 1999-08-10
KR19980064716A (ko) 1998-10-07
KR100266190B1 (ko) 2000-09-15
JPH10189417A (ja) 1998-07-21

Similar Documents

Publication Publication Date Title
JP2865089B2 (ja) 重合せ精度測定用マーク及びその製造方法
JP4001863B2 (ja) 半導体デバイスの製造方法
US20100315094A1 (en) Overlay key, method of forming the overlay key and method of measuring overlay accuracy using the overlay key
JPH09232221A (ja) 半導体装置およびその製造方法
JP2001274063A (ja) 半導体装置の製造方法
US20070069399A1 (en) Overlay mark
JP2003234272A (ja) 半導体装置およびその製造方法
US6153941A (en) Semiconductor registration measurement mark
US6601314B2 (en) Method of manufacturing alignment mark
JP3211767B2 (ja) 半導体装置の製造方法
JP2000294490A (ja) 半導体装置及びその製造方法
JP3159168B2 (ja) 半導体装置とその製造方法
JPH08298237A (ja) 重ね合わせ測定用マークを有する半導体装置およびその製造方法
JP3019839B2 (ja) 重ね合わせ測定用マークを有する半導体装置及びその製造方法
KR100447257B1 (ko) 중첩도측정마크제조방법
JP4598306B2 (ja) 半導体装置の製造方法
JP3362717B2 (ja) 半導体装置およびその製造方法
JP2009146919A (ja) 露光位置決定方法
JPH1167620A (ja) アライメントマークを有する半導体装置
JPH07135162A (ja) 半導体装置の製造方法
KR100881813B1 (ko) 반도체소자의 중첩마크 형성방법
TW594448B (en) Overlay mark and method for making the same
JP2000021723A (ja) アライメントマークと、それを用いた半導体素子の製造方法
JPH0555111A (ja) 半導体装置の製造方法
KR100317581B1 (ko) 프레임인프레임메사구조의마스크를이용한중첩도마크형성방법

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20071218

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081218

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091218

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091218

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101218

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101218

Year of fee payment: 12

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101218

Year of fee payment: 12

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111218

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111218

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121218

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121218

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131218

Year of fee payment: 15

LAPS Cancellation because of no payment of annual fees