JP2003234272A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】アライメントマークとしての認識をより容易か
つ高精度ならしめる位置検出溝を備える半導体装置、お
よびその位置検出溝を利用してパターンの重ね合わせを
行う半導体装置の製造方法を提供する。 【解決手段】この半導体基板は、下地膜１１上に下層配
線１３を有し、その上面に形成された層間絶縁膜１２に
は、コンタクトホール１４とともにその加工パターンの
基準位置を示す位置検出溝１５がパターン形成されてい
る。この位置検出溝１５は、開口幅の異なる複数のバー
状の溝の組が正方形ＳＱの４辺に沿って４組配設されて
構成されている。そしてそれら各組は、異なる開口幅を
もつ３種の溝からなり、これらが正方形ＳＱの中心から
４辺の各方向に向けて放射状に、開口幅の広いものから
順次配設されて上記位置検出溝１５を構成している。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置および
その製造方法にかかり、詳しくは半導体基板上に複数の
パターンを重ね合わせるための位置検出溝を有する半導
体装置、およびこの位置検出溝を用いて半導体装置を製
造する方法に関する。

【０００２】

【従来の技術】近年、半導体装置の高集積化にともな
い、その微細加工技術はますます重要になってきてい
る。そして、この微細化をさらにすすめるためには、半
導体装置の各製造工程において、半導体基板全体を平坦
化する技術がいっそう重要となる。この平坦化を的確に
行う技術として、化学機械研磨（ＣＭＰ）法が注目され
ている。ＣＭＰ法は、エッチング手法と機械的な研磨手
法とを組み合わせた技術であり、これを用いることで半
導体基板をグローバルに平坦化することができる。

【０００３】一方、上記半導体装置の微細化をすすめる
ために、フォトリソグラフィ工程においては、半導体基
板上に形成されたパターンとその上層に形成するパター
ンのフォトマスクとを重ね合わせ、その重ね合わせ誤差
を精度よく測定することがますます重要になってきてい
る。このようなフォトマスクの重ね合わせ誤差の測定
は、基板上に形成されたアライメントマークを検出する
ことにより行われる。

【０００４】ここで、上記アライメントマークとして
は、基板上に形成される各種パターンを用いることもで
きる。ただし、たとえば配線を形成する工程において基
板全面に一様に半透明または不透明な配線材料を成膜す
る際には、成膜された配線材料の下層に形成されている
パターンを検出することができない。このため、そのパ
ターンをアライメントマークとして用いることはできな
い。そこで従来より、同配線材料を堆積する膜にあらか
じめ位置検出溝を形成し、これをアライメントマークと
して利用してきた。こうした位置検出溝を形成しておく
ことで、その上方に不透明な配線材料が成膜される場合
であっても、同位置検出溝内に段差（窪み）を生じさせ
ることができ、ひいてはこの段差に基づいてパターンの
重ね合わせ誤差の測定が可能になる。

【０００５】以下、こうした位置検出溝によるアライメ
ントマークの一般的な用法の例として、上層配線パター
ン（重ね合わせパターン）を、下層配線パターンとこれ
に対応してコンタクトホール等が形成された絶縁膜の加
工パターン（基準パターン）に重ね合わせる場合につい
て説明する。

【０００６】図１１は、パターンの重ね合わせが行われ
る上記半導体装置のアライメントマーク部を拡大して示
す部分断面図である。この重ね合わせに際してはまず、
図１１（ａ）に示されるように、半導体基板上方の下地
膜１０１上に図示しない下層配線をパターン形成したの
ち、その上に表面を平坦化する層間絶縁膜１０２を成膜
する。そして、その上面にフォトレジスト１０３を塗布
したのちこれを露光、現像によりパターン加工する。こ
れにより、重ね合わせの基準となる基準パターンと位置
検出溝とを形成するためのマスクが層間絶縁膜１０２上
に焼き付けられる。

【０００７】続いて、図１１（ｂ）に示されるように、
層間絶縁膜１０２を異方性エッチングすることによっ
て、基準パターン（図示略）をおよび位置検出溝１０４
を形成する。この場合、位置検出溝１０４の形状は、１
辺「２０μｍ」程度の正方形の抜きパターン（ボックス
パターン）であり、これを基準パターンの基準位置を示
すターゲットパターン１０５とする。

【０００８】続いて、図１１（ｃ）に示されるように、
その表面に不透明な導電膜１０６を形成したのち、その
上に再度フォトレジスト（図示略）を塗布し、これを露
光、現像によりパターニングして上層回路パターンを形
成するためのマスクを焼き付ける（図示略）。この際同
時に、ターゲットパターン１０５の内部に「１０μｍ」
の位置精度パターン１０７を、同ターゲットパターン１
０５の中心の部分を狙って焼き付ける。

【０００９】そして、その位置測定に際しては、上記タ
ーゲットパターン１０５に対する位置精度パターン１０
７のずれ量を重ね合わせ誤差として光学的に測定し、そ
れに基づいて重ね合わせ精度を評価する。さらに必要に
応じて、この重ね合わせ誤差を上層配線パターンのマス
クを焼き付けるための上記露光時における位置制御パラ
メータとしてフィードバックする。これにより、重ね合
わせ不良に起因する製造不良を未然に防止することがで
きるとともに、以降の同工程における重ね合わせ精度を
向上させることができるようになる。

【００１０】ところで、半導体装置の製造過程におい
て、上述したＣＭＰ法などのように基板全面を平坦化す
る工程が設けられる場合には、上記ターゲットパターン
を用いた重ね合わせ時のずれ量の測定が困難になる場合
がある。

【００１１】たとえば、上層配線パターンを層間絶縁膜
に形成したコンタクトホールを介して下層配線パターン
に電気的に接続する際に、そのコンタクトホールへのプ
ラグ配線の形成を行いつつ、上層配線の配線層としての
優れた導電性を確保することが必要になる場合がある。
そして、この場合は通常、プラグ配線と上層配線の配線
層とに対して異なった導電材料が用いられることが多い
ため、コンタクトホールにその導電材料を埋め込んだの
ちに基板全面を層間絶縁膜が露出するまで研磨して平坦
化する工程が設けられることになる。ところがこの際、
半透明または不透明な導電膜によって基板全面が略一様
に平坦化されるようになるために、上記ターゲットパタ
ーンの位置を精度よく認識することが困難となる。そし
て結局は、上述したパターンの重ね合わせ誤差の測定を
正確に行うことも困難になる。

【００１２】ただしこの場合であれ、上記ターゲットパ
ターンとして、図１２（ａ）に平面形状を示すような広
い開口を有するボックス状のターゲットパターン１０８
を用いる場合には、上記ＣＭＰ法による平坦化を行った
としても、図１２（ｂ）にその断面形状を示すように、
ターゲットパターン１０８の開口にディッシングといわ
れる窪み１０９を生じるようになる。こうして窪み１０
９が生じれば、これに基づいて上層配線パターンと基準
パターンとの重ね合わせ誤差を測定することが可能とな
る。

【００１３】もっともこの場合、ターゲットパターン１
０８が大面積の凹パターンであるというその構造上、上
記重ね合わせ誤差の測定に際して、基板面内に不均一な
誤差を生じることがある。すなわち、図１２（ａ）に示
したターゲットパターン１０８を用いた場合、ＣＭＰ法
による平坦化を行ったのちに生じる窪み１０９は、図１
２（ｂ）に示されるように、ターゲットパターン１０８
に対して非対称な断面形状となることが多い。そしてこ
のような場合には、画像認識処理を行ったときにターゲ
ットパターン１０８の縁部（アウターパターン）に対応
して得られる信号のピーク検出位置も、理想とされる位
置から非対称にずれてしまう。しかも、このピーク検出
位置が理想位置からずれる傾向は基板面内において不均
一であるため、ターゲットパターンに対する位置精度パ
ターンのずれ量を測定してこれを評価する際には、この
基板面内での不均一な誤差も含まれることになる。そし
て、こうした不均一な誤差の発生が、半導体装置の微細
化をすすめるうえでの大きな障害となっている。

【００１４】そこで従来は、上記基板面内での不均一な
誤差を低減するために、上記ボックス状のターゲットパ
ターン１０８に代えて、細長い矩形の溝を組み合わせて
四角形の４辺を構成した、いわゆるバー状のターゲット
パターンを用いる試みもなされている（たとえば、『Ｓ
ＰＩＥ Ｖｏｌ．３６７７ ｐｐ．１０７−１１５（１
９９９）』等を参照）。

【００１５】図１３（ａ）および図１３（ｂ）は、それ
ぞれ上記バー状のターゲットパターンの形状を例示する
平面図および断面図である。図１３に示されるように、
このバー状のターゲットパターン１１０を、たとえば開
口幅を「１μｍ」程度の溝により構成する。そして、こ
のターゲットパターン１１０に導電膜を埋め込んで、そ
の表面をＣＭＰ法により平坦化したときに形成されるそ
れら溝の位置に対応した窪みを基準として位置精度パタ
ーンのずれ量を測定するようにする。これにより、上述
した基板面内での不均一な測定誤差を低減することがで
きるようになる。

【００１６】ところが、上記バー状のターゲットパター
ン１１０の場合、ＣＭＰ法等により平坦化された基板表
面にそれら溝の位置に対応した窪みを形成することので
きる最適な溝幅の選択が難しくなる。

【００１７】たとえば、バーの開口幅が小さすぎる場合
には、上記プラグ配線を形成する導電膜をＣＭＰ法によ
り研磨した際に、基板表面が完全に平坦化されてしまう
可能性が高い。このような場合は、重ね合わせ誤差を測
定する基準位置となる窪みが形成されず、重ね合わせ誤
差の測定をすることができなくなる。

【００１８】図１４は、こうして重ね合わせ誤差が測定
できなくなる場合の、半導体基板の製造過程における断
面構造について、アライメントマーク付近を拡大して示
す図である。

【００１９】すなわちまず、図１４（ａ）に示されるよ
うに、下地膜１１１上に下層配線パターン１１２を形成
し、その上に層間絶縁膜１１３を形成する。そして、そ
の上面から下層配線パターン１１２に接続をとるべく、
層間絶縁膜１１３にコンタクトホール１１４を形成する
とともに、上記バー状のターゲットパターン１２０を形
成する。このコンタクトホール１１４の加工パターン
が、重ね合わせパターンに対する基準パターンとなる。
続いて、図１４（ｂ）に示されるように、基板の全面に
コンタクトホール１１４への充填金属膜１１５を堆積す
る。そののち、図１４（ｃ）に示されるように、その基
板表面全面をＣＭＰ法により研磨して平坦化する。この
とき、ターゲットパターン１２０の溝幅が小さいため、
その表面には同ターゲットパターン１２０の位置に対応
した窪みが形成されない。このため、図１４（ｄ）に示
されるように、上層配線パターンを形成するための導電
膜１１６が堆積されてもターゲットパターン１２０の位
置に対応した窪みが形成されない。したがって、この導
電膜１１６をパターニングするレジストを表面に焼き付
けてもターゲットパターン１２０の位置を認識すること
ができず、その重ね合わせ誤差を測定することはできな
くなってしまう。

【００２０】また一方、上記バーの開口幅が大きすぎる
場合には、上記図１４（ｃ）に対応する工程におけるタ
ーゲットパターンの拡大断面は、図１５（ａ）に示され
るような形状となる。すなわちこの場合、ターゲットパ
ターン１２１を構成する溝の位置に対応した窪み１２２
は確かに形成される。ただし、図１５（ｂ）に示すよう
に、この窪み１２２を画像認識処理して得られる信号の
ピーク１３０は、なだらかで非対称な波形となり、これ
を用いた重ね合わせ誤差の測定精度も自ずと制限されて
しまう。

【００２１】

【発明が解決しようとする課題】以上のように、アライ
メントマークを生成するための位置検出溝には、上記ボ
ックス状のものであれ、あるいは上記バー状のものであ
れ、それぞれ一長一短がある。したがって、位置検出溝
を用いてアライメントマークを生成する場合には、それ
らボックス状のターゲットパターンおよびバー状のター
ゲットパターンそれぞれの特徴が生かされるように、対
象となるパターンの重ね合わせの条件に合わせてそれら
パターンを適宜使い分けることが望ましい。しかしなが
ら、それらターゲットパターンの最適形状の決定は、半
導体装置の製造に関する専門的な知識や経験が必要とな
るほか、場合によっては試行錯誤により最適条件を求め
ることなども必要となり、容易ではない。そして、こう
したパターンの重ね合わせが高精度にできない限り、半
導体装置の微細加工のさらなる高度化も望めない。

【００２２】本発明は、こうした実情に鑑みてなされた
ものであり、その目的は、アライメントマークとしての
認識をより容易かつ高精度ならしめる位置検出溝を備え
る半導体装置、およびその位置検出溝を利用してパター
ンの重ね合わせを行う半導体装置の製造方法を提供する
ことにある。

【００２３】

【課題を解決するための手段】以下、上記目的を達成す
るための手段およびその作用効果について記載する。請
求項１に記載の発明は、半導体基板上方の下地膜に、重
ね合わせの際のアライメントマークを形成するための位
置検出溝が設けられてなる半導体装置として、前記位置
検出溝が、それぞれ開口幅の異なる複数の溝の組み合わ
せからなることをその要旨とする。

【００２４】また、請求項２に記載の発明は、請求項１
に記載の半導体装置において、前記位置検出溝は、前記
開口幅の異なる複数の溝を１組として、該組が矩形の４
辺に沿って４組配設されてなることをその要旨とする。

【００２５】また、請求項３に記載の発明は、請求項２
に記載の半導体装置において、前記開口幅の異なる複数
の溝の組は、前記矩形を挟んで互いに対向して配設され
る各同一の開口幅を有する２つの溝同士が、前記矩形の
中心からそれぞれ等しく離間して配設されてなることを
その要旨とする。

【００２６】また、請求項４に記載の発明は、半導体基
板上方の下地膜に、重ね合わせの際のアライメントマー
クを形成するための位置検出溝が設けられてなる半導体
装置として、前記位置検出溝は、所定の開口幅を有する
溝状に形成されてなるとともに、同溝には、その各端部
において前記所定の開口幅を拡大する拡幅部が設けられ
てなることをその要旨とする。

【００２７】また、請求項５に記載の発明は、請求項４
に記載の半導体装置において、前記拡幅部が、前記溝の
各端部を同一方向に屈折せしめる態様で設けられてなる
ことをその要旨とする。

【００２８】また、請求項６に記載の発明は、請求項５
に記載の半導体装置において、前記位置検出溝は、矩形
の４辺にそれぞれ沿う４つの溝として配設されるととも
に、それら各溝における前記拡幅部は、その屈折方向が
すべて前記矩形を向く方向に設定されてなることをその
要旨とする。

【００２９】また、請求項７に記載の発明は、半導体基
板上方の下地膜に、重ね合わせの際のアライメントマー
クを形成するための位置検出溝が設けられてなる半導体
装置として、前記位置検出溝は、矩形の平面形状を有し
て形成されるとともに、該溝内の底部に、その高さが溝
の深さに満たない任意形状の突起パターンが形成されて
なることをその要旨とする。

【００３０】また、請求項８に記載の発明は、請求項７
に記載の半導体装置において、前記突起パターンが複数
の突条パターンからなることをその要旨とする。また、
請求項９に記載の発明は、請求項８に記載の半導体装置
において、前記突条パターンが、前記矩形状の溝の縁部
に沿って順に入れ子となる態様で形成された複数の矩形
枠パターンからなることをその要旨とする。

【００３１】また、請求項１０に記載の発明は、請求項
７に記載の半導体装置において、前記突起パターンが、
前記矩形状の溝内において互いに離間して点在する複数
の多角形パターンからなることをその要旨とする。

【００３２】また、請求項１１に記載の発明は、請求項
７〜１０のいずれかに記載の半導体装置において、前記
突起パターンと前記矩形状の溝の縁部との離間距離、お
よび互いに隣接する突起パターン同士の離間距離が、
０．４μｍ以下であることをその要旨とする。

【００３３】一方、請求項１２に記載の発明は、半導体
装置の製造方法として、半導体基板上方の下地膜に位置
検出溝としてそれぞれ開口幅の異なる複数の溝の組み合
わせからなる溝列を形成する工程と、その上面に第１の
膜を成膜する工程と、前記下地膜をストッパ膜として前
記第１の膜を平坦化する工程と、この平坦化された第１
の膜上に第２の膜を成膜する工程とを備え、前記第２の
膜表面の前記位置検出溝として形成した溝列に対応して
生成される窪みをアライメントマークとして用いること
をその要旨とする。

【００３４】また、請求項１３に記載の発明は、請求項
１２に記載の半導体装置の製造方法において、前記位置
検出溝は、前記開口幅の異なる複数の溝を１組として、
該組が矩形の４辺に沿って４組形成されることをその要
旨とする。

【００３５】また、請求項１４に記載の発明は、請求項
１３に記載の半導体装置の製造方法において、前記開口
幅の異なる複数の溝の組は、前記矩形を挟んで互いに対
向する各同一の開口幅を有する２つの溝同士が、前記矩
形の中心からそれぞれ等しく離間して形成されることを
その要旨とする。

【００３６】また、請求項１５に記載の発明は、請求項
１２〜１４のいずれかに記載の半導体装置の製造方法に
おいて、前記位置検出溝として形成された溝列に対応し
て生成される窪みのうちのもっとも高い認識精度を得る
ことのできるものを選択的に用いて位置測定を行うこと
をその要旨とする。

【００３７】また、請求項１６に記載の発明は、請求項
１２〜１５のいずれかに記載の半導体装置の製造方法に
おいて、前記下地膜として前記位置検出溝に併せてコン
タクトホールが形成された絶縁膜を用い、前記第１の膜
として前記絶縁膜のコンタクトホールに埋め込まれる導
電膜を用い、前記第２の膜として前記絶縁膜の上面に配
線層として形成される導電膜を用いることをその要旨と
する。

【００３８】また、請求項１７に記載の発明は、請求項
１２〜１６のいずれかに記載の半導体装置の製造方法に
おいて、前記第１の膜の平坦化に、化学機械研磨法を用
いることをその要旨とする。

【００３９】また、請求項１８に記載の発明は、半導体
装置の製造方法として、半導体基板上方の下地膜に、位
置検出溝として、所定の開口幅を有するとともにその各
端部に該所定の開口幅を拡大する拡幅部を備えた溝を形
成する工程と、その上面に第１の膜を成膜する工程と、
前記下地膜をストッパ膜として前記第１の膜を平坦化す
る工程と、この平坦化された第１の膜上に第２の膜を成
膜する工程とを備え、前記第２の膜表面の前記位置検出
溝として形成した溝に対応して生成される窪みをアライ
メントマークとして用いることをその要旨とする。

【００４０】また、請求項１９に記載の発明は、請求項
１８に記載の半導体装置の製造方法において、前記拡幅
部を、前記溝の各端部が同一方向に屈折せしめられる態
様に形成することをその要旨とする。

【００４１】また、請求項２０に記載の発明は、請求項
１９に記載の半導体装置の製造方法において、前記位置
検出溝として、矩形の４辺にそれぞれ沿う溝を４つ形成
するとともに、それら各溝における前記拡幅部を、その
屈折方向がすべて前記矩形を向く方向に設定することを
その要旨とする。

【００４２】また、請求項２１に記載の発明は、請求項
１８〜２０のいずれかに記載の半導体装置の製造方法に
おいて、前記下地膜として前記位置検出溝に併せてコン
タクトホールが形成された絶縁膜を用い、前記第１の膜
として前記絶縁膜のコンタクトホールに埋め込まれる導
電膜を用い、前記第２の膜として前記絶縁膜の上面に配
線層として形成される導電膜を用いることをその要旨と
する。

【００４３】また、請求項２２に記載の発明は、請求項
１８〜２１のいずれかに記載の半導体装置の製造方法に
おいて、前記第１の膜の平坦化に、化学機械研磨法を用
いることをその要旨とする。

【００４４】また、請求項２３に記載の発明は、半導体
装置の製造方法として、半導体基板上方の下地膜に、位
置検出溝として、矩形の平面形状を有した溝をその内底
部に該溝の深さに満たない高さの任意形状の突起パター
ンを設けた態様にて形成する工程と、その上面に第１の
膜を成膜する工程と、前記下地膜をストッパ膜として前
記第１の膜を平坦化する工程と、この平坦化された第１
の膜上に第２の膜を成膜する工程とを備え、前記第２の
膜表面の前記位置検出溝として形成した溝に対応して生
成される窪みをアライメントマークとして用いることを
その要旨とする。

【００４５】また、請求項２４に記載の発明は、請求項
２３に記載の半導体装置の製造方法において、前記突起
パターンとして、複数の突条パターンを用いることをそ
の要旨とする。

【００４６】また、請求項２５に記載の発明は、請求項
２４に記載の半導体装置の製造方法において、前記突条
パターンとして、前記矩形状の溝の縁に沿って順に入れ
子となる態様の複数の矩形枠パターンを用いることをそ
の要旨とする。

【００４７】そして、請求項２６に記載の発明は、請求
項２５に記載の半導体装置の製造方法において、前記突
起パターンとして、前記矩形状の溝内において互いに離
間して点在する複数の多角形パターンを用いることをそ
の要旨とする。

【００４８】上記請求項１に記載の構造では、複数のパ
ターンを重ね合わせる際のアライメントマークを形成す
るための位置検出溝が、それぞれ開口幅の異なる複数の
溝の組み合わせからなるようにしている。このため、た
とえその上面に上記第２の膜として不透明な膜が堆積さ
れてこれがＣＭＰ法等により平坦化される場合にあって
も、それら溝の開口幅とその際に堆積する膜の材料や成
膜方法等の条件とに対応して、上記開口幅の異なる複数
の溝の開口部には各々異なる形状の窪みを生じる。これ
により、上記第１および第２の膜の材料や成膜方法等の
幅広い条件に対応して、上記窪みをアライメントマーク
としてその認識を容易かつ高精度に行うことができるよ
うになる。なお、こうした位置検出溝を備える半導体装
置は、上記請求項１２に記載の方法を用いることによっ
て、これを好適に製造することができるようになる。

【００４９】また、上記請求項２に記載の構造では、上
記開口幅の異なる複数の溝の組み合わせを１組として、
該組が矩形の４辺に沿って４組配設されるようにしてい
る。このため、これら開口幅の異なる複数の溝に対応し
て生じる窪みが上記矩形の４辺に沿って形成されるよう
になり、直交する２軸上の位置検出によってその認識も
より容易に行えるようになる。さらに、それら各溝を、
上記請求項３に記載の構造のように、矩形を挟んで互い
に対向して配設される各同一の開口幅を有する２つの溝
同士を、上記矩形の中心からそれぞれ等しく離間して配
設することにより、それに対応して生じる窪みの認識を
よりいっそう容易なものとすることができる。そして、
これら請求項２および請求項３に記載の上記位置検出溝
を備える半導体装置は、上記請求項１３および請求項１
４に記載の方法を用いることによって、それら各々を好
適に製造することができるようになる。

【００５０】さらに、上記請求項１２〜１４のいずれか
に記載の方法を、上記請求項１５に記載の方法のよう
に、もっとも高い認識精度を得ることができる窪みを選
択的に用いて位置測定が行われるようにする場合には、
上記第１および第２の膜の材料や成膜方法等の幅広い条
件において、高い認識精度がより確実に確保されるよう
になる。

【００５１】ここで、上記請求項１２〜１５のいずれか
に記載の方法を、上記請求項１６に記載の各膜を対応さ
せて用いる場合には、上記下地膜のパターンに重ね合わ
されてコンタクトホールが形成された絶縁膜の上面に的
確に重ね合わされた配線層を形成することができるよう
になる。さらに、これら請求項１２〜１６のいずれかに
記載の方法として、上記請求項１７に記載の方法のよう
に、化学機械研磨により基板全面が平坦化される場合に
は、上記各溝に対応して窪みを好適に生じさせることが
できるようになる。

【００５２】一方、上記請求項４に記載の構造では、複
数のパターンを重ね合わせる際のアライメントマークを
形成するための位置検出溝が、所定の開口幅を有する溝
状に形成されてなるとともに、同溝には、その各端部に
おいてその所定の開口幅を拡大する拡幅部が設けられる
ようにしている。このため、それら溝の中央上部にはそ
れに対応する窪みがより確実に形成されるようになる。
これにより、同溝に対応して形成される窪みをアライメ
ントマークとしてその認識をより容易かつ高精度に行う
ことができるようになる。なお、こうした位置検出溝を
備える半導体装置は、上記請求項１８に記載の方法を用
いることによって、これを好適に製造することができる
ようになる。

【００５３】また、上記請求項５に記載の構造では、上
記拡幅部が、上記溝の各端部を同一方向に屈折せしめる
態様で設けられる。これにより上記請求項４に記載の構
造により得られる効果をより確かなものとすることがで
きるようになる。さらに、それら各溝を、上記請求項６
に記載の構造のように、上記拡幅部がすべて矩形を向く
方向に設定される場合には、その効果がもっとも確実に
得られるようになる。そして、これら請求項５および請
求項６に記載の上記位置検出溝を備える半導体装置は、
上記請求項１９および請求項２０に記載の方法をそれぞ
れ用いることによって、それら各々を好適に製造するこ
とができるようになる。

【００５４】ここで、上記請求項１８〜２０のいずれか
に記載の方法を、上記請求項２１に記載の各膜を対応さ
せて用いる場合には、上記下地膜のパターンに重ね合わ
されてコンタクトホールが形成された絶縁膜の上面に的
確に重ね合わされた配線層を形成することができるよう
になる。またたとえば、これら請求項１８〜２１のいず
れかに記載の方法として、上記請求項２２に記載の方法
のように、化学機械研磨によって基板全面が平坦化され
る場合にあっても、上記各溝に対応して窪みを好適に生
じさせることができるようになる。

【００５５】また一方、上記請求項７に記載の構造で
は、複数のパターンを重ね合わせる際のアライメントマ
ークを形成するための位置検出溝が、矩形の平面形状を
有して形成されるとともに、該溝内の底部に、その高さ
が溝の深さに満たない任意形状の突起パターンが形成さ
れるようにしている。このため、位置検出溝の内底部に
大面積の部分が存在しないようになり、同溝の形成時に
おける上記下地膜の損傷が回避されるようになる。そし
てひいては、アライメントマークとしての認識がより容
易かつ高精度なものとなる。なお、こうした位置検出溝
を備える半導体装置は、上記請求項２３に記載の方法を
用いることによって、これを好適に製造することができ
るようになる。

【００５６】また、上記請求項８に記載の構造では、上
記突起パターンが複数の突条パターンからなるため、上
記請求項７に記載の構造を確実に具現することができ
る。さらに、上記請求項９に記載の構造では、それら各
突条パターンが、上記矩形状の溝の縁部に沿って順に入
れ子となる態様で形成された複数の矩形枠パターンから
なる。このため、上記請求項８に記載の構造のより確実
な具現が図られる。他方、上記請求項１０に記載の構造
では、上記突起パターンが、上記矩形状の溝内において
互いに離間して点在する複数の多角形パターンからな
る。この構造によっても、上記請求項７に記載の構造を
確実に具現することができる。そして、これら請求項７
〜１０に記載の構造を、上記請求項１１に記載のよう
に、突起パターンと矩形状の溝の縁部との離間距離、お
よび互いに隣接する突起パターン同士の離間距離が、
０．４μｍ以下とされる場合には、位置検出溝の形成時
における下地膜の損傷がより確実に回避されるようにな
る。なお、これら請求項８、請求項９、および請求項１
０に記載の上記位置検出溝を備える半導体装置は、上記
請求項２４、請求項２５、および請求項２６に記載の方
法をそれぞれ用いることによって、それら各々を好適に
製造することができるようになる。

【００５７】

【発明の実施の形態】（第１の実施の形態）以下、本発
明にかかる半導体装置およびその製造方法の第１の実施
の形態について図１〜図３を使って説明する。

【００５８】本実施の形態の半導体装置においては、そ
の配線が多層構造をなして形成されており、それら各層
の配線は層間絶縁膜に埋め込まれたプラグ配線を介して
順次それらの層の上層配線に接続されている。そして、
その上層配線のパターンを層間絶縁膜の下に埋め込まれ
た下層配線のパターンに重ね合わせる際には、その重ね
合わせ誤差を測定するために、上記層間絶縁膜に下層配
線および同層間絶縁膜のパターンの基準位置を示す位置
検出溝が設けられる。

【００５９】図１は、こうした位置検出溝の断面形状お
よび平面形状を示す図である。断面図には、その左部に
下層配線の一部を併せて図示している。図１（ａ）の断
面図に例示されるように、この半導体基板は、下地膜１
１上に下層配線１３がパターン形成され、その上に該下
層配線１３による表面の凹凸を埋め込んで平坦化する層
間絶縁膜１２が成膜されている。そして、この層間絶縁
膜１２には、その上面から下層配線１３への接続を確保
するためのコンタクトホール１４がパターン形成され、
そのコンタクトホール１４には図示しないプラグ配線が
充填されて、同じく図示しない上層への接続がなされて
いる。そして、そのコンタクトホール１４と併せて、こ
の層間絶縁膜１２には下層配線１３および層間絶縁膜１
２の形成パターンの基準位置を示す位置検出溝１５が設
けられている。なお、図１（ａ）において、基板断面の
左側の領域Ｒ１が下層配線１３等の形成される配線形成
領域であり、同じく右側の領域Ｒ２が該配線形成領域Ｒ
１のパターンの基準位置を示す位置検出溝形成領域であ
る。

【００６０】上記位置検出溝１５は、それぞれ開口幅の
異なる複数の溝を１組として、該組が複数設けられて構
成されている。それら各溝の組は、細長い矩形の平面形
状を有する、いわゆるバー状の溝の組み合わせからな
る。そして、図１（ｂ）の平面図に示されるように、こ
れらバー状の溝の組Ｇ１〜Ｇ４が、正方形ＳＱの４辺Ｓ
Ｑ１〜ＳＱ４に沿って配設されて上記位置検出溝１５を
構成している。なお、図１（ｂ）において斜線を施した
部分が基板面内の凹部、すなわち溝となっている部分で
ある。また、図１（ａ）に示した位置検出溝形成領域Ｒ
２の断面図は、図１（ｂ）に示したＡ−Ａ線に沿った断
面に対応して示したものである。

【００６１】ところで、上記位置検出溝１５を構成する
４つの溝の組Ｇ１〜Ｇ４の各々は複数のバー状の溝から
なるが、本実施の形態においてこれら複数のバー状の溝
は、異なる開口幅Ｗ１、Ｗ２、およびＷ３を有する３種
の溝により構成されている。すなわち、これらは図１
（ｂ）に示される開口幅Ｗ１の溝１５ａ１〜１５ａ４、
開口幅Ｗ２の溝１５ｂ１〜１５ｂ４、および開口幅Ｗ３
の溝１５ｃ１〜１５ｃ４である。そして、これらの溝
は、正方形ＳＱを挟んで互いに対向して配設されている
各同一の開口幅を有する２つの溝同士が、同正方形ＳＱ
の中心からそれぞれ等しく配設されている。たとえば、
溝１５ａ１は溝１５ａ３と、また溝１５ｂ２は溝１５ｂ
４と、正方形ＳＱの中心からそれぞれ等しく離間して配
設されている。

【００６２】ここで、上記各溝の開口幅は「Ｗ１ ＞
Ｗ２ ＞ Ｗ３」の関係を有しており、本実施の形態に
おいては、開口幅Ｗ１、Ｗ２、およびＷ３はそれぞれ
「１．５μｍ」、「１．０μｍ」、および「０．５μ
ｍ」に設定している。なお、これら位置検出溝１５を構
成する各溝の開口幅は「５００ｎｍ〜２０００ｎｍ」の
範囲に設定することが好ましい。

【００６３】上記３種の開口幅をもつ溝のうち、もっと
も広い開口幅Ｗ１をもつ溝１５ａ１〜１５ａ４はそれら
の長辺の一方により上記正方形ＳＱを構成している。そ
して、それら溝１５ａ１〜１５ａ４の外側には、正方形
ＳＱの中心から４辺の各方向に向けた放射状に順次、狭
い開口幅Ｗ２およびＷ３をそれぞれもつ溝１５ｂ１〜１
５ｂ４および溝１５ｃ１〜１５ｃ４が各々等間隔の離間
距離Ｄを有して配設され、上記位置検出溝１５を構成し
ている。

【００６４】続いて、上記位置検出溝１５を有して構成
される半導体装置について、その製造方法を図２および
図３を使って説明する。まず、図２（ａ）に示すよう
に、半導体基板上方の下地膜１１上に下層配線１３をパ
ターン形成したのち、その上に該下層配線１３による表
面の凹凸を埋め込んで平坦化する層間絶縁膜１２を成膜
する。本実施の形態においては、層間絶縁膜１２として
シリコン酸化膜を用いる。ひきつづき、その上面にフォ
トレジスト１６を塗布して、下層配線１３との接続を確
保するためのコンタクトホールおよび同コンタクトホー
ルの形成パターンの基準位置を示す位置検出溝を含むフ
ォトマスクを用いてこれを露光、現像する。次に、図２
（ｂ）に示すように、この現像によってパターン加工さ
れたフォトレジスト１６をマスクとして層間絶縁膜１２
をエッチングし、コンタクトホール１４および位置検出
溝１５を形成する。そしてそののち、フォトレジスト１
６を除去する。さらに、図２（ｃ）に示すように、これ
らコンタクトホール１４および位置検出溝１５を形成し
た表面に、コンタクトホール１４にプラグ配線を充填す
るための導電膜１７を堆積する。本実施の形態において
は、導電膜１７として、タングステン（Ｗ）を「４００
ｎｍ」、たとえば化学気相成長（ＣＶＤ）法や物理気相
成長（ＰＶＤ）法を用いて堆積する。

【００６５】ちなみにこの場合、導電膜１７として、Ｗ
に代えてアルミニウム（Ａｌ）等を単層にて用いてもよ
いが、層間絶縁膜１２に対する密着性やエレクトロマイ
グレーション（ＥＭ）耐性およびストレスマイグレーシ
ョン（ＳＭ）耐性を向上させる目的で、チタン／窒化チ
タン（Ｔｉ／ＴｉＮ）合金等の膜を同時に形成して多層
化してもよい。また、この多層化する導電膜１７は、層
間絶縁膜１２に対して十分なバリア性が得られる場合に
は、低抵抗でストレス耐性の高い銅（Ｃｕ）やＴｉ、鉄
（Ｆｅ）等を用いてもよい。さらに、ＥＭ耐性およびＳ
Ｍ耐性を向上させる場合には、上記ＷやＴｉＮを単層に
て用いてもよい。

【００６６】そして、図３（ａ）に示すように、この表
面を化学機械研磨（ＣＭＰ）法により研磨して平坦化す
る。このとき、層間絶縁膜１２の大面積部分が露出する
時点をこの研磨処理の終点とする。これにより、それぞ
れ異なる開口幅を有した位置検出溝１５は、その開口部
における各溝の開口幅に応じて、位置検出溝１５に埋め
込まれた導電膜１７の窪みを生じる。この場合、もっと
も広い開口幅Ｗ１（「１．５μｍ」）をもつ溝１５ａ１
〜１５ａ４の開口部に、比較的なだらかな曲面の断面形
状をもつ窪み１８ａ１〜１８ａ４を生じる（図３（ａ）
に窪み１８ａ１および１８ａ３にて図示）。また、２番
目に広い開口幅Ｗ２（「１．０μｍ」）をもつ溝１５ｂ
１〜１５ｂ４の開口部には、上記溝１５ａ１〜１５ａ４
に対応して生じた窪み１８ａ１〜１８ａ４よりも幅の狭
い断面形状をもつ窪み１８ｂ１〜１８ｂ４を生じる（図
３（ａ）に窪み１８ｂ１および１８ｂ３にて図示）。そ
して、これら２種の溝１５ａ１〜１５ａ４および溝１５
ｂ１〜１５ｂ４より幅の狭い開口幅Ｗ３（「０．５μ
ｍ」）をもつ溝１５ｃ１〜１５ｃ４とコンタクトホール
１４とは、その開口部に窪みを生じない。

【００６７】さらに、図３（ｂ）に示すように、上記窪
み１８ａ１〜１８ａ４および窪み１８ｂ１〜１８ｂ４を
含む表面に、Ａｌ、シリコン（Ｓｉ）、およびＣｕから
なる導電膜１９を上層配線の形成膜として堆積する。こ
のとき、導電膜１９を堆積した表面には、窪み１８ａ１
〜１８ａ４および窪み１８ｂ１〜１８ｂ４に対応して、
窪み２０ａ１〜２０ａ４および窪み２０ｂ１〜２０ｂ４
が生じる。

【００６８】そして、上層配線をパターン形成するため
に、これら窪み２０ａ１〜２０ａ４および窪み２０ｂ１
〜２０ｂ４を含む導電膜１９の表面にフォトレジストを
塗布し、これをフォトリソグラフィ技術を用いて露光、
現像する。これにより、上層配線のパターンを形成する
ためのマスク２１とともに、下層配線に対する上層配線
の重ね合わせ誤差を測定するための位置精度パターン２
２が形成される。そののち、この位置検出溝１５の位置
に対応して生じた窪みに対する位置精度パターン２２の
相対的な位置を測定する。こうして、位置精度パターン
２２の理想位置からのずれ量に基づいて、下層配線１３
のパターンに対する上層配線のパターンの重ね合わせ誤
差を測定する。

【００６９】こうして測定した重ね合わせ誤差が所定の
範囲内である場合には、それに続いて、現像したフォト
レジストをマスクとして導電膜１９をエッチングし、上
層配線をパターン形成する（図示略）。また、同重ね合
わせ誤差が所定値を超えている場合には、上記フォトレ
ジストを全面除去し、そののち、新たにフォトレジスト
を塗布して再度、露光と現像とを行ってマスクを形成し
なおす。そして、測定した重ね合わせ誤差が所定の範囲
内となったら、そのマスクを用いて導電膜１９をエッチ
ングする。

【００７０】さらに、こうして得られた重ね合わせ誤差
の情報は、以降に行われる半導体基板に対する上記上層
配線の露光時の位置制御パラメータとしてフィードバッ
クする。これにより、それら半導体基板においては、下
層配線のパターンに対する上層配線のパターンの重ね合
わせ誤差を低減することができる。

【００７１】ところで、本実施の形態においては、上層
配線を形成するための導電膜１９を堆積する際に、位置
検出溝１５を構成している開口幅の異なる複数の溝に対
応して、幅の異なる複数の窪み２０ａ１〜２０ａ４およ
び窪み２０ｂ１〜２０ｂ４が生じる場合について例示し
ている。そして、下層配線１３のパターンに対する上層
配線のパターンの重ね合わせ誤差を測定する際には、図
示しない画像認識装置によりもっとも高い認識精度を得
ることのできるものを選択的に用いる。本実施の形態に
おいては、導電膜１９の表面に形成された窪みのうち、
より幅の狭い窪み２０ｂ１〜２０ｂ４を用いて、上記重
ね合わせ誤差を測定する。これにより、より広い幅をも
ちなだらかな窪み２０ａ１〜２０ａ４を用いて測定する
場合に比較して、より正確な測定ができるようになる。
換言すれば、下層配線１３のパターンと上層配線のパタ
ーンとのより高精度な重ね合わせを実現することができ
るようになる。

【００７２】以上説明したように、この第１の実施の形
態にかかる半導体装置およびその製造方法によれば、以
下のような効果を得ることができるようになる。 （１）位置検出溝１５として、それぞれ開口幅の異なる
溝を１組としてその溝の組Ｇ１〜Ｇ４を組み合わせて構
成している。このため、上層配線を形成するための導電
膜１９を堆積した際に、容易にかつ確実に位置検出溝１
５の位置に対応した窪みを得ることができるようにな
る。

【００７３】（２）また、上記溝の組Ｇ１〜Ｇ４を組み
合わせて位置検出溝１５を構成するようにしているた
め、上記位置検出溝１５の位置に対応した窪みをより確
実に得るための同位置検出溝１５が基板面に占める面積
を最小限とすることができるようになる。

【００７４】（３）そして、位置検出溝１５の位置に対
応した窪みとして幅の異なるものが複数得られた場合に
は、そのなかから位置検出溝１５を反映して生じた窪み
のうちその位置をもっとも高い精度で認識することので
きるものを選択して、これを下層配線１３のパターンの
基準位置として用いることができるようになる。これに
より、下層配線１３のパターンの基準位置を、より精度
よく認識することができるようになる。本実施の形態に
て示した例においては、幅の異なる２種の窪み２０ａ１
〜２０ａ４と窪み２０ｂ１〜２０ｂ４とのうち、より幅
の狭い窪み２０ｂ１〜２０ｂ４を下層配線１３のパター
ンの基準位置として用いることで、これに対する上層配
線のパターンの重ね合わせ誤差をより精度よく測定する
ことができるようになる。

【００７５】（４）上記４つの溝の組Ｇ１〜Ｇ４を、正
方形ＳＱの４辺に沿って配設するようにしている。その
ため、これら開口幅の異なる複数の溝に対応して生じる
窪みが上記正方形ＳＱの４辺に沿って形成されるように
なり、直交する２軸上の位置検出によってその認識も容
易に行えるようになる。また、それら各組の溝は、正方
形ＳＱを挟んで互いに対向して配設されている各同一の
開口幅を有する２つの溝同士が、同正方形ＳＱの中心か
らそれぞれ等しく離間して配設されている。そして、各
バー状の溝がそれぞれ等間隔の離間距離Ｄだけ隔てて、
正方形ＳＱの中心から４辺の各方向に向けた放射状に開
口幅の広い溝から開口幅の狭い溝へと順次配設されてい
る。このため、位置検出溝１５に対応して生じる窪みの
認識をよりいっそう容易なものとすることができる。

【００７６】（第２の実施の形態）次に、本発明にかか
る半導体装置およびその製造方法の第２の実施の形態に
ついて、先の第１の実施の形態と相違する点を中心に図
４〜図７を使って説明する。

【００７７】この第２の実施の形態の半導体装置におい
ても、その配線は多層構造をなして形成されており、そ
れら各層の配線は層間絶縁膜に埋め込まれたプラグ配線
を介して順次それらの層の上層配線に接続されている。
そして、その上層配線のパターンを層間絶縁膜の下に埋
め込まれた下層配線のパターンに重ね合わせる際には、
その重ね合わせ誤差を測定するために、上記層間絶縁膜
に下層配線および同層間絶縁膜のパターンの基準位置を
示す位置検出溝が設けられる。

【００７８】図４は、こうした位置検出溝の平面形状を
示す図である。この図４においても、斜線を施した領域
が溝となっている部分である。なお、本実施の形態に例
示する半導体装置においては、上記層間絶縁膜を挟む上
層配線および下層配線とによる積層断面構造は、先の第
１の実施の形態にて説明した半導体装置と基本的に同じ
である。

【００７９】図４に示されるように、この半導体装置が
備える位置検出溝２５は、開口幅Ｗ（「１．０μｍ」）
の同形の溝２５ａ〜２５ｄが正方形の４辺に沿って４つ
配設されている。そして、これらの溝２５ａ〜２５ｄ
は、互いに対向して配設された各々２つの溝がその対向
中心について対称な平面形状をなしている。

【００８０】そして、本実施の形態においては、溝２５
ａと溝２５ｃ、および溝２５ｂと溝２５ｄの離間距離Ｌ
１は各溝の軸線間で「２０μｍ」に設定している。な
お、これら溝の開口幅Ｗは「０．５μｍ〜２．０μｍ」
の範囲に設定することが好ましい。

【００８１】ところで、本実施の形態の半導体装置に設
けられたこの位置検出溝２５を構成する各溝２５ａ〜２
５ｄは、それぞれ各端部が上記正方形を向く方向に直角
に屈折した平面形状の「かぎ」部を設けている。そし
て、こうした「かぎ」部を設けた溝にあっては、該溝に
導電膜が埋め込まれてこれがＣＭＰ法等により研磨、平
坦化されたときに、該溝の開口の中央部付近に窪みが形
成されやすいことが発明者らの実験によって確認されて
いる。

【００８２】本実施の形態においては、上記「かぎ」部
の長さＬ２は「１μｍ」に設定している。なお、この
「かぎ」部の長さＬ２は「０．５μｍ〜３．０μｍ」の
範囲に設定することが好ましい。また、この導電膜が平
坦化される際に位置検出溝２５に対応した窪みが生じや
すい傾向は、それら各溝２５ａ〜２５ｄに設けられた
「かぎ」を正方形を向く方向に屈折して設けた場合の方
が顕著となることも、発明者らの実験によって確認され
ている。

【００８３】図５は、こうした傾向を説明するために、
上記各溝２５ａ〜２５ｄの平面形状とそれに対応して生
じる窪み３８ａ〜３８ｄの形状との関係を概念的に示す
図である。図５に示されるように、溝に設けた「かぎ」
が正方形を向く方向に設けられている場合には窪み３８
ａ〜３８ｄが良好に形成される（図５（ｃ））。また、
同外側に向けて設けられている場合にはその形成される
窪み３８ａ〜３８ｄの曲面形状がよりなだらかなものに
なる（図５（ｂ））。一方、「かぎ」が設けられていな
い場合には窪み３８ａ〜３８ｄは形成されない（図５
（ａ））。すなわち、図５（ｃ）に示されるように、バ
ー状の溝に対して「かぎ」部が正方形を向く方向に設け
られる場合に、それに対応して形成される窪みをより確
実にかつ精度よく認識できるようになる。

【００８４】続いて、上記位置検出溝２５を有して構成
される半導体装置の製造方法を、図４のＢ−Ｂ線に沿っ
た断面に対応して各工程の断面構造を示す図６および図
７を使って説明する。この第２の実施の形態の半導体装
置の製造方法も、基本的に先の第１の実施の形態にて説
明したものと同様である。したがって、本実施の形態に
おいて例示する各膜の材料やその成膜方法については、
先の第１の実施の形態における例示を用いることができ
るため、その説明を割愛している。

【００８５】すなわちまず、図６（ａ）に示すように、
半導体基板上方の下地膜３１上に下層配線３３をパター
ン形成したのち、その上に該下層配線３３による表面の
凹凸を埋め込んで平坦化する層間絶縁膜３２を成膜す
る。ひきつづき、その上面にフォトレジスト３６を塗布
して、下層配線３３との接続を確保するためのコンタク
トホールおよび同コンタクトホールの形成パターンの基
準位置を示す位置検出溝を含むフォトマスクを用いてこ
れを露光、現像する。次に、図６（ｂ）に示すように、
この現像によってパターン加工されたフォトレジスト３
６をマスクとして層間絶縁膜３２をエッチングし、コン
タクトホール３４および位置検出溝２５を形成する。そ
してそののち、フォトレジスト３６を除去する。さら
に、図６（ｃ）に示すように、これらコンタクトホール
３４および位置検出溝２５を形成した表面に、コンタク
トホール３４にプラグ配線を充填するための導電膜３７
を堆積する。

【００８６】そして、図７（ａ）に示すように、この表
面を化学機械研磨（ＣＭＰ）法を用いて研磨し、平坦化
する。このとき、位置検出溝２５は、これを構成する溝
の各端部が正方形を向く方向に「かぎ型」に屈折された
平面形状を有しているため、位置検出溝２５に埋め込ま
れた導電膜３７はその開口の中央部において窪み３８ａ
〜３８ｄを生じる。なおこのとき、コンタクトホール３
４に埋め込まれた導電膜３７は、その開口部において窪
みを生じない。

【００８７】さらに、図７（ｂ）に示すように、上記窪
み３８ａ〜３８ｄを含む表面に、上層配線を形成するた
めの導電膜３９を堆積する。このとき、導電膜３９を堆
積した表面には、窪み３８ａ〜３８ｄに対応して、窪み
４０ａ〜４０ｄが生じる。

【００８８】そして、上層配線をパターン形成するため
に、これら窪み４０ａ〜４０ｄを含む導電膜３９の表面
にフォトレジストを塗布し、これをフォトリソグラフィ
技術を用いて露光、現像する。これにより、上層配線の
パターンを形成するためのマスク４１とともに、下層配
線に対する上層配線の重ね合わせ誤差を測定するための
位置精度パターン４２が形成される。そののち、この位
置検出溝３５の位置に対応して生じた窪みに対する位置
精度パターン４２の相対的な位置を測定する。こうし
て、位置精度パターン４２の理想位置からのずれ量に基
づいて、下層配線３３のパターンに対する上層配線のパ
ターンの重ね合わせ誤差を測定する。

【００８９】そして、先の第１の実施の形態と同様、本
実施の形態においても重ね合わせ誤差が所定の範囲内で
ある場合には、それに続いて、現像したフォトレジスト
をマスクとして導電膜３９をエッチングして上層配線を
パターン形成し（図示略）、またこれが所定値を超えて
いる場合に再度マスクを形成しなおす。

【００９０】また、こうして得られた重ね合わせ誤差の
情報は、以降に行われる半導体基板に対する上記上層配
線の露光時の位置制御パラメータとしてフィードバック
することも、先の第１の実施の形態の場合と同様であ
る。

【００９１】このように、導電膜３９の表面に位置検出
溝２５の位置に対応した窪みをより確実に生ぜしめるこ
とにより、位置精度パターン４２の理想位置からのずれ
量の測定がより正確なものとなり、したがって下層配線
１３のパターンと上層配線のパターンとのより高精度な
重ね合わせを実現することができる。

【００９２】以上説明したように、この第２の実施の形
態にかかる半導体装置およびその製造方法によれば、先
に説明した第１の実施の形態にて得られる（１）〜
（４）の効果に準じた以下のような効果を得ることがで
きるようになる。

【００９３】（１’）位置検出溝２５は、これを構成す
る各溝２５ａ〜２５ｄがそれら各端部において上記正方
形を向く方向に直角に屈折した平面形状の「かぎ型」部
分を有している。このため、コンタクトホール３４等に
導電膜３７が埋め込まれてこれが平坦化されたときに、
溝２５ａ〜２５ｄの開口の中央付近に窪み３８ａ〜３８
ｄが形成されやすくなる。したがって、上記平坦化され
て露出した層間絶縁膜３２の表面にさらに上層配線を形
成するための導電膜３９を堆積しても、その表面に位置
検出溝２５の位置に対応した窪み４０ａ〜４０ｄがより
確実に形成されて、同位置検出溝２５の位置をより容易
に、かつ高精度に認識することができるようになる。

【００９４】（４’）位置検出溝２５として、所定の開
口幅Ｗの同じ形状をもつ溝２５ａ〜２５ｄが正方形の４
辺に沿って４つ配設されている。これら各溝２５ａ〜２
５ｄは、互いに対向して配設された各々２つの溝がその
対向中心について対称な平面形状を有している。このた
め、下層配線３３および位置検出溝２５に対する位置精
度パターン４２の相対位置を測定する際の基準位置とな
る同位置検出溝２５の位置に対応した窪み４０ａ〜４０
ｄも、位置検出溝２５と同様に上記正方形に沿って形成
されるようになり、直交する２軸上の位置検出によって
その認識を容易に行うことができるようになる。

【００９５】（第３の実施の形態）次に、本発明にかか
る半導体装置およびその製造方法の第３の実施の形態に
ついて、先の第１および第２の実施の形態と相違する点
を中心に図８〜図１０、および図１６ならびに図１７を
使って説明する。

【００９６】上述のように、半導体基板の基板面におい
てパターンの重ね合わせ誤差を測定する場合には、位置
合わせの基準となる基準層（下層）とそれに重ね合わせ
る加工層（上層）とに対してそれぞれ測定のための基準
位置を示すマークを設ける。そして、それらマークの相
対的位置を測定してこれを重ね合わせ精度の評価に用い
ることにより各層パターンの精密な位置精度を保ってい
る。この際、上記基準層に形成されるターゲットマーク
としては、１辺の長さが数十マイクロメートルの正方形
パターンが用いられることが多く、これに重ね合わせる
位置精度マークはそのほぼ半分の寸法の正方形が用いら
れることが多い。このターゲットマークに対する位置精
度マークの位置を光学的に測定して、これを以降の位置
合わせに際しての露光装置の位置制御パラメータとして
フィードバックする。

【００９７】上記ターゲットマークとして、ボックス状
パターンを用いる場合、その加工はきわめて大面積にわ
たるため、実際のデバイス内（図１（ａ）における領域
Ｒ１に相当）の加工パターンの寸法が「０．２５μｍ」
（クオータミクロン）の領域に近づくにつれて、微細加
工上、次のような問題点があることがわかってきた。こ
れは、デバイス内の加工パターンとターゲットマークパ
ターンとの間にきわめて大きなエッチング速度差を生じ
るという、いわゆるマイクロローディング効果に起因し
て発生する。

【００９８】図１６は、こうしたボックス状の正方形の
パターンをエッチング加工する場合の、１辺の長さ（横
軸）とそれに対応したエッチング深さ（縦軸）との関係
を示すグラフである。このグラフにおいて、縦軸のエッ
チング深さの値は規格化した数値にて示してある。図１
６のグラフに示されるように、たとえば１辺の長さが
「０．３μｍ」の正方形パターンでは、１辺の長さが十
分に大きい正方形パターンと比較して１割程度エッチン
グ深さが減少している。換言すれば、１辺の長さが
「０．３μｍ」のパターンを形成するのに適切なエッチ
ング条件を適用すると、同パターンと併せて形成される
上記ボックス状のターゲットパターンの部分が、被加工
膜のエッチングに換算して約１割余分に削られる。すな
わち、被加工膜の下地に損傷を与えてしまうことにな
る。そして、同じく図１６に示されるように、このマイ
クロローディング効果に起因して発生するエッチング深
さの相異は、正方形パターンの１辺の長さが「０．４μ
ｍ」程度となる付近から現れる傾向にあることがわか
る。

【００９９】図１７はこの下地が損傷を受ける様子を基
板の部分断面により示す図である。図１７（ａ）に示さ
れるように、半導体基板上方の下地膜１４１の上に被加
工膜１４３を堆積する。そして、その上面にこれをエッ
チング形成するフォトレジスト１４６を塗布し、これを
フォトリソグラフィ技術により露光、現像して、１辺の
長さの大きいボックス状のターゲットパターンを含むパ
ターンに加工する。続いて、このパターン加工されたレ
ジスト１４６をマスクとして、被加工膜１４３に異方性
エッチングを行ってコンタクトホール１４４とボックス
状のターゲットパターン（位置検出溝）１４５とを形成
する。このとき、デバイス内の加工パターンであるコン
タクトホール１４４が最適に形成される条件にてエッチ
ングを行うと、その加工寸法に比較して１辺が大きいタ
ーゲットパターン１４５の底面においては下地膜１４１
に損傷部分１４８を生じる。

【０１００】この現象は、ひきつづき行われる膜形成の
際、上記損傷部分１４８における材料の不均一な剥がれ
を生じる原因となり、ＬＳＩ等の集積回路装置としての
生産歩留まりを大きく落としてしまう。

【０１０１】そこで、この第３の実施の形態では、上記
ボックス状のターゲットパターンを用いた微細パターン
の重ね合わせを行う場合にあっても、下地の損傷をとも
なうことなく上記基準層と加工層とのパターンの重ね合
わせ誤差を正確に測定し、ひいては両パターンの高精度
な重ね合わせを実現できるようにする。

【０１０２】そのために、本実施の形態の半導体装置
は、図８に示す断面形状および平面形状の位置検出溝５
５を有している。図８（ａ）の断面図は、図８（ｂ）の
平面図におけるＣ−Ｃ線に沿った断面を示したものであ
る。すなわち、この半導体装置は、図８（ａ）に示され
るように、下地膜５１上に図示しない下層配線が形成さ
れ、その上に該下層配線による表面の凹凸を埋め込んで
平坦化する層間絶縁膜５２が成膜されている。そして、
この層間絶縁膜５２には、その上面から下層配線への接
続を確保するためのコンタクトホール５４がパターン形
成され、そのコンタクトホール５４には図示しないプラ
グ配線が充填されて、同じく図示しない上層への接続が
なされている。そして、そのコンタクトホール５４と併
せて、この層間絶縁膜５２には下層配線５３および層間
絶縁膜５２の形成パターンの基準位置を示す位置検出溝
５５が設けられている。

【０１０３】ここで、上記位置検出溝５５は、図８
（ｂ）に示されるように、その平面形状としてボックス
状のターゲットパターンを有している。そして、この位
置検出溝５５の内部には、その高さが溝の深さに満たな
い突起パターン５６として、正方形の枠状の枠パターン
が位置検出溝５５の縁部（アウターボックスパターン）
５５ａに沿って順に入れ子状に凸設されている。これら
枠パターンは、外側から枠パターン５６ａ、５６ｂ、お
よび５６ｃの３つが、「０．３μｍ」の離間距離を有し
て配設されている。すなわち、これら枠パターン５６ａ
〜５６ｃは、位置検出溝５５のアウターボックスパター
ン５５ａとともに、同位置検出溝５５の底面５８を断片
化してその面積を局在化させる、いわゆるラインアンド
スペース状グレーティングのレイアウトを構成してい
る。

【０１０４】なお、本実施の形態においては、アウター
ボックスパターン５５ａの１辺の長さが「２０μｍ」、
枠パターンの幅が「０．３μｍ」であり、枠パターンの
数は実際には３つ以上であるが、図８にはこれを模式的
に示すためにその数を３つとして図示している。また、
デバイス内の加工パターンについては、コンタクトホー
ル５４等の加工寸法を「０．３μｍ」としている。ま
た、このアウターボックスパターン５５ａの１辺の長さ
は、これを「１８〜３０μｍ」の範囲に設定することが
好ましい。

【０１０５】続いて、上記位置検出溝５５を有して構成
される半導体装置について、その製造方法を図９を使っ
て説明する。まず、図９（ａ）に示すように、半導体基
板上方の下地膜５１上に層間絶縁膜５２を成膜する。本
実施の形態においても先の第１および第２の実施の形態
と同様に、この層間絶縁膜５２としてシリコン酸化膜を
用い、その膜厚をたとえば「７００ｎｍ」とする。ひき
つづき、その上面にフォトレジスト６１をたとえば「５
５０ｎｍ」の膜厚に塗布して、これを露光、現像する。
このとき、その露光に際してはたとえば、クリプトン−
フッ素（ＫｒＦ）エキシマレーザステッパを用いて露光
量「４２ｍＪ／ｃｍ2 」にて行い、またその現像に際し
てはたとえば、「６０秒」のディップ現像にて行う。

【０１０６】次に、フォトレジスト６１をマスクとし
て、図９（ｂ）に示すように、プラズマエッチング装置
を用いて異方性エッチングを行い、そののちフォトレジ
スト６１を除去する。このときのエッチング条件を、１
辺の長さ「０．３μｍ」の正方形の平面形状を有したコ
ンタクトホール５４が、膜厚「７００ｎｍ」のシリコン
酸化膜からなる層間絶縁膜５２に最適なかたちに形成さ
れるように設定する。

【０１０７】ところで上述のように、本実施の形態の位
置検出溝５５内の突起パターン５６は、その開口幅が上
記コンタクトホール５４の加工寸法と同じ「０．３μ
ｍ」であるため、このエッチングによって位置検出溝５
５の底面がオーバエッチングされて損傷を受けることが
ない。またこの際、上記グレーティングを形成する枠パ
ターン５６ａ〜５６ｃは、プラズマエッチングの衝撃で
その上部（頭部）が削られて、層間絶縁膜５２の膜厚の
約１／３程度の高さとなる。

【０１０８】そして、図９（ｃ）に示すように、上記コ
ンタクトホール５４にプラグ配線を充填するための導電
膜を堆積し、この表面をＣＭＰ法により研磨して平坦化
する。このとき、デバイス加工部分のコンタクトホール
５４以外の領域において層間絶縁膜５２の表面が露出す
る時点をこの研磨処理の終点とする。この際、大面積の
位置検出溝５５内には高さ寸法の小さいグレーティン
グ、すなわち枠パターン５６ａ〜５６ｃが残っており、
研磨による平坦化ののちにはディッシングによる窪み６
２を生じる。

【０１０９】以後、先の第１および第２の実施の形態と
同様の工程により、上層配線を形成するための導電膜の
堆積を行い、さらに該導電膜をパターン加工するための
レジストの焼き付けを行う。このとき、この窪み６２の
縁部に対応して上記導電膜にも窪みが生じる。このた
め、画像認識処理によりこの窪みの縁部に対応したピー
ク信号が得られる。これにより、位置検出溝５５の位置
を正しく認識して上層配線のパターンとの重ね合わせ誤
差を精度よく測定することができるようになる。そし
て、ひいてはこれらパターンを高精度に重ね合わせるこ
とができるようになる。

【０１１０】以上説明したように、この第３の実施の形
態にかかる半導体装置およびその製造方法によれば、以
下のような効果を得ることができるようになる。 （５）ボックス状のターゲットパターンである位置検出
溝５５の内部に、その高さが同溝５５の深さに満たない
突起パターン５６として枠パターン５６ａ〜５６ｃを突
条に配設するようにしている。このため、その上面から
コンタクトホール５４へのプラグ配線の充填をすべく、
導電膜を堆積してこれをＣＭＰ法により研磨、平坦化を
したのちに、位置検出溝５５の開口部に窪み６２を生じ
る。さらにその上面に、上層配線の導電膜を堆積したの
ちにもこの窪み６２の位置を反映した窪みを生じ、その
加工パターンを重ね合わせた際の重ね合わせ誤差を精度
よく測定できるようになる。そしてひいては、これらパ
ターンを高精度に重ね合わせることができるようにな
る。

【０１１１】（６）上記位置検出溝５５の深さに満たな
い高さの突起パターン５６は、同溝５５を形成する過程
において、これら枠パターン５６ａ〜５６ｃの上部が異
方性エッチングにより削られるかたちで自動的に形成さ
れる。このため、位置検出溝５５の底面がオーバエッチ
ングされて損傷を受けることを防止することができるよ
うになる。これにより、その後工程において、位置検出
溝５５に導電膜等が埋め込まれる際に、その底面に生じ
る剥がれ等の現象を回避することができるようになると
ともに、上記導電膜の堆積時に位置検出溝５５に対応し
た窪みを好適に生ぜしめることができるようになる。

【０１１２】（その他の実施の形態）なお、上記各実施
の形態は以下のように変更して実施してもよい。 ・上記各実施の形態において例示した半導体装置を構成
する各膜の材料およびそれらの形成方法については、こ
れを適宜変更してよい。

【０１１３】・また、各実施の形態において例示した、
各種の溝その他の幅や距離、厚さあるいは深さ等の各値
については、これを適宜変更してよい。 ・上記各実施の形態において例示した半導体装置の断面
構造は、適宜変更してよい。下地膜上に下層配線、層間
絶縁膜、および上層配線を積層する構造に代えて、平坦
化工程を介してパターンの重ね合わせが行われる任意の
積層構造を有する半導体装置およびその製造方法につい
て、本発明を広く適用することができる。

【０１１４】・上記各実施の形態において例示したプラ
グ配線形成の際の導電膜の研磨、平坦化については、こ
れを必ずしもＣＭＰ法を用いて行う必要はない。 ・上記各実施の形態において例示した位置検出溝として
の平面形状は、これを適宜変更してもよい。たとえば、
各実施の形態に対応して次のように変更することができ
る。

【０１１５】第１の実施の形態においては、位置検出溝
１５を構成する溝の組Ｇ１〜Ｇ４をそれぞれ構成する溝
の数は３つではなく、２つでもよいし、４つ以上でもよ
い。また、それら相互の離間距離は等間隔でなくてもよ
い。さらに、正方形ＳＱの中心から遠ざかる方向に順
次、開口幅の狭い溝を配設する必要もなく、この逆順に
配設してもよいし、またそれら開口幅についてランダム
に配設してもよい。そして、正方形ＳＱを挟んで互いに
対向して配設される各同一の開口幅を有する２つの溝同
士を、正方形ＳＱの中心からそれぞれ等しく離間して配
設する必要も必ずしもない。

【０１１６】次に、第２の実施の形態においては、位置
検出溝２５を構成する溝がそれぞれ各端部にもつ「か
ぎ」部は、正方形を向く方向ではなくその逆、すなわち
正方形の外側に向けて屈折した形状であってもよい。ま
た、その屈折角度は直角でなくてもよい。さらに、各溝
の端部は溝が屈折した形状に代えて、開口幅に対する拡
幅部を設けた任意の形状としてよい。

【０１１７】そして、第３の実施の形態においては、位
置検出溝５５の突起パターン５６を正方形の枠状とする
必要はない。たとえば、図１０（ａ）に示されるよう
に、相似形の「Ｌ字」の突条の突起パターンを複数配設
した平面形状としてもよい。また、図１０（ｂ）に示さ
れるように、各々が正方形等の多角形（円形も含む）柱
状のパターンを、規則的にまたはランダムに配設した平
面形状としてもよい。要は、位置検出溝５５の底面を断
片化してその面積をコンタクトホール等の加工寸法程度
に局在化させることができさえすればよい。

【０１１８】・またたとえば、上記第１および第２の実
施の形態において、バー状の溝またはその組を正方形の
４辺に沿って配設する必要は必ずしもなく、長辺と短辺
とを有する矩形の４辺に沿ったかたちに配設してもよ
い。さらに、これら第１および第２の実施の形態におけ
る溝の配置について、これを矩形状の４辺に沿って配設
する必要もない。また、上記第３の実施の形態におい
て、位置検出溝５５のアウターボックスパターン５５ａ
を正方形とする必要は必ずしもなく、長辺と短辺とを有
する矩形であってもよい。要は、上記平坦化処理のあと
において、各位置検出溝に対応して、高精度な認識を行
うことができる窪みを生じさえすればよい。

【図面の簡単な説明】

【図１】本発明にかかる半導体装置の第１の実施の形態
について、これに設けられた位置検出溝の断面形状およ
び平面形状を例示する図。

【図２】上記第１の実施の形態の半導体装置について、
その製造過程における位置検出溝付近の部分的な断面形
状を拡大して例示する図。

【図３】上記半導体装置について、その製造過程におけ
る位置検出溝付近の部分的な断面形状を拡大して例示す
る図。

【図４】本発明にかかる半導体装置の第２の実施の形態
について、これに設けられた位置検出溝の平面形状を例
示する図。

【図５】上記位置検出溝の形状とそれに対応して生じる
窪みの断面形状との関係を説明する図。

【図６】上記第２の実施の形態の半導体装置について、
その製造過程における位置検出溝付近の部分的な断面形
状を拡大して例示する図。

【図７】上記半導体装置について、その製造過程におけ
る位置検出溝付近の部分的な断面形状を拡大して例示す
る図。

【図８】本発明にかかる半導体装置の第３の実施の形態
について、これに設けられた位置検出溝の断面形状およ
び平面形状を例示する図。

【図９】上記第３の実施の形態の半導体装置について、
その製造過程における位置検出溝付近の部分的な断面形
状を拡大して例示する図。

【図１０】上記第３の実施の形態の半導体装置の変形例
について、これに設けられる位置検出溝の平面形状を例
示する図。

【図１１】従来の半導体装置について、その製造過程に
おける位置検出溝の断面形状を例示する図。

【図１２】従来の半導体装置について、これに設けられ
るボックス状の位置検出溝に対応して生じる平坦化後の
窪みの形状について説明する図。

【図１３】従来の半導体装置について、これに設けられ
るバー状の位置検出溝の形状について説明する平面図お
よび断面図。

【図１４】従来の半導体装置について、その製造過程に
おける位置検出溝付近の部分的な断面形状を拡大して例
示する図。

【図１５】上記位置検出溝の開口に生じる窪みの画像認
識信号について例示する図。

【図１６】マイクロローディング効果について説明する
図。

【図１７】従来の半導体装置について、その製造過程に
おける位置検出溝付近の部分的な断面形状を拡大して例
示する図。

【符号の説明】

１１…下地膜、１２…層間絶縁膜、１３…下層配線、１
４…コンタクトホール、１５…位置検出溝、１５ａ１〜
１５ａ４、１５ｂ１〜１５ｂ４、１５ｃ１〜１５ｃ４…
溝、１６…フォトレジスト、１７…導電膜、１８ａ１〜
１８ａ４、１８ｂ１〜１８ｂ４…窪み、１９…導電膜、
２０ａ１〜２０ａ４、２０ｂ１〜２０ｂ４…窪み、２１
…マスク、２２…位置精度パターン、２５…位置検出
溝、２５ａ〜２５ｄ…溝、３１…下地膜、３２…層間絶
縁膜、３３…下層配線、３４…コンタクトホール、３５
…位置検出溝、３６…フォトレジスト、３７…導電膜、
３８ａ〜３８ｄ…窪み、３９…導電膜、４０ａ〜４０ｄ
…窪み、４１…マスク、４２…位置精度パターン、５１
…下地膜、５２…層間絶縁膜、５３…下層配線、５４…
コンタクトホール、５５…位置検出溝、５５ａ…アウタ
ーボックスパターン、５６…突起パターン、５６ａ〜５
６ｃ…枠パターン、５８…底面、６１…フォトレジス
ト、６２…窪み。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 嶋田 聡 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 豊場 弘臣 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 Ｆターム(参考） 2H095 BE03 5F033 HH09 JJ07 JJ08 JJ11 JJ18 JJ19 JJ33 NN06 NN07 QQ01 QQ09 QQ37 QQ48 VV00 WW01 XX01 XX05 XX06 XX15 5F046 AA20 EA03 EA04 EA06 EA09 EA12 EA13 EA15 EA18 EA19 EA22 EB01 EB05 EC05 FA09 FC03

Claims (26)

【特許請求の範囲】
1. 【請求項１】半導体基板上方の下地膜に、重ね合わせの
   際のアライメントマークを形成するための位置検出溝が
   設けられてなる半導体装置であって、 前記位置検出溝が、それぞれ開口幅の異なる複数の溝の
   組み合わせからなることを特徴とする半導体装置。
2. 【請求項２】前記位置検出溝は、前記開口幅の異なる複
   数の溝を１組として、該組が矩形の４辺に沿って４組配
   設されてなる請求項１に記載の半導体装置。
3. 【請求項３】前記開口幅の異なる複数の溝の組は、前記
   矩形を挟んで互いに対向して配設される各同一の開口幅
   を有する２つの溝同士が、前記矩形の中心からそれぞれ
   等しく離間して配設されてなる請求項２に記載の半導体
   装置。
4. 【請求項４】半導体基板上方の下地膜に、重ね合わせの
   際のアライメントマークを形成するための位置検出溝が
   設けられてなる半導体装置であって、 前記位置検出溝は、所定の開口幅を有する溝状に形成さ
   れてなるとともに、同溝には、その各端部において前記
   所定の開口幅を拡大する拡幅部が設けられてなることを
   特徴とする半導体装置。
5. 【請求項５】前記拡幅部が、前記溝の各端部を同一方向
   に屈折せしめる態様で設けられてなる請求項４に記載の
   半導体装置。
6. 【請求項６】前記位置検出溝は、矩形の４辺にそれぞれ
   沿う４つの溝として配設されるとともに、それら各溝に
   おける前記拡幅部は、その屈折方向がすべて前記矩形を
   向く方向に設定されてなる請求項５に記載の半導体装
   置。
7. 【請求項７】半導体基板上方の下地膜に、重ね合わせの
   際のアライメントマークを形成するための位置検出溝が
   設けられてなる半導体装置であって、 前記位置検出溝は、矩形の平面形状を有して形成される
   とともに、該溝内の底部に、その高さが溝の深さに満た
   ない任意形状の突起パターンが形成されてなることを特
   徴とする半導体装置。
8. 【請求項８】前記突起パターンが複数の突条パターンか
   らなる請求項７に記載の半導体装置。
9. 【請求項９】前記突条パターンが、前記矩形状の溝の縁
   部に沿って順に入れ子となる態様で形成された複数の矩
   形枠パターンからなる請求項８に記載の半導体装置。
10. 【請求項１０】前記突起パターンが、前記矩形状の溝内
    において互いに離間して点在する複数の多角形パターン
    からなる請求項７に記載の半導体装置。
11. 【請求項１１】前記突起パターンと前記矩形状の溝の縁
    部との離間距離、および互いに隣接する突起パターン同
    士の離間距離が、０．４μｍ以下である請求項７〜１０
    のいずれかに記載の半導体装置。
12. 【請求項１２】半導体基板上方の下地膜に位置検出溝と
    してそれぞれ開口幅の異なる複数の溝の組み合わせから
    なる溝列を形成する工程と、その上面に第１の膜を成膜
    する工程と、前記下地膜をストッパ膜として前記第１の
    膜を平坦化する工程と、この平坦化された第１の膜上に
    第２の膜を成膜する工程とを備え、前記第２の膜表面の
    前記位置検出溝として形成した溝列に対応して生成され
    る窪みをアライメントマークとして用いる半導体装置の
    製造方法。
13. 【請求項１３】前記位置検出溝は、前記開口幅の異なる
    複数の溝を１組として、該組が矩形の４辺に沿って４組
    形成される請求項１２に記載の半導体装置の製造方法。
14. 【請求項１４】前記開口幅の異なる複数の溝の組は、前
    記矩形を挟んで互いに対向する各同一の開口幅を有する
    ２つの溝同士が、前記矩形の中心からそれぞれ等しく離
    間して形成される請求項１３に記載の半導体装置の製造
    方法。
15. 【請求項１５】前記位置検出溝として形成された溝列に
    対応して生成される窪みのうちのもっとも高い認識精度
    を得ることのできるものを選択的に用いて位置測定を行
    う請求項１２〜１４のいずれかに記載の半導体装置の製
    造方法。
16. 【請求項１６】前記下地膜として前記位置検出溝に併せ
    てコンタクトホールが形成された絶縁膜を用い、前記第
    １の膜として前記絶縁膜のコンタクトホールに埋め込ま
    れる導電膜を用い、前記第２の膜として前記絶縁膜の上
    面に配線層として形成される導電膜を用いる請求項１２
    〜１５のいずれかに記載の半導体装置の製造方法。
17. 【請求項１７】前記第１の膜の平坦化に、化学機械研磨
    法を用いる請求項１２〜１６のいずれかに記載の半導体
    装置の製造方法。
18. 【請求項１８】半導体基板上方の下地膜に、位置検出溝
    として、所定の開口幅を有するとともにその各端部に該
    所定の開口幅を拡大する拡幅部を備えた溝を形成する工
    程と、その上面に第１の膜を成膜する工程と、前記下地
    膜をストッパ膜として前記第１の膜を平坦化する工程
    と、この平坦化された第１の膜上に第２の膜を成膜する
    工程とを備え、前記第２の膜表面の前記位置検出溝とし
    て形成した溝に対応して生成される窪みをアライメント
    マークとして用いる半導体装置の製造方法。
19. 【請求項１９】前記拡幅部を、前記溝の各端部が同一方
    向に屈折せしめられる態様に形成する請求項１８に記載
    の半導体装置の製造方法。
20. 【請求項２０】前記位置検出溝として、矩形の４辺にそ
    れぞれ沿う溝を４つ形成するとともに、それら各溝にお
    ける前記拡幅部を、その屈折方向がすべて前記矩形を向
    く方向に設定する請求項１９に記載の半導体装置の製造
    方法。
21. 【請求項２１】前記下地膜として前記位置検出溝に併せ
    てコンタクトホールが形成された絶縁膜を用い、前記第
    １の膜として前記絶縁膜のコンタクトホールに埋め込ま
    れる導電膜を用い、前記第２の膜として前記絶縁膜の上
    面に配線層として形成される導電膜を用いる請求項１８
    〜２０のいずれかに記載の半導体装置の製造方法。
22. 【請求項２２】前記第１の膜の平坦化に、化学機械研磨
    法を用いる請求項１８〜２１のいずれかに記載の半導体
    装置の製造方法。
23. 【請求項２３】半導体基板上方の下地膜に、位置検出溝
    として、矩形の平面形状を有した溝をその内底部に該溝
    の深さに満たない高さの任意形状の突起パターンを設け
    た態様にて形成する工程と、その上面に第１の膜を成膜
    する工程と、前記下地膜をストッパ膜として前記第１の
    膜を平坦化する工程と、この平坦化された第１の膜上に
    第２の膜を成膜する工程とを備え、前記第２の膜表面の
    前記位置検出溝として形成した溝に対応して生成される
    窪みをアライメントマークとして用いる半導体装置の製
    造方法。
24. 【請求項２４】前記突起パターンとして、複数の突条パ
    ターンを用いる請求項２３に記載の半導体装置の製造方
    法。
25. 【請求項２５】前記突条パターンとして、前記矩形状の
    溝の縁に沿って順に入れ子となる態様の複数の矩形枠パ
    ターンを用いる請求項２４に記載の半導体装置の製造方
    法。
26. 【請求項２６】前記突起パターンとして、前記矩形状の
    溝内において互いに離間して点在する複数の多角形パタ
    ーンを用いる請求項２５に記載の半導体装置の製造方
    法。