JP2861006B2 - Manufacturing method of bipolar transistor - Google Patents
Manufacturing method of bipolar transistorInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、各取り出し電極層が半導体基板上に設けら
れた開口部に周縁部に設けられるバイポーラトランジス
タの製造方法に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a bipolar transistor in which each extraction electrode layer is provided on an opening provided on a semiconductor substrate at a peripheral portion.
本発明は、取り出し電極層を用いて各電極の取り出し
が行われるバイポーラトランジスタにおいて、半導体基
板上に開口部を形成し、その開口部の周縁部を利用しな
がら、エミッタ，コレクタ或いはエミッタ，ベースの各
領域を形成することにより、寄生容量を低減し、その高
速動作を実現するものである。According to the present invention, in a bipolar transistor in which each electrode is extracted using an extraction electrode layer, an opening is formed on a semiconductor substrate, and an emitter, a collector or an emitter and a base are formed while utilizing the periphery of the opening. By forming each region, the parasitic capacitance is reduced and the high-speed operation is realized.
バイポーラトランジスタの構造の一例として、ベース
電極の取り出しや、エミッタ電極にそれぞれポリシリコ
ン層を用いたものが知られており、このような技術の一
例として特開昭63−253664号公報に記載されるバイポー
ラトラジスタが知られている。As an example of the structure of a bipolar transistor, a structure in which a polysilicon layer is used for the extraction of a base electrode and an emitter electrode is known. An example of such a technique is described in JP-A-63-253664. Bipolar transistors are known.
このようなポリシリコン層を利用するバイポーラトラ
ンジスタでは、ポリシリコン層からの拡散によって微細
なエミッタ領域やベース領域を形成することができる。
例えば、上記公報によれば、ベース領域は、ポリシリコ
ン層からの不純物拡散によるグラフトベース領域と真性
ベース領域とから構成され、コレクタ領域は、ベース領
域の下部の埋め込み層を介し、ベース領域等とは素子分
離されたコレクタ取り出し領域上にコレクタ電極が形成
される。In a bipolar transistor using such a polysilicon layer, fine emitter and base regions can be formed by diffusion from the polysilicon layer.
For example, according to the above publication, the base region is composed of a graft base region and an intrinsic base region formed by impurity diffusion from the polysilicon layer, and the collector region is connected to the base region and the like via a buried layer below the base region. In this method, a collector electrode is formed on the collector extraction region where the elements are separated.
ところが、バイポーラトランジスタにおいて、さらに
高速化を図るためには、上述のような構造では十分でな
い。However, in order to further increase the speed of the bipolar transistor, the above structure is not sufficient.
すなわち、グラフトベース領域をポリシリコン層によ
り形成し、フォトリソグラフィ技術を用いてポリシリコ
ン層をパターニングする場合には、そのマスク合わせの
精度により、グラフトベース領域の幅が決定される。こ
のため、エミッタ幅を十分短くしても、グラフトベース
領域による寄生容量から、高速化が制限されることにな
る。That is, when the graft base region is formed of a polysilicon layer and the polysilicon layer is patterned using photolithography, the width of the graft base region is determined by the accuracy of mask alignment. For this reason, even if the emitter width is made sufficiently short, the speeding up is limited due to the parasitic capacitance due to the graft base region.
また、コレクタ取り出し領域を素子分離した領域を以
て取り出す構造では、その分だけ面積が必要であり、微
細化の妨げとなると共に、高速化にも不利である。Further, in a structure in which the collector extraction region is extracted through an element-isolated region, the area is required accordingly, which hinders miniaturization and is disadvantageous in increasing the speed.
そこで、本発明は、上述技術的な課題に鑑み、寄生容
量を低減し、その高速動作を実現する構造のバイポーラ
トランジスタの製造方法を提供することを目的とする。In view of the above technical problems, an object of the present invention is to provide a method for manufacturing a bipolar transistor having a structure capable of realizing high-speed operation by reducing parasitic capacitance.
上述の目的を達成するための本発明に係るバイポーラ
トランジスタの製造方法は、半導体基板上に設けられた
エピタキシャル層上に絶縁膜を介してエミッタ取り出し
電極層及びコレクタ取り出し電極層を形成する工程と、
活性領域に対応する領域に開口部を形成する工程と、全
面にマスクを形成し、このマスクの開口部側壁部分を除
去し上記開口部の周縁部にエピタキシャル層を臨ませる
エミッタ用及びコレクタ用の窓部を形成する工程と、エ
ミッタ用及びコレクタ用の窓部を介してエピタキシャル
層に接続されると共にエミッタ取り出し電極層及びコレ
クタ取り出し電極層に接続されるように半導体層を形成
する工程と、エミッタ用の窓部よりエピタキシャル層を
真性ベース領域を形成する工程と、エミッタ用の窓部よ
り真性ベース領域内にエミッタ領域を形成すると共にコ
レクタ用の窓部よりエピタキシャル層にコレクタ領域を
形成する工程と、開口部の周縁部において半導体層上に
層間絶縁膜を形成する工程と、真性ベース領域と接続さ
れる不純物拡散領域をエピタキシャル層に形成する工程
と、不純物拡散領域に接続されるグラフトベース領域を
形成する工程と、エミッタ取り出し電極層、コレクタ取
り出し電極層及びグラフトベース領域に接続するように
電極層を形成する工程とを備える。このような方法によ
り縦型のバイポーラトランジスタを製造することができ
る。A method for manufacturing a bipolar transistor according to the present invention for achieving the above object includes a step of forming an emitter extraction electrode layer and a collector extraction electrode layer via an insulating film on an epitaxial layer provided on a semiconductor substrate,
Forming an opening in a region corresponding to the active region, forming a mask on the entire surface, removing the side wall of the opening of the mask, and exposing the epitaxial layer to the periphery of the opening for emitter and collector. Forming a semiconductor layer so as to be connected to the epitaxial layer via the emitter and collector windows and to be connected to the emitter extraction electrode layer and the collector extraction electrode layer; Forming an intrinsic region from the window for the emitter and forming an intrinsic region in the intrinsic base region from the window for the emitter, and forming a collector region in the epitaxial layer from the window for the collector. Forming an interlayer insulating film on the semiconductor layer at the periphery of the opening; and forming an impurity diffusion region connected to the intrinsic base region. Forming an epitaxial layer, a step of forming a graft base region connected to the impurity diffusion region, and a step of forming an electrode layer so as to be connected to the emitter extraction electrode layer, the collector extraction electrode layer and the graft base region. Is provided. By such a method, a vertical bipolar transistor can be manufactured.
また、上述の目的を達成するための本発明に係るバイ
ポーラトランジスタの製造方法は、半導体基板上に設け
られたエピタキシャル層上に絶縁膜を介してコレクタ取
り出し電極層及びベース取り出し電極層を形成する工程
と、活性領域に対応する領域に開口部を形成する工程
と、開口部よりエピタキシャル層に不純物を拡散してベ
ース領域を形成する工程と、全面にマスクを形成し、こ
のマスクの開口部の側壁部分を除去し開口部の周縁部に
エピタキシャル層を臨ませるコレクタ用及びベース用の
窓部を形成する工程と、コレクタ用及びベース用の窓を
介してエピタキシャル層に接続されると共にコレクタ取
り出し電極層及び上記ベース取り出し電極層に接続され
るように半導体層を形成する工程と、コレクタ用及びベ
ース用の窓部よりベース領域内にコレクタ領域及びベー
ス取り出し領域を形成する工程と、開口部の周縁部にお
いて半導体層上に層間絶縁膜を形成する工程と、ベース
領域内に不純物を拡散してエミッタ領域を形成する工程
と、コレクタ取り出し電極層、ベース取り出し電極層、
及びエミッタ領域に接続するように電極層を形成する工
程とを備える。このような方法によりラテラル型のバイ
ポーラトランジスタを製造することができる。Further, a method of manufacturing a bipolar transistor according to the present invention for achieving the above-mentioned object includes a step of forming a collector extraction electrode layer and a base extraction electrode layer on an epitaxial layer provided on a semiconductor substrate via an insulating film. Forming an opening in a region corresponding to the active region; diffusing impurities from the opening into the epitaxial layer to form a base region; forming a mask over the entire surface; Forming a collector and base window for removing the portion and exposing the epitaxial layer to the periphery of the opening; and connecting the collector layer and the base to the epitaxial layer through the collector and base windows and collecting the collector electrode. Forming a semiconductor layer so as to be connected to the base extraction electrode layer; Forming a collector region and a base extraction region in the region, forming an interlayer insulating film on the semiconductor layer at the periphery of the opening, and forming an emitter region by diffusing impurities into the base region. , Collector extraction electrode layer, base extraction electrode layer,
And forming an electrode layer so as to connect to the emitter region. By such a method, a lateral type bipolar transistor can be manufactured.
なお、上記各取り出し電極層及び半導体層には、ポリ
シリコン、シリサイド、高融点金属等の材料が用いられ
る。In addition, materials such as polysilicon, silicide, and high melting point metal are used for each of the extraction electrode layers and the semiconductor layers.
縦型のバイポーラトランジスタの製造方法の場合、半
導体層を用いてエピタキシャル層に先ず真性ベース領域
を形成し、この真性ベース領域に囲まれるようにしてエ
ミッタ領域が形成される。また、縦型のバイポーラトラ
ンジスタの製造方法の場合、マスクの膜厚が窓部の大き
さを決定する。すなわち、マスクを薄くすることで窓部
の大きさを微細化し、エミッタ領域、コレクタ領域を微
細化できる。また、ラテラル型バイポーラトランジスタ
の製造方法の場合、マスクの膜厚が窓部の大きさを決定
する。すなわち、マスクの膜厚を薄くすることで、コレ
クタ領域、ベース取り出し領域を微細化できる。さら
に、縦型のバイポーラトランジスタとラテラル型バイポ
ーラトランジスタを同一基板上に形成する場合、多くの
工程を共通して行うことができる。In the case of a method for manufacturing a vertical bipolar transistor, an intrinsic base region is first formed in an epitaxial layer using a semiconductor layer, and an emitter region is formed so as to be surrounded by the intrinsic base region. In the case of a method for manufacturing a vertical bipolar transistor, the thickness of the mask determines the size of the window. That is, by making the mask thinner, the size of the window can be made finer, and the emitter region and the collector region can be made finer. In the case of a method for manufacturing a lateral bipolar transistor, the thickness of the mask determines the size of the window. That is, the collector region and the base extraction region can be miniaturized by reducing the thickness of the mask. Further, when forming a vertical bipolar transistor and a lateral bipolar transistor on the same substrate, many steps can be performed in common.
本発明の好適な実施例を図面を参照しながら説明す
る。Preferred embodiments of the present invention will be described with reference to the drawings.
第１の実施例 本実施例は、縦型のnpn型バイポーラトランジスタの
例である。First Embodiment This embodiment is an example of a vertical npn-type bipolar transistor.
まず、その製造を第１図を参照しながら説明すると、
ｐ型のシリコン基板11上に選択的にフィールド酸化膜12
が形成されており、それらフィールド酸化膜12の底部に
p+型の不純物拡散領域からなるチャンネルストッパー領
域13が形成されている。そのフィールド酸化膜12に囲ま
れた島状領域（素子形成領域）19には、基板内部でn+型
の埋め込み層14が、基板表面側でｎ型のエピタキシャル
層15がそれぞれコレクタの一部として機能するように形
成されている。First, the production will be described with reference to FIG.
A field oxide film 12 is selectively formed on a p-type silicon substrate 11.
Are formed at the bottom of the field oxide film 12.
A channel stopper region 13 made of ap + -type impurity diffusion region is formed. In an island region (element formation region) 19 surrounded by the field oxide film 12, an n + -type buried layer 14 is formed inside the substrate, and an n-type epitaxial layer 15 is formed as a part of the collector on the substrate surface side. It is formed to work.
このｎ型のエピタキシャル層15の表面には、絶縁膜16
が形成され、その絶縁膜16が開口されて開口部17が形成
されている。第２図に示すように、開口部17の平面形状
は、略矩形状の形状とされており、この開口部17は、そ
の周縁部18で絶縁膜16に段差が形成されるように該絶縁
膜16を切断している。開口部17の側壁には、上記矩形状
の対向する２辺のそれぞれにコレクタ取り出し電極層20
とエミッタ取り出し電極層21が形成されており、これら
各取り出し電極層20,21は、周縁部18以外で絶縁膜16上
に延在されている。これら各取り出し電極層20,21の周
縁部18での形状は、絶縁膜16の側壁で断面略Ｌ字状とさ
れており、そのＬ字の角部がそれぞれ開口されて基板表
面と接続するように形成されている。後述する製造方法
からも明らかなように、この周縁部18では、その段差を
利用して、イオン注入と選択エッチングの組合せから、
ポリシリコン層，窒化膜及び酸化膜が選択的に除去され
て基板が露出する。このため、その周縁部18に微細なコ
レクタ領域，エミッタ領域をマスク合わせ等の工程なし
で得ることができる。上記コレクタ取り出し電極層20
は、上記周縁部18でｎ型のエピタキシャル層15に臨み、
層間絶縁膜22に被覆されている。このコレクタ取り出し
電極層20の下部の基板表面には、n+型の高濃度不純物領
域24とコレクタ取り出し領域23が形成されており、この
コレクタ取り出し領域23は上記n+型の埋め込み層14と接
続される。n+型の高濃度不純物領域24はコレクタ取り出
し電極層20からの不純物拡散より形成される。このよう
なコレクタ取り出しを行うことにより、素子分離領域で
分離した領域でコレクタ取り出しを行う場合に比較し
て、その素子の表面面積が小さくなり、寄生抵抗，寄生
容量等の面でも有利である。上記エミッタ取り出し電極
層21は、上記周縁部18で基板表面に接続し、その接続し
た領域にn+型の高濃度不純物領域からなるエミッタ領域
25が形成されている。このエミッタ領域25は、上記エミ
ッタ取り出し電極層21からの不純物拡散により形成する
ことができる。On the surface of the n-type epitaxial layer 15, an insulating film 16
Is formed, and an opening 17 is formed by opening the insulating film 16. As shown in FIG. 2, the plane shape of the opening 17 is substantially rectangular, and the opening 17 is formed so that a step is formed in the insulating film 16 at the peripheral edge 18 thereof. The membrane 16 has been cut. On the side wall of the opening 17, a collector extraction electrode layer 20 is provided on each of the two opposing sides of the rectangular shape.
And an emitter extraction electrode layer 21 are formed, and these extraction electrode layers 20 and 21 extend on the insulating film 16 except for the peripheral portion 18. The shape of each of the extraction electrode layers 20 and 21 at the peripheral portion 18 is substantially L-shaped in cross section on the side wall of the insulating film 16, and the L-shaped corners are respectively opened and connected to the substrate surface. Is formed. As is apparent from the manufacturing method described later, in the peripheral portion 18, by utilizing the step, from the combination of ion implantation and selective etching,
The polysilicon layer, the nitride film and the oxide film are selectively removed to expose the substrate. For this reason, a fine collector region and an emitter region can be obtained on the peripheral portion 18 without steps such as mask alignment. The collector extraction electrode layer 20
Faces the n-type epitaxial layer 15 at the periphery 18,
It is covered with an interlayer insulating film 22. An n + -type high-concentration impurity region 24 and a collector take-out region 23 are formed on the substrate surface below the collector take-out electrode layer 20, and the collector take-out region 23 is connected to the n + -type buried layer 14. Is done. The n + -type high-concentration impurity region 24 is formed by impurity diffusion from the collector extraction electrode layer 20. By performing such collector extraction, the surface area of the element is reduced as compared with the case where the collector is extracted in a region separated by the element isolation region, which is advantageous in terms of parasitic resistance, parasitic capacitance, and the like. The emitter extraction electrode layer 21 is connected to the substrate surface at the peripheral portion 18, and an emitter region formed of an n + type high concentration impurity region is formed in the connected region.
25 are formed. The emitter region 25 can be formed by impurity diffusion from the emitter extraction electrode layer 21.
これらコレクタ取り出し電極層20,エミッタ取り出し
電極層21を覆う層間絶縁膜22は、上記周縁部18から内側
の領域で、開口部17の段差の側壁に形成された側壁絶縁
膜（サイドウォール）とされている。従って、自己整合
的にベースコンタクト用のコンタクトホール26を得るこ
とができ、段切れも防止される。この層間絶縁膜22に挟
まれて開口したコンタクトホール26には、ベース拡散用
のポリシリコン層27が接続する。このポリシリコン層27
の下部の基板表面には、p+型の高濃度不純物領域からな
るグラフトベース領域28が形成され、このグラフトベー
ス領域28にはｐ型の不純物拡散領域29aを介して真性ベ
ース領域29が接続する。真性ベース領域29は、基板表面
で上記エミッタ領域25を取り囲んで形成される。The interlayer insulating film 22 covering the collector extraction electrode layer 20 and the emitter extraction electrode layer 21 is a side wall insulating film (side wall) formed on the side wall of the step of the opening 17 in a region inside the peripheral portion 18. ing. Therefore, the contact hole 26 for the base contact can be obtained in a self-aligned manner, and disconnection of the step can be prevented. A polysilicon layer 27 for base diffusion is connected to a contact hole 26 opened between the interlayer insulating films 22. This polysilicon layer 27
A graft base region 28 made of a p + -type high-concentration impurity region is formed on the lower substrate surface, and an intrinsic base region 29 is connected to the graft base region 28 via a p-type impurity diffusion region 29a. . The intrinsic base region 29 is formed around the emitter region 25 on the substrate surface.
ベース電極層30Bは、上記ポリシリコン層27上に形成
される。コレクタ電極層30Cはコンタクトホール31を介
してコレクタ取り出し電極層20に接続し、エミッタ電極
層30Eはコンタクトホール32を介してエミッタ取り出し
電極層21に接続する。これら各電極層30B,30C,30Eは、
例えばアルミ配線層その他高融点金属等により構成され
る。The base electrode layer 30B is formed on the polysilicon layer 27. The collector electrode layer 30C is connected to the collector extraction electrode layer 20 via the contact hole 31, and the emitter electrode layer 30E is connected to the emitter extraction electrode layer 21 via the contact hole 32. Each of these electrode layers 30B, 30C, 30E
For example, it is made of an aluminum wiring layer or other high melting point metal.
このような構造を有する本実施例のバイポーラトラン
ジスタは、開口部17の周縁部18の段差を利用して、極め
て狭い幅のエミッタ領域25を形成することができ、ベー
ス領域28,29やコレクタ領域24も同じ開口部17に臨んで
形成されるため、全体として素子形成領域の面積を縮小
化することが可能となり、その結果、寄生容量を低減
し、高速動作が可能となる。また、ベース抵抗も低減さ
れて、高周波特性も向上する。In the bipolar transistor of this embodiment having such a structure, the emitter region 25 having an extremely narrow width can be formed by utilizing the step of the peripheral portion 18 of the opening 17, and the base regions 28 and 29 and the collector region 24 is also formed facing the same opening 17, so that the area of the element formation region can be reduced as a whole, and as a result, the parasitic capacitance can be reduced and high-speed operation can be performed. Also, the base resistance is reduced, and the high frequency characteristics are improved.
次に、本実施例のバイポーラトランジスタの製造方法
について第３図〜第18図を参照しながら説明する。Next, a method for manufacturing the bipolar transistor of this embodiment will be described with reference to FIGS.
はじめに、第３図a,第３図ｂに示すように、ｐ型のシ
リコン基板40上にn+型の埋め込み層41及びｎ型のエピタ
キシャル層42が形成され、そのｎ型のエピタキシャル層
42には、選択的にフィールド酸化膜43が形成される。こ
のフィールド酸化膜43は素子形成領域44を囲むように形
成され、その底部にはチャンネルストッパー領域45が形
成される。また、素子形成領域44には、コレクタ取り出
し電極層を被着すべき領域でコレクタ取り出し領域46が
形成される。First, as shown in FIGS. 3A and 3B, an n + -type buried layer 41 and an n-type epitaxial layer 42 are formed on a p-type silicon substrate 40, and the n-type epitaxial layer
A field oxide film 43 is selectively formed on 42. This field oxide film 43 is formed so as to surround the element formation region 44, and a channel stopper region 45 is formed at the bottom thereof. In the element formation region 44, a collector extraction region 46 is formed in a region where a collector extraction electrode layer is to be deposited.
さらに、エピタキシャル層42上の基板表面には、シリ
コン酸化膜47が形成される。この形成は、CVD法或いは
熱酸化により行われる。シリコン酸化膜47の形成後、第
３図ａに示すように、素子形成領域44の表面に矩形状の
窓部48を形成する。この窓部48は、第３図ｂの断面に垂
直な方向の基板表面の段差を緩和して、セルフアライン
でコレクタとエミッタを分離するために用いられる。ま
た、窓部48の底部には再び薄いシリコン酸化膜49が形成
される。Further, a silicon oxide film 47 is formed on the substrate surface on the epitaxial layer 42. This formation is performed by a CVD method or thermal oxidation. After the formation of the silicon oxide film 47, a rectangular window 48 is formed on the surface of the element formation region 44 as shown in FIG. 3A. The window 48 is used to reduce the step on the substrate surface in the direction perpendicular to the cross section in FIG. 3B and to separate the collector and the emitter in a self-aligned manner. Further, a thin silicon oxide film 49 is formed again at the bottom of the window 48.
次に、第４図ａ及び第４図ｂに示すように、エミッタ
取り出し電極層及びコレクタ取り出し電極層として用い
られるポリサイド層（ポリシリコン層＋シリサイド層）
50を形成する。このポリサイド層50の膜厚は、例えば10
00〜2000Åとされる。このポリサイド層50上には層間絶
縁膜の一部となるシリコン酸化膜51が形成される。この
シリコン酸化膜51の膜厚は例えば3000Åとされる。これ
らポリシリコン層50及びシリコン酸化膜51は、第４図ａ
に示すようにストライプ状にパターニングされる。その
結果、上記矩形状の窓部48の対向する２辺48a,48aは上
記ポリサイド層50のストライプ状のパターンから外れ
る。Next, as shown in FIGS. 4A and 4B, a polycide layer (polysilicon layer + silicide layer) used as an emitter extraction electrode layer and a collector extraction electrode layer
Form 50. The thickness of the polycide layer 50 is, for example, 10
00-2000 00. On this polycide layer 50, a silicon oxide film 51 to be a part of an interlayer insulating film is formed. The thickness of this silicon oxide film 51 is, for example, 3000 °. The polysilicon layer 50 and the silicon oxide film 51 are formed as shown in FIG.
Is patterned in a stripe shape as shown in FIG. As a result, the opposing two sides 48a of the rectangular window portion 48 deviate from the stripe pattern of the polycide layer 50.
次に、第５図ａ〜ｃに示すように、活性領域に対応す
る領域に開口部52を形成し、その底部にｎ型のエピタキ
シャル層42を露出させる。開口部52の形状について説明
すると、5b−5b線方向の断面では、第５図ｂに示すよう
に、開口部52の周縁部53から垂直にシリコン酸化膜47,
ポリサイド層50及びシリコン酸化膜51が切断され、段差
が形成される。また、5c−5c線方向の断面では、第５図
ｃに示すように、その周縁部53において、ポリサイド層
50及びシリコン酸化膜51が形成されておらず、薄いシリ
コン酸化膜49とシリコン酸化膜47で階段状になってお
り、急峻な段差が形成されない。Next, as shown in FIGS. 5A to 5C, an opening 52 is formed in a region corresponding to the active region, and the n-type epitaxial layer 42 is exposed at the bottom. The shape of the opening 52 will be described. In the cross section taken along line 5b-5b, as shown in FIG. 5b, the silicon oxide film 47,
The polycide layer 50 and the silicon oxide film 51 are cut, and a step is formed. Further, in the cross section taken along the line 5c-5c, as shown in FIG.
Neither the silicon oxide film 51 nor the silicon oxide film 51 is formed, and the thin silicon oxide film 49 and the silicon oxide film 47 form a step shape, and no steep step is formed.
次に、上記5b−5b線方向の断面の拡大図である第６図
ａ〜第８図ａと、5c−5c線方向の断面の拡大図である第
６図ｂ〜第８図ｂを参照しながら、窒素を利用したイオ
ン注入と選択的なエッチングの組合せによる周縁部の窓
明げ工程について説明する。Next, refer to FIGS. 6A to 8A, which are enlarged views of the cross section in the 5b-5b line direction, and FIGS. 6B to 8B, which are enlarged views of the cross section in the 5c-5c line direction. Meanwhile, a description will be given of a windowing process of a peripheral portion by a combination of ion implantation using nitrogen and selective etching.
すなわち、開口部52の形成後、熱酸化を行って開口部
52の底部にシリコン酸化膜54を例えば膜厚150Å以下で
形成し、上記ポリサイド層50の側壁に酸化膜55を形成す
る。熱酸化の後、全面にシリコン窒化膜56を形成し、さ
らにそのシリコン窒化膜56を被覆するようにポリシリコ
ン層57を形成する。第６図ａに示すように、周縁部53に
おいて段差がある部分でも側壁を覆うようにポリシリコ
ン層57が形成される。このポリシリコン層57の膜厚t1で
エミッタ領域の幅が決定される。次に、第７図ａ及び第
７図ｂに示すように、窒素をイオン注入する。窒素に限
らず酸素をイオン注入しても良い。このイオン注入によ
って、周縁部53の側壁のポリシリコン層57sには、周縁
部53の段差により窒素が導入されず、他のポリシリコン
層57の領域には、窒素が導入される。このイオン注入の
後、およそ800℃のアニールが行われる。そして、第８
図ａ及び第８図ｂに示すように、KOH溶液を用いたエッ
チングが行われる。このエッチングは、窒素の有無によ
ってポリシリコン層57を選択的に除去するものであり、
窒素の導入されなかった周縁部53の側壁のポリシリコン
層57sはKOH溶液により除去される。他の窒素の導入され
たポリシリコン層57は残存する。その結果、段差の有る
周縁部53のところでポリシリコン層57がその微細な膜厚
に応じて除去されて下部のシリコン窒化膜56が露出し、
他の領域ではシリコン窒化膜56が露出しない。That is, after forming the opening 52, thermal oxidation is performed to form the opening 52.
A silicon oxide film 54 is formed to a thickness of, for example, 150 ° or less on the bottom of the layer 52, and an oxide film 55 is formed on the side wall of the polycide layer 50. After the thermal oxidation, a silicon nitride film 56 is formed on the entire surface, and a polysilicon layer 57 is formed so as to cover the silicon nitride film 56. As shown in FIG. 6A, a polysilicon layer 57 is formed so as to cover the side wall even in a portion having a step in the peripheral portion 53. The width of the emitter region in the thickness t 1 of the polysilicon layer 57 is determined. Next, as shown in FIG. 7A and FIG. 7B, nitrogen is ion-implanted. Not only nitrogen but also oxygen may be ion-implanted. By this ion implantation, nitrogen is not introduced into the polysilicon layer 57s on the side wall of the peripheral portion 53 due to the step of the peripheral portion 53, and nitrogen is introduced into the other polysilicon layer 57 regions. After this ion implantation, annealing at about 800 ° C. is performed. And the eighth
Etching using a KOH solution is performed as shown in FIGS. This etching is for selectively removing the polysilicon layer 57 depending on the presence or absence of nitrogen.
The polysilicon layer 57s on the side wall of the peripheral portion 53 into which nitrogen has not been introduced is removed by a KOH solution. The polysilicon layer 57 into which other nitrogen is introduced remains. As a result, the polysilicon layer 57 is removed according to its fine film thickness at the peripheral portion 53 having a step, exposing the lower silicon nitride film 56,
In other regions, the silicon nitride film 56 is not exposed.
次に、ポリシリコン層57をマスクとしてシリコン窒化
膜56をエッチングにより除去する。このエッチングには
ホットリン酸を用いる。その結果、段差を有した周縁部
53の部分で露出したシリコン窒化膜56が除去され、その
底部の薄いシリコン酸化膜54が露出する。マスクとして
用いたポリシリコン層57を除去し、次にシリコン窒化膜
56をマスクとして、第９図に示すように、希釈した弗酸
系のエッチング液により薄いシリコン酸化膜54を除去す
る。この薄いシリコン酸化膜54の除去により開口部52の
周縁部53には、基板表面が露出した窓部58が形成される
ことになる。なお、この窓部58は、矩形状の開口部52の
パターンに対応し、対向する２辺の周縁部53にそれぞれ
形成され、一方がエミッタ用，他方がコレクタ用に用い
られる。上記窓部58の幅は上記ポリシリコン層57の膜厚
に応じて1000Å程度に極めて幅の狭いものに制御でき
る。Next, the silicon nitride film 56 is removed by etching using the polysilicon layer 57 as a mask. Hot phosphoric acid is used for this etching. As a result, the peripheral portion with a step
The silicon nitride film 56 exposed at the portion 53 is removed, and the thin silicon oxide film 54 at the bottom is exposed. The polysilicon layer 57 used as a mask is removed, and then a silicon nitride film is formed.
Using the mask 56 as a mask, the thin silicon oxide film 54 is removed with a diluted hydrofluoric acid-based etchant as shown in FIG. By removing the thin silicon oxide film 54, a window 58 with the substrate surface exposed is formed in the peripheral portion 53 of the opening 52. The window 58 corresponds to the pattern of the rectangular opening 52, and is formed on two opposing peripheral edges 53, one of which is used for the emitter and the other is used for the collector. The width of the window 58 can be controlled to be as narrow as about 1000 ° depending on the thickness of the polysilicon layer 57.
次に、第10図に示すように、全面にポリシリコン層59
を形成する。上記窓部58では、そのポリシリコン層59が
基板表面に絶続する。このポリシリコン層59は、ポリサ
イド層50に接続して用いられると共に、エミッタ，ベー
ス領域等の拡散源としても機能する。Next, as shown in FIG.
To form In the window portion 58, the polysilicon layer 59 is continuously provided on the substrate surface. The polysilicon layer 59 is used while being connected to the polycide layer 50, and also functions as a diffusion source such as an emitter and a base region.
次に、第11図に示すように、真性ベース領域を形成す
るための不純物をイオン注入し、初めに低温（例えば80
0℃以下）でアニールを行ってポリシリコン層59に不純
物を拡散させる。このイオン注入時には、コレクタ側の
窓部58にはレジストマスクが形成される。次に、高温ア
ニール（例えばRTAを用いたアニール）を行って単結晶
性の基板表面に不純物を拡散させ、真性ベース領域60を
形成する。続いて、同様にエミッタを形成する不純物を
イオン注入し、低温アニールによりポリシリコン層57中
にその不純物を拡散させる。また、この時、コレクタ領
域にも同時に同じ不純物が導入され、拡散が行われる。Next, as shown in FIG. 11, an impurity for forming an intrinsic base region is ion-implanted, and a low temperature (for example, 80
Annealing is performed at 0 ° C. or lower to diffuse impurities into the polysilicon layer 59. During this ion implantation, a resist mask is formed in the window 58 on the collector side. Next, high-temperature annealing (for example, annealing using RTA) is performed to diffuse impurities into the single-crystal substrate surface, thereby forming an intrinsic base region 60. Subsequently, an impurity for forming an emitter is similarly ion-implanted, and the impurity is diffused into the polysilicon layer 57 by low-temperature annealing. At this time, the same impurity is simultaneously introduced into the collector region, and diffusion is performed.
次に、第12図に示すように、不要なポリシリコン層59
を除去するために、全面にシリコン酸化膜62を形成す
る。このシリコン酸化膜62は例えばCVD法により形成さ
れる。拡散を行ってエミッタ領域61及びコレクタ領域の
基板表面の領域73を形成した後、第13図に示すように、
先ず、シリコン酸化膜62をRIE等によりエッチバックし
て、段差のみにシリコン酸化膜62が残存するようにす
る。すなわち、この第13図の断面と垂直な方向での周縁
部53には、シリコン酸化膜62が残らない。シリコン酸化
膜62のエッチバックの後、その側壁に残存したシリコン
酸化膜62をマスクとしてポリシリコン層59をRIE等によ
りエッチングする。その結果、シリコン酸化膜62と開口
部52の周縁部53の間に、基板表面とポリサイド層50を接
続するための微細なパターンのポリシリコン層59が残存
することになる。そして、第13図の断面と垂直な方向で
の周縁部53では、段差が小さいことから、ポリシリコン
層59が完全に除去され、エミッタとコレクタの自己整合
による分離が行われることになる。このようなポリシリ
コン層59の一部除去の後、窓部58の形成時のマスクとし
て用いたシリコン窒化膜56が除去される。Next, as shown in FIG. 12, an unnecessary polysilicon layer 59 is formed.
In order to remove the silicon oxide film 62, a silicon oxide film 62 is formed on the entire surface. This silicon oxide film 62 is formed by, for example, a CVD method. After performing diffusion to form a region 73 on the substrate surface of the emitter region 61 and the collector region, as shown in FIG. 13,
First, the silicon oxide film 62 is etched back by RIE or the like so that the silicon oxide film 62 remains only at the step. That is, the silicon oxide film 62 does not remain on the peripheral portion 53 in the direction perpendicular to the cross section in FIG. After etching back the silicon oxide film 62, the polysilicon layer 59 is etched by RIE or the like using the silicon oxide film 62 remaining on the side wall as a mask. As a result, between the silicon oxide film 62 and the peripheral portion 53 of the opening 52, the polysilicon layer 59 having a fine pattern for connecting the substrate surface and the polycide layer 50 remains. At the peripheral portion 53 in the direction perpendicular to the cross section in FIG. 13, since the step is small, the polysilicon layer 59 is completely removed, and the emitter and the collector are separated by self-alignment. After such partial removal of the polysilicon layer 59, the silicon nitride film 56 used as a mask when forming the window 58 is removed.
次に第14図ａ及び第14図ｂに示すように、レジスト層
63を開口部52に形成し、そのレジスト層63に窓部64を形
成する。この窓部64は、グラフトベース領域と真性ベー
ス領域60を接続するためのｐ型の不純物拡散領域65を得
るためのものであり、真性ベース領域60側ではシリコン
酸化膜62がマスクの一部となる。このｐ型の不純物拡散
領域65と真性ベース領域60の間の距離は、上記シリコン
酸化膜62の膜厚で決定され、イオン注入の条件を選択す
ることによって、第15図ｂに拡大して示すように、浅い
接合で安定して接続を図ることが可能となる。Next, as shown in FIGS. 14a and 14b, a resist layer
63 is formed in the opening 52, and a window 64 is formed in the resist layer 63. This window portion 64 is for obtaining a p-type impurity diffusion region 65 for connecting the graft base region and the intrinsic base region 60. On the intrinsic base region 60 side, the silicon oxide film 62 is formed as a part of the mask. Become. The distance between the p-type impurity diffusion region 65 and the intrinsic base region 60 is determined by the thickness of the silicon oxide film 62, and is enlarged in FIG. 15B by selecting conditions for ion implantation. Thus, a stable connection can be achieved with a shallow junction.
次に、ベースのコンタクト領域を形成するために、第
15図ａに示すように、全面にシリコン酸化膜66を形成す
る。そして、第16図ａ及び第16図ｂに示すように、その
シリコン酸化膜66をRIE等によりエッチバックし、ま
た、開口部52の底部のシリコン酸化膜54も削って、開口
部52の略中央部にベースのコンタクトのためコンタクト
ホール67を形成する。このシリコン酸化膜66により上記
シリコン酸化膜62の側壁に更に側壁絶縁膜を形成するこ
とで、ベースとエミッタ，コレクタの間の分離がそれぞ
れ行われることになる。Next, to form a base contact region,
As shown in FIG. 15A, a silicon oxide film 66 is formed on the entire surface. Then, as shown in FIG. 16A and FIG. 16B, the silicon oxide film 66 is etched back by RIE or the like, and the silicon oxide film 54 at the bottom of the opening 52 is also shaved. A contact hole 67 is formed at the center for a base contact. By further forming a side wall insulating film on the side wall of the silicon oxide film 62 with the silicon oxide film 66, separation between the base, the emitter, and the collector is performed.
次に、第17図ａ及び第17図ｂに示すように、全面にポ
リシリコン層68が形成される。このポリシリコン層68は
シリコン酸化膜66の間の基板表面で上記ｐ型の不純物拡
領域65に臨んで形成される。続いて、ボロン等のｐ型の
不純物をイオン注入し、これに熱処理を加えてグラフト
ベース領域69を得る。この工程は、プロセス中最後の高
温熱処理工程であり、十分に浅い接合とすることも可能
である。Next, as shown in FIGS. 17A and 17B, a polysilicon layer 68 is formed on the entire surface. The polysilicon layer 68 is formed on the substrate surface between the silicon oxide films 66 so as to face the p-type impurity extension region 65. Subsequently, ions of a p-type impurity such as boron are implanted, and a heat treatment is applied thereto to obtain a graft base region 69. This step is the final high-temperature heat treatment step in the process, and a sufficiently shallow junction can be obtained.
そして、第18図に示すように、エミッタ取り出し電極
層及びコレクタ取り出し電極層として機能するポリサイ
ド層50を露出するようなコンタクトホール70,71をそれ
ぞれ形成し、全面にアルミ配線層を形成し、これをパタ
ーニングしてベース電極層72B,エミッタ電極層72E,コレ
クタ電極層72Cをそれぞれ得る。Then, as shown in FIG. 18, contact holes 70 and 71 are formed to expose the polycide layer 50 functioning as an emitter extraction electrode layer and a collector extraction electrode layer, and an aluminum wiring layer is formed on the entire surface. Is patterned to obtain a base electrode layer 72B, an emitter electrode layer 72E, and a collector electrode layer 72C.
このような本実施例のバイポーラトランジスタは、上
述の工程から製造することができ、開口部52の周縁部53
に形成されるエミッタ領域61やコレクタ取り出しのため
の領域の形成は、ポリシリコン層57に対する段差を利用
した選択的な窒素のイオン注入とKOH溶液を用いた選択
的なエッチングで得られる微細な窓部58を介して行われ
る。従って、そのエミッタ領域61は、極めて微細なサイ
ズとされ、アクティブ領域を小さくできる。また、コレ
クタ取り出しのため電極層とエミッタ取り出しのための
電極層は、周縁部53の一部に段差を緩和した領域を設け
ることにより、自己整合的に分離させることができる。
また、エミッタ領域61等のサイズやベースのコンタクト
ホール67或いはｐ型の不純物拡散領域65の形成等は、開
口部52の周縁部53の側壁に形成される膜の膜厚等で精度
良く形成することができ、特に素子の微細化を図った場
合に有利である。Such a bipolar transistor of this embodiment can be manufactured by the above-described steps, and the peripheral portion 53 of the opening 52 is formed.
The formation of the emitter region 61 and the region for taking out the collector is performed by selectively implanting nitrogen into the polysilicon layer 57 using a step and using a fine window obtained by selective etching using a KOH solution. This is performed via the unit 58. Therefore, the emitter region 61 has an extremely fine size, and the active region can be reduced. Further, the electrode layer for taking out the collector and the electrode layer for taking out the emitter can be separated in a self-aligning manner by providing a region where the step is reduced in a part of the peripheral portion 53.
The size of the emitter region 61 and the like, the formation of the base contact hole 67 and the formation of the p-type impurity diffusion region 65, and the like are accurately formed by the film thickness of the film formed on the side wall of the peripheral portion 53 of the opening 52. This is particularly advantageous when the element is miniaturized.
なお、上述の実施例では、バイポーラトランジスタの
ポリサイド層50をストライプ状のパターンとしたが、例
えばそのポリサイド層の形状を十字状のパターンにして
開口部を形成し、１つの素子形成領域に３つのエミッタ
が形成される構造にすることも可能である。また、フィ
ールド酸化膜はトレンチ構造であっても良く、開口部の
形状も矩形状に限定されるものではない。In the above-described embodiment, the polycide layer 50 of the bipolar transistor is formed in a stripe pattern. However, for example, the shape of the polycide layer is formed in a cross-shaped pattern to form openings, and three elements are formed in one element formation region. It is also possible to adopt a structure in which an emitter is formed. The field oxide film may have a trench structure, and the shape of the opening is not limited to a rectangular shape.
第２の実施例 本実施例は、ラテラル型のバイポーラトランジスタの
例であり、pnp型のラテラルバイポーラトランジスタで
あって、特に第１の実施例に説明したバイポーラトラン
ジスタと、同じプロセスを以て同じ基板状に形成して、
相補型にすることができるものである。Second Embodiment The present embodiment is an example of a lateral type bipolar transistor, and is a pnp type lateral bipolar transistor. In particular, the bipolar transistor described in the first embodiment is formed on the same substrate by the same process. Forming
It can be made complementary.
まず、その構造を第19図を参照しながら説明すると、
ｐ型のシリコン基板111上に選択的にフィールド酸化膜1
12が形成されており、それらフィールド酸化膜112の底
部にp+型の不純物拡散領域からなるチャンネルストッパ
ー領域113が形成されている。そのフィールド酸化膜112
に囲まれた島状領域（素子形成領域）119には、基板内
部でn+型の埋め込み層114が、基板表面側でｎ型のエピ
タキシャル層115がそれぞれコレクタの一部として機能
するように形成されている。First, the structure will be described with reference to FIG.
Selective field oxide film 1 on p-type silicon substrate 111
12 are formed, and a channel stopper region 113 made of ap + -type impurity diffusion region is formed at the bottom of the field oxide film 112. Its field oxide film 112
In an island-like region (element forming region) 119 surrounded by, an n + -type buried layer 114 is formed inside the substrate, and an n-type epitaxial layer 115 is formed on the substrate surface side so as to function as a part of the collector. Have been.
このｎ型のエピタキシャル層115の表面には、絶縁膜1
16が形成され、その絶縁膜116が開口されて開口部117が
形成されている。第20図に示すように、開口部117の平
面形状は、略矩形状の形状とされており、この開口部11
7は、その周縁部118で絶縁膜116を段差が得られるよう
に切断している。開口部117の側壁には、上記矩形状の
対向する２辺のそれぞれにコレクタ取り出し電極層121
とベース取り出し電極層120が形成されている。これら
各取り出し電極層120,121は、周縁部118以外で絶縁膜11
6上に延在されている。An insulating film 1 is formed on the surface of the n-type epitaxial layer 115.
16 is formed, and the insulating film 116 is opened to form an opening 117. As shown in FIG. 20, the planar shape of the opening 117 is a substantially rectangular shape.
In FIG. 7, the insulating film 116 is cut at the peripheral portion 118 so that a step is obtained. On the side wall of the opening 117, the collector extraction electrode layer 121 is provided on each of the two opposing sides of the rectangular shape.
And a base extraction electrode layer 120 are formed. Each of the extraction electrode layers 120 and 121 is formed on the insulating film 11 except for the peripheral portion 118.
6 has been extended over.
これら各取り出し電極層120,121の周縁部118での形状
は、絶縁膜116の側壁で断面略Ｌ字状とされており、そ
のＬ字の角部がそれぞれ開口されて基板表面と接続する
ように形成されている。すなわち、この周縁部118で
は、その段差を利用して、イオン注入と選択エッチング
の組合せから、ポリシリコン層，窒化膜及び酸化膜が選
択的に除去されて基板が露出する。このため、その周縁
部118に微細なコレクタ領域，エミッタ領域をマスク合
わせ等の工程なしで得ることができる。上記コレクタ取
り出し電極層121は、上記周縁部118でｎ型のエピタキシ
ャル層115に臨み、層間絶縁膜122に被覆されている。こ
のコレクタ取り出し電極層121の下部の基板表面には、p
+型の高濃度不純物領域であるコレクタ領域124が形成さ
れる。このコレクタ領域124はコレクタ取り出し電極層1
21からの不純物拡散より形成される。また、上記ベース
取り出し電極層120は、上記周縁部118で基板表面に接続
し、その接続した領域にn+型の高濃度不純物領域125が
形成されている。このn+型の高濃度不純物領域125は、
上記ベース取り出し電極層120からの不純物拡散により
形成することができる。The shape of each of the extraction electrode layers 120 and 121 at the peripheral edge 118 is substantially L-shaped in cross section on the side wall of the insulating film 116, and the L-shaped corners are respectively opened and formed so as to be connected to the substrate surface. Have been. That is, at the peripheral portion 118, the polysilicon layer, the nitride film and the oxide film are selectively removed by the combination of the ion implantation and the selective etching by utilizing the step, and the substrate is exposed. For this reason, a fine collector region and an emitter region can be obtained at the peripheral portion 118 without steps such as mask alignment. The collector extraction electrode layer 121 faces the n-type epitaxial layer 115 at the peripheral portion 118, and is covered with an interlayer insulating film 122. On the substrate surface below this collector extraction electrode layer 121, p
A collector region 124 which is a + type high concentration impurity region is formed. This collector region 124 is the collector extraction electrode layer 1
It is formed by impurity diffusion from 21. Further, the base extraction electrode layer 120 is connected to the substrate surface at the peripheral edge 118, and an n + -type high-concentration impurity region 125 is formed in the connected region. This n + type high concentration impurity region 125
It can be formed by impurity diffusion from the base extraction electrode layer 120.
これらコレクタ取り出し電極層121,エミッタ取り出し
電極層120を覆う層間絶縁膜122は、上記周縁部118から
内側の領域で、開口部117の段差を側壁に形成された側
壁絶縁膜（サイドウォール）とされている。従って、自
己整合的にコンタクトホール126を得ることができ、段
切れも防止される。この層間絶縁膜122に挟まれて開口
したコンタクトホール126には、エミッタ拡散用のポリ
シリコン層127が接続する。このポリシリコン層127の下
部の基板表面には、p+型の高濃度不純物領域からなるエ
ミッタ領域128が形成される。このエミッタ領域128は側
壁絶縁膜の分だけそれぞれ周縁部118より離間される。The interlayer insulating film 122 covering the collector extracting electrode layer 121 and the emitter extracting electrode layer 120 is a side wall insulating film (side wall) formed on a side wall of the step of the opening 117 in a region inside the peripheral portion 118. ing. Therefore, the contact hole 126 can be obtained in a self-aligned manner, and disconnection of the step can be prevented. A contact hole 126 opened between the interlayer insulating films 122 is connected to a polysilicon layer 127 for emitter diffusion. On the substrate surface below the polysilicon layer 127, an emitter region 128 made of ap + -type high-concentration impurity region is formed. The emitter regions 128 are separated from the peripheral portion 118 by the side wall insulating film.
このように基板表面には、エミッタ領域128、コレク
タ領域124及びn+型の高濃度不純物領域125が互いに離間
して形成されている。そして、これら各領域を囲むよう
に、基板表面にはｎ型の不純物拡散領域123が形成され
ている。エミッタ領域128とp+型の高濃度不純物領域の
間のｎ型の不純物拡散領域123は、ベース領域として機
能し、それがn+型の高濃度不純物領域125を介してベー
ス取り出し電極層120に取り出される。As described above, on the substrate surface, the emitter region 128, the collector region 124, and the n + -type high-concentration impurity region 125 are formed separately from each other. An n-type impurity diffusion region 123 is formed on the surface of the substrate so as to surround these regions. The n-type impurity diffusion region 123 between the emitter region 128 and the p + -type high-concentration impurity region functions as a base region, which is connected to the base extraction electrode layer 120 via the n + -type high-concentration impurity region 125. Taken out.
エミッタ電極層130Eは、上記ポリシリコン層127上に
形成される。ベース電極層130Bはコンタクトホール131
を介してベース取り出し電極層120に接続し、コレクタ
電極層130Cはコンタクトホール132を介してコレクタ取
り出し電極層121に接続する。これら各電極層130B,130
C,130Eは、例えばアルミ配線層その他高融点金属等によ
り構成される。The emitter electrode layer 130E is formed on the polysilicon layer 127. Base electrode layer 130B is contact hole 131
And the collector electrode layer 130C is connected to the collector extraction electrode layer 121 via the contact hole 132. Each of these electrode layers 130B, 130
C, 130E is made of, for example, an aluminum wiring layer or other high melting point metal.
このような構造を有する本実施例のラテラルバイポー
ラトランジスタは、開口部117の周縁部118の段差を利用
して、極めて狭い幅にコレクタ領域124を形成すること
ができ、コレクタを得るための領域は十分に微細なもの
となり、寄生容量を低減し、高速動作が可能となる。ま
た、エミッタ領域128とコレクタ領域124の間の領域が真
性ベース領域として機能することになるが、その間隔は
層間絶縁膜122の側壁絶縁膜の部分の厚みによて決定さ
れ、パターンニングによらず極めて微細な間隔にするこ
とが可能となる。従って、素子の面積を最小化して高速
化を実現すると共に、高周波特性の改善も可能である。In the lateral bipolar transistor of this embodiment having such a structure, the collector region 124 can be formed in a very narrow width by utilizing the step of the peripheral portion 118 of the opening 117, and the region for obtaining the collector is It becomes sufficiently fine, the parasitic capacitance is reduced, and high-speed operation becomes possible. Further, a region between the emitter region 128 and the collector region 124 functions as an intrinsic base region. The distance between the regions is determined by the thickness of the sidewall insulating film portion of the interlayer insulating film 122, and is determined by patterning. It is possible to make the interval very fine. Therefore, high-speed operation can be achieved by minimizing the area of the element, and high-frequency characteristics can be improved.
次に、本実施例のラテラルバイポーラトランジスタの
製造方法について第21図〜第33図を参照しながら説明す
る。Next, a method for manufacturing the lateral bipolar transistor of this embodiment will be described with reference to FIGS. 21 to 33.
初めに、第１の実施例における第５図ａ〜ｃまでの工
程と同様の工程を用いて、第21図ａ及び第21図ｂに示す
ように、ｐ型のシリコン基板140上にn+型の埋め込み層1
41及びｎ型のエピタキシャル層142を形成する。そのｎ
型のエピタキシャル層142には、選択的にフィールド酸
化膜143を形成する。このフィールド酸化膜143は素子形
成領域144を囲む。さらに、エピタキシャル層142上の基
板表面には、シリコン酸化膜147が形成される。この形
成は、CVD法或いは熱酸化により行われる。シリコン酸
化膜147の形成後、素子形成領域144の表面に矩形状の窓
部が形成され、その窓部内に薄いシリコン酸化膜149が
形成される。薄いシリコン酸化膜149の形成後、第１の
実施例の第４図の工程のように、ストライプ状のポリサ
イド層150とシリコン酸化膜151を積層する。そのポリサ
イド層150の長手方向は、後工程で形成される各電極層
が並ぶ方向である。そして、第21図ｂの断面では薄いシ
リコン酸化膜149が残存し、同時に第21図ａの断面では
薄いシリコン酸化膜149が残らないような矩形状の開口
部152を形成する。その結果、第21図ｂの断面では、薄
いシリコン酸化膜149によって段差が緩和された周縁部1
53が得られ、他方、第21図ａの断面では、シリコン酸化
膜147上のポリサイド層150とシリコン酸化膜151によっ
て、段差が周縁部153に形成される。このように開口部1
52の周縁部153の一部に段差を緩和した部分を設けるこ
とで、後述するように自己整合的なコレクタとベースの
各取り出し電極層の分離が行われることになる。First, as shown in FIGS. 21A and 21B, n + is formed on a p-type silicon substrate 140 by using the same steps as those of FIGS. 5A to 5C in the first embodiment. Mold buried layer 1
41 and an n-type epitaxial layer 142 are formed. That n
A field oxide film 143 is selectively formed on the type epitaxial layer 142. This field oxide film 143 surrounds the element formation region 144. Further, a silicon oxide film 147 is formed on the substrate surface on the epitaxial layer 142. This formation is performed by a CVD method or thermal oxidation. After the formation of the silicon oxide film 147, a rectangular window is formed on the surface of the element formation region 144, and a thin silicon oxide film 149 is formed in the window. After the formation of the thin silicon oxide film 149, a stripe-shaped polycide layer 150 and a silicon oxide film 151 are laminated as in the step of FIG. 4 of the first embodiment. The longitudinal direction of the polycide layer 150 is a direction in which the electrode layers formed in a later step are arranged. Then, a rectangular opening 152 is formed such that the thin silicon oxide film 149 remains in the cross section of FIG. 21B and the thin silicon oxide film 149 does not remain in the cross section of FIG. 21A. As a result, in the cross section of FIG. 21B, the peripheral portion 1 whose step is reduced by the thin silicon oxide film 149 is formed.
On the other hand, in the cross section of FIG. 21A, a step is formed in the peripheral portion 153 by the polycide layer 150 and the silicon oxide film 151 on the silicon oxide film 147. Thus opening 1
By providing a portion where the step is reduced in a part of the peripheral portion 153 of the 52, the extraction electrode layers of the collector and the base are self-aligned as described later.
次に、第22図ａ及び第22図ｂに示すように、熱酸化に
よりシリコン酸化膜154を開口部152に形成し、ポリサイ
ド層150の側壁にも酸化膜155を形成する。そして、シリ
コン酸化膜147等をマスクとして、開口部152に例えばリ
ンを不純物としてイオン注入を行う。このイオン注入に
より、開口部152の範囲の基板表面にベース領域160が形
成されることになる。Next, as shown in FIGS. 22A and 22B, a silicon oxide film 154 is formed in the opening 152 by thermal oxidation, and an oxide film 155 is also formed on the side wall of the polycide layer 150. Then, using the silicon oxide film 147 and the like as a mask, ions are implanted into the opening 152 using, for example, phosphorus as an impurity. By this ion implantation, a base region 160 is formed on the substrate surface in the area of the opening 152.
このベース領域を形成するためのイオン注入の後、第
23図ａ及び第23図ｂに示すように、全面にシリコン窒化
膜156を形成し、さらにそのシリコン酸化膜156上にポリ
シリコン層157を形成する。シリコン窒化膜156及びポリ
シリコン層157は、開口部152の周縁部153の選択的なエ
ッチングのために形成され、特にポリシリコン層157の
膜厚で後述するような拡散用の窓部のサイズが決定され
る。After the ion implantation to form this base region,
As shown in FIGS. 23A and 23B, a silicon nitride film 156 is formed on the entire surface, and a polysilicon layer 157 is formed on the silicon oxide film 156. The silicon nitride film 156 and the polysilicon layer 157 are formed for selective etching of the peripheral portion 153 of the opening 152. In particular, the size of the diffusion window as described later depends on the thickness of the polysilicon layer 157. It is determined.
次に、第24図ａ及び第24図ｂに示すように、全面に窒
素のイオン注入が行われる。このイオン注入によって、
第24図ａの段差の有るポリサイド層150等の側部のポリ
シリコン層157には、窒素が導入されない。第24図ｂに
示すように、段差の緩和されてなるポリシリコン層157
には窒素が打ち込まれる。従って、次のKOH溶液を用い
たエッチングによって、選択的に段差の側部のポリシリ
コン層157のみが除去されることになる。Next, as shown in FIGS. 24A and 24B, nitrogen ion implantation is performed on the entire surface. By this ion implantation,
Nitrogen is not introduced into the polysilicon layer 157 on the side such as the stepped polycide layer 150 in FIG. 24A. As shown in FIG. 24B, the polysilicon layer 157 having the reduced level difference is formed.
Is implanted with nitrogen. Therefore, only the polysilicon layer 157 on the side of the step is selectively removed by the next etching using the KOH solution.
次に、第25図に示すように、KOH溶液を用いて、段差
の有るポリサイド層150等の側部のポリシリコン層157の
みを選択的に除去する。このポリシリコン層157の選択
的な除去によって、開口部152の周縁部153のシリコン窒
化膜156が段差の側壁や底部の一部の極めて狭い幅で露
出することになる。Next, as shown in FIG. 25, only the polysilicon layer 157 on the side of the stepped polycide layer 150 and the like is selectively removed using a KOH solution. By the selective removal of the polysilicon layer 157, the silicon nitride film 156 at the peripheral portion 153 of the opening 152 is exposed with a very small width on a part of the side wall and the bottom of the step.
次に、残されたポリシリコン層157をマスクとして、
露出した部分のシリコン窒化膜156をエッチングする。
このエッチングには、例えばホットリン酸が用いられ
る。その結果、段差を有した周縁部153の部分で露出し
たシリコン窒化膜156が除去され、その底部の薄いシリ
コン酸化膜154が露出する。マスクとして用いたポリシ
リコン層157を除去し、次にシリコン窒化膜156をマスク
として、第26図に示すように、希釈した弗酸系のエッチ
ング液により薄いシリコン酸化膜154を除去する。この
薄いシリコン酸化膜154の除去により開口部152の周縁部
153には、基板表面が露出した窓部58が形成されること
になる。上記窓部158の幅はポリシリコン層157の膜厚に
応じて1000Å程度の極めて幅の狭いものに制御できる。
なお、この窓部158の形成は、ストライプ状に形成した
ポリサイド層150の開口部に臨む２ヵ所で行われ、その
一方がコレクタ，他方がベースのために形成される。Next, using the remaining polysilicon layer 157 as a mask,
The exposed portion of the silicon nitride film 156 is etched.
For this etching, for example, hot phosphoric acid is used. As a result, the silicon nitride film 156 exposed at the peripheral portion 153 having the step is removed, and the thin silicon oxide film 154 at the bottom is exposed. The polysilicon layer 157 used as a mask is removed, and then the thin silicon oxide film 154 is removed using a diluted hydrofluoric acid-based etchant using the silicon nitride film 156 as a mask, as shown in FIG. By removing the thin silicon oxide film 154, the periphery of the opening 152 is removed.
In 153, the window 58 with the substrate surface exposed is formed. The width of the window 158 can be controlled to be as narrow as about 1000 ° depending on the thickness of the polysilicon layer 157.
The window 158 is formed at two positions facing the opening of the polycide layer 150 formed in a stripe shape, one of which is formed for a collector and the other is formed for a base.
次に、第27図に示すように、全面にポリシリコン層15
9を形成する。上記窓部158では、そのポリシリコン層15
9が基板表面に接続する。このポリシリコン層159は、ポ
リサイド層150に接続して用いられると共に、次に説明
するように、コレクタ，ベース領域等の拡散源としても
機能する。Next, as shown in FIG. 27, a polysilicon layer 15
Form 9 In the window section 158, the polysilicon layer 15
9 connects to the substrate surface. The polysilicon layer 159 is used while being connected to the polycide layer 150, and also functions as a diffusion source such as a collector and a base region as described below.
続いて、第28図に示すように、ベース取り出し電極側
にマスク層161を形成し、コレクタ領域を形成するため
のｐ型の不純物例えばボロンをポリシリコン層159に導
入する。以下、低温アニールと高温アニールを行って、
基板表面にコレクタ領域163を形成する。また、第29図
に示すように、コレクタ取り出し電極側にマスク層162
を形成し、ベース取り出し領域を形成するためのｎ型の
不純物例えば砒素をポリシリコン層159に導入する。そ
して同様に、アニールを行って、n+型の高濃度不純物領
域からなるベース取り出し領域164を形成する。Subsequently, as shown in FIG. 28, a mask layer 161 is formed on the base extraction electrode side, and a p-type impurity such as boron for forming a collector region is introduced into the polysilicon layer 159. Hereinafter, low-temperature annealing and high-temperature annealing are performed,
A collector region 163 is formed on the surface of the substrate. Further, as shown in FIG. 29, a mask layer 162 is formed on the collector extraction electrode side.
Is formed, and an n-type impurity such as arsenic for forming a base extraction region is introduced into the polysilicon layer 159. Then, similarly, annealing is performed to form a base extraction region 164 made of an n + -type high-concentration impurity region.
不要なポリシリコン層159を除去するためには、全面
にシリコン酸化膜165を形成する。このシリコン酸化膜1
65は例えばCVD法により形成される。第30図に示すよう
に、先ず、シリコン酸化膜165をRIE等によりエッチバッ
クして、段差のみにシリコン酸化膜165が残存するよう
にする。すなわち、この第30図の断面と垂直な方向での
周縁部153には、シリコン酸化膜165が残らない。シリコ
ン酸化膜165のエッチバックの後、その側壁に残存した
シリコン酸化膜165をマスクとしてポリシリコン層159を
RIE等によりエッチングする。その結果、シリコン酸化
膜165と開口部152の周縁部153の間に、基板表面とポリ
サイド層150を接続するための微細なパターンのポリシ
リコン層159が残存することになる。そして、第13図の
断面と垂直な方向での周縁部153では、段差が小さいこ
とから、ポリシリコン層159が完全に除去され、ベース
とコレクタの自己整合による分離が行われることにな
る。このようなポリシリコン層159の一部除去の後、窓
部158の形成時のマスクとして用いたシリコン窒化膜156
が除去される。In order to remove the unnecessary polysilicon layer 159, a silicon oxide film 165 is formed on the entire surface. This silicon oxide film 1
65 is formed by, for example, a CVD method. As shown in FIG. 30, first, the silicon oxide film 165 is etched back by RIE or the like so that the silicon oxide film 165 remains only at the step. That is, the silicon oxide film 165 does not remain on the peripheral portion 153 in the direction perpendicular to the cross section in FIG. After the etch back of the silicon oxide film 165, the polysilicon layer 159 is removed using the silicon oxide film 165 remaining on the side walls as a mask.
Etch by RIE or the like. As a result, a fine-patterned polysilicon layer 159 for connecting the substrate surface and the polycide layer 150 remains between the silicon oxide film 165 and the peripheral portion 153 of the opening 152. At the peripheral portion 153 in the direction perpendicular to the cross section in FIG. 13, since the step is small, the polysilicon layer 159 is completely removed, and the base and the collector are separated by self-alignment. After partially removing the polysilicon layer 159, the silicon nitride film 156 used as a mask when forming the window 158 is formed.
Is removed.
次に、ラテラルバイポーラトランジスタを第１の実施
例のバイポーラトランジスタと共に同一の基板に形成す
る場合では、第14図ａ及び第14図ｂに示したイオン注入
の工程が行われるが、ラテラルバイポーラトランジスタ
の領域では、そのイオン注入が不要なため、ラテラルバ
イポーラトランジスタの領域の全面をマスクする。Next, in the case where the lateral bipolar transistor is formed on the same substrate together with the bipolar transistor of the first embodiment, the ion implantation process shown in FIGS. 14A and 14B is performed. Since the ion implantation is unnecessary in the region, the entire surface of the region of the lateral bipolar transistor is masked.
次に、第31図に示すように、全面にシリコン酸化膜16
6を形成する。このシリコン酸化膜166は、既に周縁部15
3の側壁に残存してなるシリコン酸化膜165をさらに被覆
するように形成され、その膜厚がエミッタ領域の幅や真
性ベース領域の距離等を決定させる。Next, as shown in FIG. 31, a silicon oxide film 16
Form 6. This silicon oxide film 166 has already
3 is formed so as to further cover the silicon oxide film 165 remaining on the side wall, and its thickness determines the width of the emitter region, the distance of the intrinsic base region, and the like.
次に、第32図ａ及び第32図ｂに示すように、前工程で
形成したシリコン酸化膜166をRIE等によりエッチバック
する。このエッチバックによって、開口部152の略中央
で基板表面が露出し、エミッタ電極取り出しのためのコ
ンタクトホール167が形成される。特に、第32図ａに示
すように、周縁部153に段差がある側では、シリコン酸
化膜166が側壁に残存する。また、第32図ｂに示すよう
に、周縁部153の段差が緩和されている場合には、シリ
コン酸化膜166も除去される。Next, as shown in FIGS. 32A and 32B, the silicon oxide film 166 formed in the previous step is etched back by RIE or the like. By this etch back, the substrate surface is exposed at substantially the center of the opening 152, and a contact hole 167 for taking out the emitter electrode is formed. In particular, as shown in FIG. 32A, the silicon oxide film 166 remains on the side wall on the side where the peripheral portion 153 has a step. In addition, as shown in FIG. 32B, when the step of the peripheral portion 153 is reduced, the silicon oxide film 166 is also removed.
次に、全面にポリシリコン層168が形成される。この
ポリシリコン層168はシリコン酸化膜166の間の基板表面
に臨んで形成される。続いて、ボロン等のｐ型の不純物
をイオン注入し、これに熱処理を加えてエミッタ拡散を
行う。本実施例のラテラルバイポーラトランジスタと第
１の実施例のバイポーラトランジスタを同時に形成する
場合では、第１の実施例のグラフトベース領域の形成工
程が本工程と一致する。Next, a polysilicon layer 168 is formed on the entire surface. The polysilicon layer 168 is formed facing the substrate surface between the silicon oxide films 166. Subsequently, p-type impurities such as boron are ion-implanted, and a heat treatment is applied thereto to perform emitter diffusion. In the case where the lateral bipolar transistor of the present embodiment and the bipolar transistor of the first embodiment are formed at the same time, the step of forming the graft base region of the first embodiment corresponds to this step.
そして、第33図に示すように、コレクタ取り出し電極
層及びベース取り出し電極層として機能するポリサイド
層50を露出するようなコンタクトホール170,171をそれ
ぞれ形成し、全面にアルミ配線層を形成し、これをパタ
ーニングしてベース電極層172B,エミッタ電極層172E,コ
レクタ電極層172Cをそれぞれ得る。Then, as shown in FIG. 33, contact holes 170 and 171 are formed so as to expose the polycide layer 50 functioning as a collector extraction electrode layer and a base extraction electrode layer, and an aluminum wiring layer is formed on the entire surface and patterned. Thus, a base electrode layer 172B, an emitter electrode layer 172E, and a collector electrode layer 172C are obtained.
このようなラテラルバイポーラトランジスタの製造方
法では、コレクタ領域163やベース取り出し領域164は、
開口部152の周縁部153に形成された微細な窓部158を介
して拡散して形成したものであり、極めて微細な幅の各
領域を得ることができる。また、レジストマスクによる
パターニングの工程は、開口部152の形成のみであり、
エミッタ，ベース，コレクタの各領域の位置やサイズ
は、膜厚に依存して決定されるものとなり、その寸法精
度が良い。また、ストライプ状のポリサイド層150を開
口部152が切断して、結果として段差を有する方向が周
縁上２方向のみであるため、ベースとコレクタの取り出
しのためのポリシリコン層159は自己整合的に分離され
る。In such a method for manufacturing a lateral bipolar transistor, the collector region 163 and the base extraction region 164 are
It is formed by diffusing through a fine window 158 formed in the peripheral edge 153 of the opening 152, and each region having an extremely fine width can be obtained. Further, the patterning process using the resist mask is only the formation of the opening 152,
The positions and sizes of the emitter, base, and collector regions are determined depending on the film thickness, and the dimensional accuracy is good. In addition, since the opening 152 cuts the striped polycide layer 150, and as a result, only two directions on the peripheral edge have a step, the polysilicon layer 159 for taking out the base and the collector is self-aligned. Separated.
また、特に本実施例のラテラルバイポーラトランジス
タにかかる製造方法では、第１の実施例のバイポーラト
ランジスタの製造方法と多くの工程を共通の工程とする
ことができ、ベース領域160の形成工程が工程追加とな
る他、第28図と第29図のイオン注入の打ち分け工程と、
npnのグラフトベース領域と真性ベース領域を接続する
領域のイオン注入工程でマスクの変更を伴う等の点だけ
で、その他は全く同一の工程で両バイポーラトランジス
タを形成することが可能である。In particular, in the manufacturing method according to the lateral bipolar transistor of the present embodiment, many steps can be made common to the manufacturing method of the bipolar transistor of the first embodiment, and the step of forming the base region 160 is added. In addition, the separate ion implantation steps of FIGS. 28 and 29,
The bipolar transistor can be formed in exactly the same steps except that the ion implantation process of the region connecting the npn graft base region and the intrinsic base region involves changing the mask.
なお、上述の実施例では、バイポーラトランジスタの
ポリサイド層150をストライプ状のパターンとしたが、
限定されるものではない。また、フィールド酸化膜はト
レンチ構造であっても良く、開口部の形状も矩形状に限
定されるない。In the above-described embodiment, the polycide layer 150 of the bipolar transistor has a stripe pattern.
It is not limited. Further, the field oxide film may have a trench structure, and the shape of the opening is not limited to a rectangular shape.
本発明に係るバイポーラトランジスタの製造方法は、
縦型の場合、半導体層が開口部周縁部に形成される窓部
を介してエピタキシャル層に接続されると共にエミッタ
取り出し電極層及びコレクタ取り出し電極層に接続さ
れ、エピタキシャル層に真性ベース領域が形成され、さ
らに真性ベース領域内にエミッタ領域が形成されること
から、素子の微細化を図ることができる。また、エミッ
タ領域及びコレクタ領域の大きさは、窓部を形成する際
のマスクの膜厚に依存し、マスクを薄くすることで微細
化できる。これにより、素子の微細化を図り、寄生容
量、寄生抵抗の低減や高速化を図ることができる。The method for manufacturing a bipolar transistor according to the present invention includes:
In the case of the vertical type, the semiconductor layer is connected to the epitaxial layer through a window formed at the periphery of the opening and is connected to the emitter extraction electrode layer and the collector extraction electrode layer, and an intrinsic base region is formed in the epitaxial layer. Further, since the emitter region is formed in the intrinsic base region, the device can be miniaturized. Further, the size of the emitter region and the collector region depends on the thickness of the mask when forming the window portion, and can be miniaturized by making the mask thinner. Thus, the element can be miniaturized, and the parasitic capacitance and the parasitic resistance can be reduced and the speed can be increased.
また、本発明に係るバイポーラトランジスタの製造方
法は、ラテラル型の場合、半導体層が開口部周縁部に形
成される窓部を介してベース領域に接続されると共にコ
レクタ取り出し電極層及びベース取り出し電極層に接続
され、コレクタ領域及びベース取り出し領域が形成され
る。ここで、コレクタ領域及びベース取り出し領域の大
きさは、窓部を形成する際のマスクの膜厚に依存し、マ
スクを薄くすることで微細化できる。これにより、素子
の微細化を図り、寄生容量、寄生抵抗の低減や高速化を
図ることができる。Further, in the method of manufacturing a bipolar transistor according to the present invention, in the case of a lateral type, the semiconductor layer is connected to the base region through a window formed at the periphery of the opening, and the collector extraction electrode layer and the base extraction electrode layer To form a collector region and a base extraction region. Here, the size of the collector region and the base take-out region depends on the thickness of the mask when the window is formed, and can be miniaturized by making the mask thinner. Thus, the element can be miniaturized, and the parasitic capacitance and the parasitic resistance can be reduced and the speed can be increased.
また、本発明は、開口部内に各電極が集約して形成さ
れ、しかも各部のサイズ等は膜厚等により制御可能なた
めパターニングによるマスク合わせのマージンによる面
積の増加や、素子分離領域を用いたコレクタ取り出しに
よる面積の増加等の問題はなく、微細な寸法であっても
正確に製造することができる。Further, in the present invention, since the electrodes are formed collectively in the opening, and the size and the like of each part can be controlled by the film thickness and the like, the area is increased by the margin of mask alignment by patterning, and the element isolation region is used. There is no problem such as an increase in area due to the removal of the collector, and accurate production can be performed even with a fine dimension.
第１図は本発明のバイポーラトランジスタの一例の要部
断面図、第２図はそのバイポーラトランジスタの一例の
平面図、第３図〜第18図はその一例の製造工程を工程順
に説明するための図であって、第３図ａは窓部形成工程
の工程平面、第３図ｂは第３図ａの3b−3b線断面図、第
４図ａはポリサイド層形成工程の工程平面図、第４図ｂ
は第４図ａの4b−4b線断面図、第５図ａは開口部形成工
程の工程平面図、第５図ｂは第５図ａの5b−5b線断面
図、第５図ｃは第５図ａの5c−5c線断面図、第６図ａ及
び第６図ｂはポリシリコン層の被着工程の工程断面図、
第７図ａ及び第７図ｂはイオン注入工程の工程断面図、
第８図ａ及び第８図ｂは選択的なエッチング工程の工程
断面図、第９図は窓部形成工程の工程断面図、第10図は
拡散用のポリシリコン層の形成工程の工程断面図、第11
図はイオン注入工程の工程断面図、第12図は側壁用のシ
リコン酸化膜の形成工程の工程断面図、第13図はそのシ
リコン酸化膜のエッチバック工程の工程断面図、第14図
ａ及び第14図ｂはベース接続用のイオン注入工程の工程
断面図、第15図ａはベース分離用のシリコン酸化膜の形
成工程の工程断面図、第15図ｂはその第15図ａの一点鎖
線円内の部分拡大図、第16図ａ及び第16図ｂはベースの
コンタクトホール形成工程の工程断面図、第17図ａ及び
第17図ｂは薄いポリシリコン層形成工程の工程断面図、
第18図は各電極形成後の工程断面図である。 また、第19図は本発明のバイポーラトランジスタの他の
一例の要部断面図、第20図はそのバイポーラトランジス
タの他の一例の平面図、第21図〜第33図はその一例の製
造工程を工程順に説明するための図であって、第21図ａ
及び第21図ｂは開口部形成工程の工程断面図、第22図ａ
及び第22図ｂはベース形成用イオン注入工程の工程断面
図、第23図ａ及び第23図ｂはポリシリコン層形成工程の
工程断面図、第24図ａ及び第24図ｂは選択的なイオン注
入工程の工程断面図、第25図は選択的なエッチング工程
の工程断面図、第26図はマスクに用いたポリシリコン層
の除去後の工程断面図、第27図はポリシリコン層の形成
工程、第28図はコレクタ側へのイオン注入工程の工程断
面図、第29図はベース側へのイオン注入工程の工程断面
図、第30図はシリコン酸化膜をエッチバックした時の工
程断面図、第31図はシリコン酸化膜の形成工程の工程断
面図、第32図はエミッタ用のコンタクトホールの形成工
程の工程断面図、第33図は各電極形成後の工程断面図で
ある。 11,111……シリコン基板 12,112……フィールド酸化膜 14,114……埋め込み層 15,115……エピタキシャル層 17,117……開口部 18,118……周縁部 19,119……島状領域 20,121……コレクタ取り出し電極層 21……エミッタ取り出し電極層 120……ベース取り出し電極層 22,122……層間絶縁膜 24……n+型の高濃度不純物領域 25……エミッタ領域 28……グラフトベース領域 29……真性ベース領域 30E,130E……エミッタ電極層 30B,130B……ベース電極層 30C,130C……コレクタ電極層 123……ｎ型の不純物拡散領域 124……コレクタ領域 125……n+型の高濃度不純物領域 128……エミッタ領域FIG. 1 is a sectional view of an essential part of an example of a bipolar transistor of the present invention, FIG. 2 is a plan view of an example of the bipolar transistor, and FIGS. 3 to 18 are views for explaining a manufacturing process of the example in the order of steps. FIG. 3A is a process plan view of a window portion forming process, FIG. 3B is a sectional view taken along line 3b-3b in FIG. 3A, FIG. 4A is a process plan view of a polycide layer forming process, 4 Figure b
5a is a sectional view taken along the line 4b-4b of FIG. 4a, FIG. 5a is a plan view of the step of forming the opening, FIG. 5b is a sectional view taken along the line 5b-5b of FIG. 5a, and FIG. FIG. 5A is a cross-sectional view taken along the line 5c-5c, FIGS. 6A and 6B are cross-sectional views showing a process of depositing a polysilicon layer,
FIG. 7A and FIG. 7B are process cross-sectional views of an ion implantation process,
8a and 8b are cross-sectional views of a selective etching step, FIG. 9 is a cross-sectional view of a window forming step, and FIG. 10 is a cross-sectional view of a forming step of a diffusion polysilicon layer. , Eleventh
FIG. 12 is a process sectional view of an ion implantation process, FIG. 12 is a process sectional view of a process of forming a silicon oxide film for a side wall, FIG. 13 is a process sectional view of an etch back process of the silicon oxide film, FIG. Fig. 14b is a sectional view of a step of an ion implantation step for connecting the base, Fig. 15a is a sectional view of a step of forming a silicon oxide film for separating the base, and Fig. 15b is a dashed line of Fig. 15a. 16a and 16b are cross-sectional views of a process of forming a base contact hole, FIGS. 17a and 17b are cross-sectional views of a process of forming a thin polysilicon layer,
FIG. 18 is a process sectional view after each electrode is formed. FIG. 19 is a cross-sectional view of a principal part of another example of the bipolar transistor of the present invention, FIG. 20 is a plan view of another example of the bipolar transistor, and FIGS. 21 to 33 show manufacturing steps of the example. FIG. 21 is a view for explaining the order of steps, and FIG.
And FIG. 21b is a sectional view of an opening forming step, and FIG.
And FIG. 22B is a process sectional view of a base forming ion implantation process, FIG. 23A and FIG. 23B are process sectional views of a polysilicon layer forming process, and FIG. 24A and FIG. FIG. 25 is a sectional view of a selective etching step, FIG. 26 is a sectional view of the step after removal of the polysilicon layer used as a mask, and FIG. 27 is the formation of a polysilicon layer. FIG. 28 is a process sectional view of the ion implantation process to the collector side, FIG. 29 is a process sectional view of the ion implantation process to the base side, and FIG. 30 is a process sectional view when the silicon oxide film is etched back. FIG. 31 is a sectional view showing a step of forming a silicon oxide film, FIG. 32 is a sectional view showing a step of forming a contact hole for an emitter, and FIG. 33 is a sectional view showing a step after forming electrodes. 11,111 silicon substrate 12,112 field oxide film 14,114 buried layer 15,115 epitaxial layer 17,117 opening 18,118 peripheral portion 19,119 island region 20,121 collector extraction electrode layer 21 emitter extraction electrode Layer 120: Base extraction electrode layer 22, 122: Interlayer insulating film 24: n + type high concentration impurity region 25: Emitter region 28: Graft base region 29: Intrinsic base region 30E, 130E: Emitter electrode layer 30B, 130B Base electrode layer 30C, 130C Collector electrode layer 123 N-type impurity diffusion region 124 Collector region 125 High-concentration n + -type impurity region 128 Emitter region
Claims (2)
層上に絶縁膜を介してエミッタ取り出し電極層及びコレ
クタ取り出し電極層を形成する工程と、 活性領域に対応する領域に開口部を形成する工程と、 全面にマスクを形成し、このマスクの上記開口部側壁部
分を除去し上記開口部の周縁部にエピタキシャル層を臨
ませるエミッタ用及びコレクタ用の窓部を形成する工程
と、 上記エミッタ用及びコレクタ用の窓部を介して上記エピ
タキシャル層に接続されると共に上記エミッタ取り出し
電極層及び上記コレクタ取り出し電極層に接続されるよ
うに半導体層を形成する工程と、 上記エミッタ用の窓部より上記エピタキシャル層に真性
ベース領域を形成する工程と、 上記エミッタ用の窓部より上記真性ベース領域内にエミ
ッタ領域を形成すると共に上記コレクタ用の窓部より上
記エピタキシャル層にコレクタ領域を形成する工程と、 上記開口部の周縁部において上記半導体層上に層間絶縁
膜を形成する工程と、 上記真性ベース領域と接続される不純物拡散領域を上記
エピタキシャル層に形成する工程と、 上記不純物拡散領域に接続されるグラフトベース領域を
形成する工程と、 上記エミッタ取り出し電極層、上記コレクタ取り出し電
極層及び上記グラフトベース領域に接続するように電極
層を形成する工程と、 を備えるバイポーラトランジスタの製造方法。A step of forming an emitter extraction electrode layer and a collector extraction electrode layer via an insulating film on an epitaxial layer provided on a semiconductor substrate; and a step of forming an opening in a region corresponding to an active region. Forming a mask on the entire surface, removing the side wall of the opening of the mask, and forming a window for an emitter and a collector for exposing an epitaxial layer to a peripheral portion of the opening; Forming a semiconductor layer so as to be connected to the epitaxial layer through a window for the emitter and to be connected to the emitter extraction electrode layer and the collector extraction electrode layer; Forming an intrinsic region in the intrinsic base region through the emitter window. Forming a collector region in the epitaxial layer through the collector window; forming an interlayer insulating film on the semiconductor layer at a periphery of the opening; and an impurity connected to the intrinsic base region. Forming a diffusion region in the epitaxial layer; forming a graft base region connected to the impurity diffusion region; connecting the emitter extraction electrode layer, the collector extraction electrode layer, and the graft base region. Forming an electrode layer; and a method for manufacturing a bipolar transistor.
層上に絶縁膜を介してコレクタ取り出し電極層及びベー
ス取り出し電極層を形成する工程と、 活性領域に対応する領域に開口部を形成する工程と、 上記開口部より上記エピタキシャル層に不純物を拡散し
てベース領域を形成する工程と、 全面にマスクを形成し、このマスクの上記開口部の側壁
部分を除去し上記開口部の周縁部に上記エピタキシャル
層を臨ませるコレクタ用及びベース用の窓部を形成する
工程と、 上記コレクタ用及びベース用の窓部を介して上記エピタ
キシャル層に接続されると共に上記コレクタ取り出し電
極層及び上記ベース取り出し電極層に接続されるように
半導体層を形成する工程と、 上記コレクタ用及びベース用の窓部より上記ベース領域
内にコレクタ領域及びベース取り出し領域を形成する工
程と、 上記開口部の周縁部において上記半導体層上に層間絶縁
膜を形成する工程と、 上記ベース領域内に不純物を拡散してエミッタ領域を形
成する工程と、 上記コレクタ取り出し電極層、上記ベース取り出し電極
層、及び上記エミッタ領域に接続するように電極層を形
成する工程と、 を備えるバイポーラトランジスタ。2. A step of forming a collector extraction electrode layer and a base extraction electrode layer on an epitaxial layer provided on a semiconductor substrate via an insulating film, and a step of forming an opening in a region corresponding to an active region. Forming a base region by diffusing impurities from the opening into the epitaxial layer; forming a mask over the entire surface; removing a side wall portion of the opening of the mask; Forming a collector window and a base window facing the layers; and connecting the collector and base windows to the epitaxial layer through the collector and base windows. Forming a semiconductor layer so as to be connected; and forming a collector region in the base region through the collector and base windows. Forming an inter-layer insulating film on the semiconductor layer at the periphery of the opening, forming an emitter region by diffusing impurities into the base region, Forming an electrode layer to connect to the collector extraction electrode layer, the base extraction electrode layer, and the emitter region.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63310570A JP2861006B2 (en) | 1988-12-08 | 1988-12-08 | Manufacturing method of bipolar transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63310570A JP2861006B2 (en) | 1988-12-08 | 1988-12-08 | Manufacturing method of bipolar transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02156541A JPH02156541A (en) | 1990-06-15 |
| JP2861006B2 true JP2861006B2 (en) | 1999-02-24 |
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ID=18006831
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63310570A Expired - Fee Related JP2861006B2 (en) | 1988-12-08 | 1988-12-08 | Manufacturing method of bipolar transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2861006B2 (en) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4551906A (en) * | 1983-12-12 | 1985-11-12 | International Business Machines Corporation | Method for making self-aligned lateral bipolar transistors |
| JPS63253664A (en) * | 1987-04-10 | 1988-10-20 | Sony Corp | Bipolar transistor |
-
1988
- 1988-12-08 JP JP63310570A patent/JP2861006B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02156541A (en) | 1990-06-15 |
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