JP3052347B2 - Semiconductor device and manufacturing method thereof - Google Patents
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体装置の能動素子とその製造方法に関
し、特に半導体基板表面の平面に沿って設置されるバイ
ポーラトランジスタ素子およびその製造方法に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an active element of a semiconductor device and a method of manufacturing the same, and more particularly, to a bipolar transistor element installed along a plane of a semiconductor substrate surface and a method of manufacturing the same.
［従来の技術］ 従来技術の半導体基板表面の平面に沿って形成したバ
イポーラトランジスタ素子（以下ラテラル型バイポーラ
と称す）の製造方法は、第２導電型の半導体基板の表面
の２ヶ所に第１導電型の不純物拡散層を形成する工程に
より、一方の第１導電型の不純物拡散層をコレクタ、他
方の第１導電型の不純物拡散層をエミッタとし、コレク
タとエミッタの間の領域の第２の導電型の領域をベース
にする形成方法を用いていた。[Prior Art] A conventional method of manufacturing a bipolar transistor element (hereinafter referred to as lateral bipolar) formed along a plane of a surface of a semiconductor substrate has a first conductive type at two locations on the surface of a semiconductor substrate of a second conductive type. Forming the impurity diffusion layer of the first conductivity type as a collector and the impurity diffusion layer of the other first conductivity type as an emitter, and forming a second conductive layer in a region between the collector and the emitter. A forming method based on the mold area was used.
ここでバイポーラトランジスタの電流増幅率はベース
領域の幅に影響され、バイポーラトランジスタの電流増
幅率（以下Hfeと称す）を大きくするためにはベース領
域の幅を小さくする必要がある。またトランジスタのサ
イズが微細化されるに伴いベース幅の均一性が素子特性
のばらつきに大きい影響を及ぼすようになる。Here, the current amplification factor of the bipolar transistor is affected by the width of the base region. To increase the current amplification factor (hereinafter referred to as Hfe) of the bipolar transistor, it is necessary to reduce the width of the base region. In addition, as the size of the transistor is reduced, the uniformity of the base width has a great influence on the variation in device characteristics.
［発明が解決しようとする課題及び目的］ しかしながら、前述の従来技術の半導体装置の製造方
法では第１の導電型の不純物の拡散層を形成する不純物
の拡散によりベース幅が決定される。すなわちラテラル
型バイポーラのベース幅はフォトリソグラフィー技術の
解像度の限界があるため微細化することは難しい。また
トランジスタの高性能化のためHfeを高くするため第１
の導電型の不純物拡散層を熱拡散により広げる方法は半
導体プロセスのばらつきの影響を受けやすい。以上の理
由により微細なラテラル型バイポーラ・高性能のラテラ
ル型バイポーラを均一な素子特性で制御性よく形成する
ことができないという問題を有していた。[Problem and Object to be Solved by the Invention] However, in the above-described method for manufacturing a semiconductor device of the related art, the base width is determined by the diffusion of the impurity forming the diffusion layer of the first conductivity type impurity. That is, it is difficult to miniaturize the base width of the lateral bipolar transistor because the resolution is limited by the photolithography technology. In order to increase the Hfe for high performance transistors,
The method of expanding the conductive type impurity diffusion layer by thermal diffusion is susceptible to variations in semiconductor processes. For the above reasons, there has been a problem that a fine lateral bipolar / high performance lateral bipolar cannot be formed with uniform element characteristics and good controllability.
またベース幅を変更するためには第１の不純物拡散層
を形成するためのフォトマスクの変更や大きなプロセス
条件の変更などが必要であった。Further, in order to change the base width, it was necessary to change a photomask for forming the first impurity diffusion layer and to change a large process condition.
そこで、本発明はこのような課題を解決しようとする
もので、その目的とするところは、ラテラル型バイポー
ラトランジスタをプロセスの影響を受けにくい均一な特
性で形成できる半導体装置の製造方法を提供し、また微
細で高いHfeのプレーナ型バイポーラの半導体装置の製
造方法を提供するところにある。Therefore, the present invention is intended to solve such a problem, and an object of the present invention is to provide a method of manufacturing a semiconductor device capable of forming a lateral bipolar transistor with uniform characteristics that are hardly affected by a process. Another object of the present invention is to provide a method of manufacturing a fine and high Hfe planar bipolar semiconductor device.
［課題を解決するための手段］ 本発明の半導体装置は、 第１導電型の半導体基板と、 前記半導体基板表面に設置される素子分離絶縁膜と、 一部が前記素子分離絶縁膜上に設置され、かつ、一部が
前記半導体基板表面と接触するように設置される、コレ
クタ引出し配線と接続される配線と、 前記半導体基板上かつ前記配線の側面に設置されるサイ
ドウォールと、 前記配線と前記素子分離絶縁膜との間の前記半導体基板
中に設置される第２導電型のベース領域と、 前記第２導電型のベース領域内に設置される第１導電型
のエミッタ領域と、 前記半導体基板表面と前記配線との接触面下方に設置さ
れる第１導電型のコレクタ領域と、 を有し、 前記コレクタ領域と前記エミッタ領域との間に挟まれる
前記ベース領域の幅は、前記エミッタ領域と前記ベース
領域との接合面と、前記半導体基板と前記ベース領域と
の接合面との間の前記半導体基板表面に垂直な方向の距
離に比べ小さいことを特徴とする。[Means for Solving the Problems] A semiconductor device of the present invention includes a semiconductor substrate of a first conductivity type, an element isolation insulating film provided on the surface of the semiconductor substrate, and a part provided on the element isolation insulating film. And a wiring that is installed so that a part thereof is in contact with the surface of the semiconductor substrate, a wiring that is connected to a collector lead-out wiring, a sidewall that is installed on the semiconductor substrate and on a side surface of the wiring, A second conductivity type base region provided in the semiconductor substrate between the element isolation insulating film; a first conductivity type emitter region provided in the second conductivity type base region; A collector region of a first conductivity type provided below a contact surface between the substrate surface and the wiring, wherein a width of the base region sandwiched between the collector region and the emitter region is equal to the emitter region. When The distance between a bonding surface with the base region and a bonding surface between the semiconductor substrate and the base region in a direction perpendicular to the surface of the semiconductor substrate is small.
また、本発明の半導体装置は、 前記半導体基板表面と前記配線との接触面のうち少なく
とも前記サイドウォールに隣接した部分には、接触面に
薄い絶縁膜が介在されていることを特徴とする。Further, in the semiconductor device of the present invention, a thin insulating film is interposed in the contact surface between at least the portion of the contact surface between the semiconductor substrate surface and the wiring adjacent to the sidewall.
本発明の半導体装置の製造方法は、 半導体基板上に素子分離絶縁膜を形成する工程と、 一部が前記素子分離絶縁膜上に形成され、かつ、一部が
前記半導体基板と接触するように形成される、第１導電
型の不純物を含む配線を形成する工程と、 前記配線と前記素子分離絶縁膜との間の前記半導体基板
中にイオン注入法により不純物を導入し、第２導電型の
ベース領域を形成する工程と、 前記半導体基板表面と前記配線との接触面下方の前記半
導体基板中に、前記配線に含まれる不純物を熱拡散する
ことにより、第１導電型のコレクタ領域を形成する工程
と、 前記半導体基板上かつ前記配線の側面に絶縁膜からなる
サイドウォールを形成する工程と、 前記第２導電型のベース領域上の一部を被覆するマスク
を形成する工程と、 前記配線、前記サイドウォール、前記マスクをマスクと
して、イオン注入法により前記半導体基板中に不純物を
導入し、第１導電型のエミッタ領域を形成する工程と、 を有することを特徴とする。A method for manufacturing a semiconductor device according to the present invention includes the steps of: forming an element isolation insulating film on a semiconductor substrate; and forming a part of the element isolation insulating film on the element isolation insulating film and contacting the semiconductor substrate. Forming a wiring including a first conductivity type impurity to be formed; and introducing an impurity by ion implantation into the semiconductor substrate between the wiring and the element isolation insulating film; Forming a base region; and forming a first conductivity type collector region by thermally diffusing impurities contained in the wiring into the semiconductor substrate below a contact surface between the semiconductor substrate surface and the wiring. A step of forming a sidewall made of an insulating film on the semiconductor substrate and on a side surface of the wiring; a step of forming a mask that partially covers the second conductivity type base region; Said Using the side wall and the mask as a mask, introducing impurities into the semiconductor substrate by an ion implantation method to form a first conductivity type emitter region.
また本発明の半導体装置の製造方法は、 前記配線形成前に前記半導体基板上の所定部分に薄い絶
縁膜を形成する工程を有し、前記配線を形成する工程
が、前記配線が前記半導体基板の表面に接触した箇所
と、それに隣接して前記薄い絶縁膜上に乗り上げた箇所
を有する工程であることを特徴とする。Further, the method for manufacturing a semiconductor device according to the present invention includes a step of forming a thin insulating film on a predetermined portion on the semiconductor substrate before forming the wiring, wherein the step of forming the wiring includes forming the wiring on the semiconductor substrate. The method is characterized in that the step includes a portion in contact with the surface and a portion adjacent to the portion on the thin insulating film.
［実施例］ 第１図（ａ）〜（ｆ）および第２図（ａ）〜（ｇ）お
よび第３図（ａ）〜（ｆ）および第４図（ａ）〜（ｅ）
は本発明の半導体装置の製造方法をそれぞれ実施例１、
実施例２、実施例３、実施例４として工程を追って示し
た半導体装置の断面図である。以下この図にしたがって
本発明を実施例として説明する。また本実施例ではラテ
ラル型バイポーラの一例としてNPN型のトランジスタを
形成する場合を例に取って説明するがPNP型のトランジ
スタについても同様な方法により形成できることは言う
までもない。[Example] FIGS. 1 (a) to (f), FIGS. 2 (a) to (g), FIGS. 3 (a) to (f), and FIGS. 4 (a) to (e)
In Example 1, a method of manufacturing a semiconductor device according to the present invention is described.
FIG. 9 is a cross-sectional view of a semiconductor device in which a process is sequentially illustrated as a second embodiment, a third embodiment, and a fourth embodiment. Hereinafter, the present invention will be described as an example with reference to this figure. In this embodiment, a case where an NPN transistor is formed as an example of a lateral bipolar transistor will be described as an example. However, it is needless to say that a PNP transistor can be formed by the same method.
まず実施例１として説明する。第１図（ａ）で示すよ
うに第１の導電型を示す半導体基板１上に素子分離絶縁
膜２と能動素子領域を形成する。本実施例として第１の
導電型の半導体基板としてシリコン単結晶基板中にＮ型
の導電型の不純物である燐を1x1016cm-3の濃度に拡散し
た基板を用い、素子分離絶縁膜としては１μｍの厚さの
シリコン酸化膜を形成する。次に第１図（ｂ）で示すよ
うに前記の半導体基板上に配線膜を形成した後フォトリ
ソ技術およびエッチング技術により一部半導体基板表面
に接した部分を有するように配線を形成する。配線３と
して本実施例では燐を1x1021cm-3の濃度で含有した膜厚
400Åの多結晶シリコン膜を形成した後フォトリソ技術
及びエッチング技術により一部が半導体基板の能動領域
表面に接するように所望の箇所にのみ配線として残す方
法を用いる。この多結晶シリコンのかわりにチタンやタ
ングステンなどの高融点金属を主成分とする配線材料で
あってもかまわないしシリコンと高融点金属の化合物や
これらの物質の多層膜を配線材料としても本発明の範囲
を超えるものではない。次に第１図（ｃ）で示すように
第１の導電型の半導体基板１中に第２の導電型の不純物
拡散層４を形成する。本実施例ではＰ型の導電性を示す
不純物であるホウ素を5x1014cm-2シリコン基板中にイオ
ン注入した後、加熱処理により拡散し深さ0.6〜１μ程
度のＰ型の不純物拡散層４を形成する。この工程におい
て前記の配線３の下のシリコン基板と素子分離絶縁膜の
下のシリコン基板中へはイオン注入されないため、また
前記の配線と半導体基板が接している箇所の半導体基板
中へは配線から第１の導電型の不純物が拡散することに
より前記配線下部にはラテラル型トランジスタのコレク
タとなる第１の導電型の不純物拡散層５が形成され、同
時にそれ以外の能動素子領域にはベースとなる第２の導
電型の不純物拡散層４が自己整合的に形成される。この
後この半導体基板全面に化学的気相成長法（CVD法）を
用いてシリコン酸化膜を0.5μｍ形成する。この半導体
基板全面をRIE（Reactive Ion Etch）等の異方性のド
ライエッチングを行うことにより前記の配線側面に絶縁
膜のサイドウォール６を形成する。異方性エッチングに
よりエッチングする膜厚を6000Å程度にすることにより
サイドウォールの幅を3000Å程度にできる（第１図
（ｄ））。次にフォトリソ技術により形成したレジスト
マスクにより不純物イオンを打ち分けることにより第２
の導電型の不純物拡散層４表面部分のサイドウォール６
に隣接する領域に第１図（ｅ）に示すように第１の導電
型の不純物拡散層７を形成する。本実施例では砒素を5x
1015cm-2イオン注入した後熱処理する事により0.2μｍ
の深さのＮ型不純物拡散層７を形成する。以上の工程に
より前記配線下のシリコン基板１表面の第１の導電型の
不純物拡散層５をコレクタ、砒素不純物を有する不純物
拡散層７をエミッタ、サイドウォール下部のホウ素の拡
散層の狭くなった部分８を真性ベース領域とするNPN型
のラテラル型バイポーラトランジスタが形成された。ま
た第１図（ｆ）においては本発明の半導体装置の製造方
法による半導体装置であるラテラル型バイポーラトラン
ジスタに配線をつけた図である。First, a first embodiment will be described. As shown in FIG. 1A, an element isolation insulating film 2 and an active element region are formed on a semiconductor substrate 1 having a first conductivity type. In this embodiment, a substrate in which phosphorus, which is an N-type conductivity type impurity, is diffused to a concentration of 1 × 10 16 cm −3 in a silicon single crystal substrate as a first conductivity type semiconductor substrate is used. A silicon oxide film having a thickness of 1 μm is formed. Next, as shown in FIG. 1 (b), after forming a wiring film on the semiconductor substrate, a wiring is formed by photolithography technology and etching technology so as to have a portion partially in contact with the surface of the semiconductor substrate. In this embodiment, the wiring 3 contains phosphorus at a concentration of 1 × 10 21 cm −3 in this embodiment.
After forming a polycrystalline silicon film of 400 [deg.], A method is used in which a wiring is left only at a desired place by photolithography and etching techniques so that a part thereof is in contact with the active region surface of the semiconductor substrate. Instead of this polycrystalline silicon, a wiring material containing a high melting point metal such as titanium or tungsten as a main component may be used, or a compound of silicon and a high melting point metal or a multilayer film of these substances may be used as a wiring material according to the present invention. It is not beyond the scope. Next, as shown in FIG. 1 (c), an impurity diffusion layer 4 of the second conductivity type is formed in the semiconductor substrate 1 of the first conductivity type. In the present embodiment, boron, which is a P-type conductive impurity, is ion-implanted into a 5 × 10 14 cm −2 silicon substrate and then diffused by heat treatment to form a P-type impurity diffusion layer 4 having a depth of about 0.6 to 1 μm. Form. In this step, ions are not implanted into the silicon substrate below the wiring 3 and the silicon substrate below the element isolation insulating film, and the wiring is not introduced into the semiconductor substrate where the wiring and the semiconductor substrate are in contact. The first conductivity type impurity is diffused to form a first conductivity type impurity diffusion layer 5 serving as a collector of a lateral transistor below the wiring, and at the same time, serving as a base for other active element regions. The impurity diffusion layer 4 of the second conductivity type is formed in a self-aligned manner. Thereafter, a silicon oxide film is formed to a thickness of 0.5 μm on the entire surface of the semiconductor substrate by using a chemical vapor deposition method (CVD method). By performing anisotropic dry etching such as RIE (Reactive Ion Etch) on the entire surface of the semiconductor substrate, a sidewall 6 of an insulating film is formed on the side surface of the wiring. By making the film thickness to be etched by anisotropic etching to be about 6000 °, the width of the side wall can be made to be about 3000 ° (FIG. 1 (d)). Next, the second ion implantation is performed by using a resist mask formed by photolithography to separate impurity ions.
Sidewall 6 at the surface of impurity diffusion layer 4 of the conductivity type
As shown in FIG. 1 (e), an impurity diffusion layer 7 of the first conductivity type is formed in a region adjacent to. In this embodiment, arsenic is 5x
0.2 μm by heat treatment after 10 15 cm -2 ion implantation
The N-type impurity diffusion layer 7 having a depth of is formed. Through the above steps, the impurity diffusion layer 5 of the first conductivity type on the surface of the silicon substrate 1 under the wiring is used as a collector, the impurity diffusion layer 7 containing arsenic impurities is used as an emitter, and the boron diffusion layer below the sidewall is narrowed. An NPN-type lateral bipolar transistor having 8 as an intrinsic base region was formed. FIG. 1 (f) is a diagram in which a wiring is attached to a lateral type bipolar transistor which is a semiconductor device according to the semiconductor device manufacturing method of the present invention.
実施例２として第２図（ａ）〜（ｇ）では、実施例１
で説明してきた製造方法に加え、半導体基板１上に絶縁
膜よりなる素子分離領域２とそれ以外の能動素子領域を
形成した後、第１図（ａ）で示すように能動素子領域表
面に薄い絶縁膜14を形成している。本実施例としては、
900℃前後の酸素雰囲気中の加熱処理により400Å程度の
シリコン酸化膜を形成している。次にこの薄い絶縁膜を
第２図（ｂ）で示すようにフォトリソ技術及びエッチン
グ技術により一部を除去し、半導体基板表面を露出した
部分を形成した後、第２図（ｃ）で示すように配線を形
成する。実施例１の方法によれば配線からの第１の導電
型の不純物の拡散距離が大きい場合はサイドウォールの
下部にも第１の導電型の不純物拡散層を形成しラテラル
型トランジスタのベース幅が狭くなり極端な場合コレク
タとエミッタが短絡してしまう場合もある。これを防ぐ
ため不純物の拡散条件や配線中の第１導電型の不純物濃
度を制御しなければならなかった。そこで実施例２で示
すように薄い酸化膜により配線と半導体基板が接する部
分をサイドウォールから離すことにより配線から第１導
電型の不純物が拡散してもベース幅が極端に短くなるの
を防いだものである。2 (a) to 2 (g) show the first embodiment as the second embodiment.
In addition to the manufacturing method described above, after forming an element isolation region 2 made of an insulating film and other active element regions on a semiconductor substrate 1, a thin film is formed on the surface of the active element region as shown in FIG. An insulating film 14 is formed. In this embodiment,
A silicon oxide film of about 400 ° C. is formed by heat treatment in an oxygen atmosphere at about 900 ° C. Next, as shown in FIG. 2 (b), a part of the thin insulating film is removed by a photolithography technique and an etching technique to form a portion exposing the surface of the semiconductor substrate, and as shown in FIG. 2 (c). A wiring is formed on the substrate. According to the method of the first embodiment, when the diffusion distance of the impurity of the first conductivity type from the wiring is large, the impurity diffusion layer of the first conductivity type is also formed below the sidewall to reduce the base width of the lateral transistor. In extreme cases, the collector and the emitter may be short-circuited. In order to prevent this, it is necessary to control the impurity diffusion conditions and the impurity concentration of the first conductivity type in the wiring. Therefore, as shown in Embodiment 2, the portion where the wiring and the semiconductor substrate are in contact with each other is separated from the side wall by a thin oxide film to prevent the base width from becoming extremely short even if impurities of the first conductivity type diffuse from the wiring. Things.
さらに実施例３として第３図（ａ）〜（ｆ）では、実
施例１で説明してきた製造方法において、半導体基板１
としてあらかじめ第２の導電型を有する半導体基板１′
を用いることにより実施例１で述べたような第２導電型
の不純物イオンの注入拡散無しにベース領域を形成する
ことができる。FIGS. 3A to 3F show a semiconductor substrate 1 according to the manufacturing method described in the first embodiment.
A semiconductor substrate 1 'having a second conductivity type in advance
By using, the base region can be formed without implanting and diffusing the second conductivity type impurity ions as described in the first embodiment.
実施例１にたいしてさらに工程を簡略化した本発明の
実施例として第４図（ａ）〜（ｅ）に実施例４を説明す
る。第４図（ａ）で示すように第２導電型を示す半導体
基板１′上に素子分離絶縁膜２と能動素子領域を形成す
る。本実施例として第２の導電型の半導体基板としてシ
リコン単結晶基板中にＰ型の導電型の不純物であるホウ
素を1x1016cm-3の濃度に拡散した基板を用い、素子分離
絶縁膜としては１μｍの厚さのシリコン酸化膜を形成す
る。次に第４図（ｂ）で示すように前記の半導体基板上
に配線膜を形成した後フォトリソ技術およびエッチング
技術により一部半導体基板表面に接した部分を有するよ
うに配線３を形成する。配線として実施例１では燐を1x
1021cm-3の濃度で含有した膜厚4000Åの多結晶シリコン
膜を用いたが本実施例では第１導電型の不純物も第２導
電型の不純物も含む必要はない。またこの多結晶シリコ
ンの代わりにチタンやタングステンなどの高融点金属を
主成分とする配線材料であってもかまわないことは実施
例１と同様である。次に第４図（ｃ）で示すようにこの
半導体基板全面にCVD法を用いてシリコン酸化膜を0.5μ
ｍ形成する。この半導体基板全面を異方性のドライエッ
チングを行うことにより前記の配線側面に絶縁膜のサイ
ドウォール６を形成する。異方性エッチングによりエッ
チングする膜厚を6000Å程度にすることによりサイドウ
ォールの幅を3000Å程度にできる。次に第４図（ｄ）に
示すようにフォトリソ技術により形成したレジストマス
ク16によりベース電極引出しのための能動領域をマスク
した上で第１の導電型の不純物15をイオン注入する。フ
ォトレジストマスクを除去後加熱処理することにより配
線及び配線下部の半導体基板中に第１導電型の不純物を
熱拡散しコレクタとなる不純物拡散層５を形成する。こ
れと同時にサイドウォールに隣接する半導体基板の能動
素子領域にエミッタとなる第１導電型の不純物拡散層７
を形成する。またコレクタとエミッタの間の領域は真性
ベース領域８となっている。以上のように本発明の実施
例４によってもラテラル型バイポーラトランジスタが形
成された。Fourth Embodiment A fourth embodiment will be described with reference to FIGS. 4A to 4E as an embodiment of the present invention in which the process is further simplified as compared with the first embodiment. As shown in FIG. 4A, an element isolation insulating film 2 and an active element region are formed on a semiconductor substrate 1 'showing the second conductivity type. In this embodiment, as a second conductivity type semiconductor substrate, a substrate in which boron, which is a P type conductivity type impurity, is diffused to a concentration of 1 × 10 16 cm −3 in a silicon single crystal substrate is used. A silicon oxide film having a thickness of 1 μm is formed. Next, as shown in FIG. 4 (b), after forming a wiring film on the semiconductor substrate, a wiring 3 is formed by photolithography and etching techniques so as to have a portion partially in contact with the surface of the semiconductor substrate. In the first embodiment, the wiring is 1x phosphorous.
10 21 using a polycrystalline silicon film having a thickness of 4000Å containing a concentration of cm -3 but need not contain also the impurity of the second conductivity type well impurity of the first conductivity type in the present embodiment. As in the first embodiment, a wiring material mainly composed of a high melting point metal such as titanium or tungsten may be used instead of the polycrystalline silicon. Next, as shown in FIG. 4 (c), a silicon oxide film is formed on the entire surface of the semiconductor substrate by a CVD method to a thickness of 0.5 μm.
m. By performing anisotropic dry etching on the entire surface of the semiconductor substrate, a sidewall 6 of an insulating film is formed on the side surface of the wiring. By making the film thickness to be etched by the anisotropic etching about 6000 mm, the width of the side wall can be made about 3000 mm. Next, as shown in FIG. 4D, an active region for extracting a base electrode is masked with a resist mask 16 formed by a photolithography technique, and then impurities 15 of the first conductivity type are ion-implanted. By removing the photoresist mask and performing heat treatment, the impurity of the first conductivity type is thermally diffused into the wiring and the semiconductor substrate below the wiring to form an impurity diffusion layer 5 serving as a collector. At the same time, the first conductivity type impurity diffusion layer 7 serving as an emitter is formed in the active element region of the semiconductor substrate adjacent to the sidewall.
To form The region between the collector and the emitter is an intrinsic base region 8. As described above, a lateral type bipolar transistor was also formed according to Example 4 of the present invention.
以上述べてきた本発明の半導体装置の製造方法は前記
の実施例でもわかるように、サイドウォール６を形成す
るための異方性ドライエッチングで絶縁膜をエッチング
する膜厚を変えることによりサイドウォール６の幅を変
えることができる。前記の実施例では6000Å程度エッチ
ングする事により3000Åの幅のサイドウォールを形成し
た。このとき形成される第１の導電型の不純物拡散層７
により第２の不純物拡散層の狭くなった領域すなわち真
性ベース領域８の幅は第１図（ｅ）などからわかるよう
に約2000Åである。これに対し異方性エッチングで絶縁
膜を8000Å程度エッチングするとサイドウォール６の幅
は2000Åになる。このサイドウォールにより形成される
第１の導電型不純物拡散層は前記の3000Å幅のサイドウ
ォールの時に比べ配線３の方向に広がりこの結果真性ベ
ース領域８幅は約1000Åになる。すなわち本発明の半導
体装置の製造方法によればトランジスタの能力を決める
Hfeを容易に制御できることがわかる。As can be seen from the above-described embodiment, the method of manufacturing a semiconductor device according to the present invention described above changes the film thickness of the insulating film by anisotropic dry etching for forming the side wall 6. Can be changed in width. In the above embodiment, the side wall having a width of 3000 mm was formed by etching about 6000 mm. The first conductive type impurity diffusion layer 7 formed at this time
As a result, the width of the narrowed region of the second impurity diffusion layer, that is, the width of the intrinsic base region 8 is about 2000 ° as can be seen from FIG. On the other hand, when the insulating film is etched by about 8000 ° by anisotropic etching, the width of the side wall 6 becomes 2000 °. The first conductivity type impurity diffusion layer formed by the sidewalls extends in the direction of the wiring 3 as compared with the case of the above-described sidewalls having a width of 3000 °, and as a result, the width of the intrinsic base region 8 becomes about 1000 °. That is, according to the method of manufacturing a semiconductor device of the present invention, the capability of the transistor is determined.
It can be seen that Hfe can be easily controlled.
以上本発明の実施例としてNPN型のラテラル型バイポ
ーラを形成する過程を例に取って説明してきたがそれぞ
れの不純物の導電型を変えることにより同様の本発明の
製造方法によりPNP型のラテラル型バイポーラを形成す
ることもできる。The process of forming an NPN-type lateral bipolar has been described as an example of the present invention as an embodiment of the present invention, but a PNP-type lateral bipolar according to the same manufacturing method of the present invention by changing the conductivity type of each impurity. Can also be formed.
また以上の実施例のそれぞれの工程を組み合わせた製
造方法を用いても本発明の効果において同一であり本発
明の範囲を逸脱するものではない。更に不純物拡散工程
の順序が以上の実施例で述べてきた順序と入れ換えた場
合も構成される工程が同一であれば本発明の効果として
同一であり、本発明の範囲を逸脱するものではない。Further, the effects of the present invention are the same even if a manufacturing method in which the respective steps of the above embodiments are combined is used, and does not deviate from the scope of the present invention. Further, even when the order of the impurity diffusion steps is changed to the order described in the above embodiment, the effects of the present invention are the same as long as the constituent steps are the same, and do not depart from the scope of the present invention.
［発明の効果］ 以上述べたように、本発明の半導体装置の製造方法に
よれば以下に列挙するような効果を有する。[Effects of the Invention] As described above, the method of manufacturing a semiconductor device according to the present invention has the following effects.
（１）ラテラル型バイポーラにおいて従来技術では実現
できなかった微細寸法の半導体装置を本発明のサイドウ
ォールを用いたベースの形成技術により実現することが
できる。またベース幅が微細であるため従来技術の製造
方法により形成していたラテラル型バイポーラトランジ
スタよりHfeが２倍以上大きな高性能トランジスタを形
成することを可能にした。(1) A semiconductor device having a fine size, which cannot be realized by the conventional technology in the lateral type bipolar, can be realized by the base forming technology using the sidewall according to the present invention. Further, since the base width is fine, it is possible to form a high-performance transistor whose Hfe is twice or more larger than that of a lateral bipolar transistor formed by a conventional manufacturing method.
（２）サイドウォール幅でベース幅をコントロールする
ためトランジスタのHfeの特性の合わせ込みが容易であ
りまたHfeを制御性よく変化させることも可能である。
またサイドウォールはプロセス上均一性がよい為このサ
イドウォールを用いてトランジスタ特性を制御している
本発明の半導体装置の製造方法により形成された半導体
装置は特性の均一性が向上している。(2) Since the base width is controlled by the sidewall width, it is easy to adjust the characteristics of Hfe of the transistor, and it is possible to change Hfe with good controllability.
In addition, since the sidewall has good process uniformity, the semiconductor device formed by the method for manufacturing a semiconductor device of the present invention in which the transistor characteristics are controlled using this sidewall has improved uniformity of the characteristics.
（３）また本発明の実施例でわかるように本半導体装置
の製造方法は微細MIS型半導体装置を形成する工程と類
似するところが多いため同一の半導体基板上にMIS型半
導体装置とラテラル型バイポーラを工程を複雑にする事
なく形成する事も容易であり半導体回路の集積化も可能
である点についても特筆するところである。(3) As can be seen from the embodiments of the present invention, the method of manufacturing the present semiconductor device is often similar to the step of forming a fine MIS type semiconductor device, so that the MIS type semiconductor device and the lateral bipolar device are formed on the same semiconductor substrate. It should be noted that it is easy to form the semiconductor circuit without complicating the process, and the semiconductor circuit can be integrated.
第１図（ａ）〜（ｆ）は、本発明の半導体装置の製造方
法を実施例１として工程を追って示した半導体装置の断
面図。 第２図（ａ）〜（ｇ）は、本発明の半導体装置の製造方
法を実施例２として工程を追って示した半導体装置の断
面図。 第３図（ａ）〜（ｆ）は、本発明の半導体装置の製造方
法を実施例３として工程を追って示した半導体装置の断
面図。 第４図（ａ）〜（ｅ）は、本発明の半導体装置の製造方
法を実施例４として工程を追って示した半導体装置の断
面図。 １……半導体基板 １′……第２の導電型をしめす半導体基板 ２……素子分離絶縁膜（素子分離領域） ３……配線 ４……第２導電型の不純物拡散層 ５……第１導電型の不純物拡散層 ６……絶縁膜からなるサイドウォール ７……第１導電型の不純物拡散層 ８……真性ベース領域 ９……ベースの電極を引き出すための第２導電型の不純
物拡散層 10……配線を分離するための絶縁膜 11……コレクタ引出し配線 12……エミッタ引出し配線 13……ベース引出し配線 14……薄い絶縁膜 15……第１導電型の不純物イオンビーム 16……フォトレジストFIGS. 1A to 1F are cross-sectional views of a semiconductor device in which a method of manufacturing a semiconductor device according to the present invention is shown step by step as a first embodiment. 2 (a) to 2 (g) are cross-sectional views of a semiconductor device in which a method of manufacturing a semiconductor device according to the present invention is shown step by step as a second embodiment. 3 (a) to 3 (f) are cross-sectional views of a semiconductor device in which a method of manufacturing a semiconductor device according to the present invention is shown step by step as a third embodiment. 4 (a) to 4 (e) are cross-sectional views of a semiconductor device in which a method of manufacturing a semiconductor device according to the present invention is shown step by step as a fourth embodiment. DESCRIPTION OF SYMBOLS 1 ... Semiconductor substrate 1 '... Semiconductor substrate showing 2nd conductivity type 2 ... Element isolation insulating film (element isolation region) 3 ... Wiring 4 ... Second conductivity type impurity diffusion layer 5 ... First Conductive impurity diffusion layer 6 Side wall made of insulating film 7 First conductive impurity diffusion layer 8 Intrinsic base region 9 Second conductive impurity diffusion layer for extracting base electrode 10 ... Insulating film for separating wiring 11 ... Collector leading wiring 12 ... Emitter leading wiring 13 ... Base leading wiring 14 ... Thin insulating film 15 ... First conductivity type impurity ion beam 16 ... Photo Resist
Claims (4)
前記半導体基板表面と接触するように設置される、コレ
クタ引出し配線と接続される配線と、 前記半導体基板上かつ前記配線の側面に設置されるサイ
ドウォールと、 前記配線と前記素子分離絶縁膜との間の前記半導体基板
中に設置される第２導電型のベース領域と、 前記第２導電型のベース領域内に設置される第１導電型
のエミッタ領域と、 前記半導体基板表面と前記配線との接触面下方に設置さ
れる第１導電型のコレクタ領域と、 を有し、 前記コレクタ領域と前記エミッタ領域との間に挟まれる
前記ベース領域の幅は、前記エミッタ領域と前記ベース
領域との接合面と、前記半導体基板と前記ベース領域と
の接合面との間の前記半導体基板表面に垂直な方向の距
離に比べ小さいことを特徴とする半導体装置。A first conductivity type semiconductor substrate; an element isolation insulating film provided on the surface of the semiconductor substrate; a part disposed on the element isolation insulating film; and a part disposed on the surface of the semiconductor substrate. A wiring connected to a collector lead-out wiring, which is provided so as to be in contact with, a sidewall provided on the semiconductor substrate and on a side surface of the wiring, and the semiconductor between the wiring and the element isolation insulating film. A second conductivity type base region provided in the substrate; a first conductivity type emitter region provided in the second conductivity type base region; and a contact surface between the semiconductor substrate surface and the wiring. A collector region of a first conductivity type provided; and a width of the base region sandwiched between the collector region and the emitter region, wherein a width of a junction surface between the emitter region and the base region; semiconductor The semiconductor device according to the said smaller that than in the direction perpendicular distance semiconductor substrate surface between the junction surface between the plate the base region.
のうち少なくとも前記サイドウォールに隣接した部分に
は、接触面に薄い絶縁膜が介在されていることを特徴と
する請求項１記載の半導体装置。2. The semiconductor device according to claim 1, wherein a thin insulating film is interposed at least in a portion of the contact surface between the semiconductor substrate surface and the wiring adjacent to the sidewall. Semiconductor device.
工程と、 一部が前記素子分離絶縁膜上に形成され、かつ、一部が
前記半導体基板と接触するように形成される、第１導電
型の不純物を含む配線を形成する工程と、 前記配線と前記素子分離絶縁膜との間の前記半導体基板
中にイオン注入法により不純物を導入し、第２導電型の
ベース領域を形成する工程と、 前記半導体基板表面と前記配線との接触面下方の前記半
導体基板中に、前記配線に含まれる不純物を熱拡散する
ことにより、第１導電型のコレクタ領域を形成する工程
と、 前記半導体基板上かつ前記配線の側面に絶縁膜からなる
サイドウォールを形成する工程と、 前記第２導電型のベース領域上の一部を被覆するマスク
を形成する工程と、 前記配線、前記サイドウォール、前記マスクをマスクと
して、イオン注入法により前記半導体基板中に不純物を
導入し、第１導電型のエミッタ領域を形成する工程と、 を有することを特徴とする半導体装置の製造方法。A step of forming an element isolation insulating film on the semiconductor substrate, a step of partially forming the element isolation insulating film on the element isolation insulating film, and forming a part of the element isolation insulating film in contact with the semiconductor substrate. Forming a wiring containing an impurity of one conductivity type; and introducing an impurity into the semiconductor substrate between the wiring and the element isolation insulating film by an ion implantation method to form a base region of a second conductivity type. Forming a first conductivity type collector region by thermally diffusing an impurity contained in the wiring into the semiconductor substrate below a contact surface between the semiconductor substrate surface and the wiring; A step of forming a sidewall made of an insulating film on a substrate and a side surface of the wiring; a step of forming a mask covering a part of the base region of the second conductivity type; The disk as a mask to introduce impurities into the semiconductor substrate by ion implantation, a method of manufacturing a semiconductor device, characterized in that it comprises a step of forming an emitter region of a first conductivity type, the.
部分に薄い絶縁膜を形成する工程を有し、前記配線を形
成する工程が、前記配線が前記半導体基板の表面に接触
した箇所と、それに隣接して前記薄い絶縁膜上に乗り上
げた箇所を有する工程であることを特徴とする請求項３
記載の半導体装置の製造方法。4. A step of forming a thin insulating film on a predetermined portion of the semiconductor substrate before forming the wiring, wherein the step of forming the wiring includes a step of contacting the wiring with a surface of the semiconductor substrate. And a step having a portion adjacent to the thin insulating film on the thin insulating film.
The manufacturing method of the semiconductor device described in the above.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2195865A JP3052347B2 (en) | 1990-07-24 | 1990-07-24 | Semiconductor device and manufacturing method thereof |
| KR1019910012428A KR100200397B1 (en) | 1990-07-23 | 1991-07-19 | Semiconductor device and manufacturing method of the same |
| US07/818,717 US5281544A (en) | 1990-07-23 | 1992-01-09 | Method of manufacturing planar type polar transistors and combination bipolar/MIS type transistors |
| US08/139,608 US5404043A (en) | 1990-07-23 | 1993-10-20 | Semiconductor devices of the planar type bipolar transistors and combination bipolar/MIS type transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2195865A JP3052347B2 (en) | 1990-07-24 | 1990-07-24 | Semiconductor device and manufacturing method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0482228A JPH0482228A (en) | 1992-03-16 |
| JP3052347B2 true JP3052347B2 (en) | 2000-06-12 |
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ID=16348278
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2195865A Expired - Lifetime JP3052347B2 (en) | 1990-07-23 | 1990-07-24 | Semiconductor device and manufacturing method thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3052347B2 (en) |
-
1990
- 1990-07-24 JP JP2195865A patent/JP3052347B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0482228A (en) | 1992-03-16 |
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