JP3921823B2

JP3921823B2 - Ｓｏｉウェーハの製造方法およびｓｏｉウェーハ

Info

Publication number: JP3921823B2
Application number: JP20030698A
Authority: JP
Inventors: 浩司阿賀; 清三谷; 一寿水島
Original assignee: Shin Etsu Handotai Co Ltd
Current assignee: Shin Etsu Handotai Co Ltd
Priority date: 1998-07-15
Filing date: 1998-07-15
Publication date: 2007-05-30
Anticipated expiration: 2018-07-15
Also published as: JP2000030993A

Description

【０００１】
【発明の属する技術分野】
本発明はウェーハの貼り合わせを用いたＳＯＩ（silicon on insulator）ウェーハの製造方法に関するものであり、特にＳＯＩ層がエピタキシャル層で構成されるＳＯＩウェーハおよびその製造方法に関するものである。
【０００２】
【従来の技術】
貼り合わせＳＯＩウェーハの作製においては、鏡面研磨された２枚のシリコンウェーハのうち少なくとも一方にシリコン酸化膜を形成せしめてシリコンウェーハの鏡面同士を清浄な条件下で接触させると、接着剤等を用いなくともウェーハ同士は接着する。しかし、この接着状態は完全なものではないので、その後、これらに熱処理を加えると、ウェーハ同士は強固に結合する。その後、一方のシリコンウェーハを目的の厚さまで、薄膜化してＳＯＩウェーハが作製される。
一般に、ＳＯＩ層の薄膜化法としては、研削および研磨による方法や、特開平５−１６００７４号公報に開示されているＰＡＣＥ（plasma assisted chemical etching）法が知られている。
また、特開平５−２１１１２８号公報に開示されている水素イオン剥離法（スマートカット法）は熱酸化されたボンドウェーハに水素イオンまたは希ガスイオンをイオン注入し、これを支持基板となるベースウェーハと室温で貼り合わせる方法で、貼り合わせ後、約４００〜６００℃の熱処理をするとイオン注入層で剥離が生じ、ベースウェーハ側に薄膜のＳＯＩ層が移される現象を利用して、ＳＯＩウェーハを作製している。
【０００３】
一般に、上記の様なＳＯＩウェーハの作製には、チョクラルスキー法（ＣＺ法）により製造されたウェーハ（ＣＺウェーハ）がＳＯＩ層となるボンドウェーハとして用いられるが、この場合、ＣＺウェーハにあるＣＯＰ（Crystal Originated Particle）欠陥等のグローイン欠陥は、そのままＳＯＩ層中に存在することになり、ＳＯＩ層の品質は貼り合わせるウェーハの品質を反映したものとなる。
この為、ＳＯＩ層の品質を向上させるためには、貼り合わせるウェーハに高品質のものを用いる事が必要であり、貼り合わせるウェーハとしてエピタキシャルウェーハを用いることでエピタキシャル層をＳＯＩ層にすると、ＳＯＩ層中にＣＯＰ欠陥等の無い高品質のＳＯＩウェーハが作製できる。
【０００４】
このようなエピタキシャルウェーハを用いたＳＯＩウェーハは既に提案されている。例えば、特開平５−６８８３号公報、特開平７−２５４６８９号公報等が挙げられる。
【０００５】
【発明が解決しようとする課題】
しかしながら、エピタキシャルウェーハを用いて貼り合わせを行った場合、ボイド（接着界面の未結合部）の発生率が高くなる事が明らかになった（図２）。
図２は、貼り合わせるウェーハの組み合わせとして、
▲１▼ ４００nmの酸化膜を付けたエピタキシャルウェーハ（ＥＰＩ）とＣＺ法により製造された鏡面研磨ウェーハ（ＰＷ）との貼り合わせ。
▲２▼ エピタキシャルウェーハ（ＥＰＩ）と４００nmの酸化膜を付けたＣＺ法により製造された鏡面研磨ウェーハ（ＰＷ）との貼り合わせ。
▲３▼ ＣＺ法により製造された鏡面研磨ウェーハ（ＰＷ）と４００nmの酸化膜を付けたＣＺ法により製造された鏡面研磨ウェーハ（ＰＷ）との貼り合わせ。
の３タイプを、▲１▼を６組、▲２▼を５組、▲３▼を５組用意し、室温での貼り合わせ後、５００℃での熱処理を施した時に発生したボイドの数を示している。
この結果から、貼り合わせるウェーハとしてエピタキシャルウェーハを用いると明らかにボイドの発生確率は高くなり、エピタキシャルウェーハとボイド発生には何らかの関係があることが明白となった。
【０００６】
この原因を調べるため、エピタキシャル表面の面粗さを表面検査装置（ＬＳ−6000：日立電子エンジニアリング社製測定器製品名）を使用し、レーザー光散乱強度によるヘイズレベル（単位：bit）を測定電圧９００Ｖレンジで測定したところ、ＣＺ法により製造された鏡面研磨ウェーハ表面の粗さ４０bitに比べ、エピタキシャルウェーハ表面の面粗さは２００bit程度と悪いことが明らかになった。このヘイズの悪さがボイドの発生に寄与していると思われる。
【０００７】
また、このボイドの発生は、貼り合わせ法を用いたＳＯＩ作製には共通して発生する問題であり、特にボイドの発生しやすい温度領域で剥離熱処理を行うスマートカット法には深刻な問題である。
面粗さが起因のボイド発生は以下のように考えられる。
面粗さが粗くなると、貼り合わせ界面をミクロに見たときに両ウェーハが接している面積は少なくなる。接している面積が少ないと当然、ウェーハ間の結合強度は弱くなる。
また、両ウェーハが接していない部分は隙間となるため、面粗さが粗いほど隙間は大きいと推測できる。貼り合わせ直後では、この隙間には空気が溜まっており、この空気は次工程の熱処理で膨張し、貼り合わせたウェーハを押し剥がそうとする力として働く。この力とウェーハ間の結合力が反発し合い、押し剥がす力が勝ればボイドとなる。よって、面粗さの悪いウェーハでは、隙間が多くなり、押し剥す力が強いためボイドは発生し易くなる。
【０００８】
また、貼り合わせたウェーハを加熱するとウェーハ表面に付着していた有機物等が離脱し、ガスとなって上記貼り合わせ隙間の空気と同様にウェーハの結合を妨げようとする。
面粗さが悪いと、Si表面の面積が大きいため、それだけ有機物の付着量が多くなりボイドが発生しやすい。
このように、ウェーハの面粗さとボイドの発生には上記より相関があると推測される。
【０００９】
又、エピタキシャルウェーハ表面にはマウンドと呼ばれる突起状の欠陥が発生することがある。このマウンドも、面粗さと同様に、貼り合わせを妨げてボイド発生の原因となる可能性が高い。
図５は、マウンドの大きさ及び高さとボイド発生の有無との関係を示した図である。これより、ボイドの発生は、マウンドの大きさよりもマウンドの高さの方に大きく依存し、マウンドの高さが５μｍ程度以上になるとほぼ確実にボイドが発生していることがわかる。
【００１０】
本発明は上記した問題点に鑑み、エピタキシャルウェーハを用いて貼り合わＳＯＩウェーハを製造した場合でも、ボイドの発生確率を低下でき、極薄のＳＯＩウェーハの製造時において、またこのＳＯＩウェーハより半導体デバイスを作製する過程において剥離を発生しない、強固に結合したＳＯＩウェーハを得ることを目的とする。
【００１１】
【課題を解決するための手段】
上記よりエピタキシャルウェーハで生じるボイドの発生を防ぐには、エピタキシャル層表面の面粗さ改善が不可欠と思われる。
そこで、８”φのエピタキシャルウェーハ（エピタキシャル層厚：５μｍ）を６枚用いて、面粗さ（ヘイズ）の研磨代依存性を調べた。尚、研磨代は、０．０５μｍ、０．１μｍ、０．３μｍ、０．５μｍ、０．８μｍ、１．０μｍとした。その結果を図３に示す。これより、エピタキシャルウェーハ表面の面粗さを改善するためには０．３μｍ以上の研磨代が必要であり、０．３μｍ以上研磨すれば、面粗さは鏡面研磨ウェーハと同等（測定電圧９００Ｖで５０bit以下）になることが新たに分かった。
これらのウェーハを４００nm酸化し、ベースウェーハと室温で貼り合わせた。さらに、貼り合わせ後のウェーハを５００℃、３０分間、窒素雰囲気で熱処理した後、赤外線を用いてボイド検査を行った。その結果を図４に示す。
【００１２】
図４に示されたように、エピタキシャル層表面のヘイズとボイドの発生率は相関がみられ、エピタキシャルウェーハを０．３μm以上研磨してヘイズを改善した場合では、ボイドの発生は見られなかった。
また、研磨代が０．３μm以下の場合は、ボイドが多発した。
これより、貼り合わせるエピタキシャルウェーハのエピタキシャル層表面を０．３μｍ以上研磨してヘイズを改善することで、ボイドの発生を抑制できることが明らかとなった。
【００１３】
そこで上記課題を達成するために本発明が講じた技術的手段は、少なくとも一方表面が鏡面研磨されたボンドウェーハとベースウェーハとを貼り合せて作製するＳＯＩウェーハの作製方法において、シリコン単結晶からなるボンドウェーハの一方表面にエピタキシャル層を堆積してエピタキシャルウェーハを作製し、該エピタキシャル層表面を研磨した後、シリコン酸化膜を介してベースウェーハの鏡面研磨面と貼り合わせることを特徴とするＳＯＩウェーハの製造方法である。
【００１４】
そして、上記エピタキシャルウェーハからなるボンドウェーハと、シリコン単結晶からなる一方表面が鏡面研磨されたベースウェーハとの間に介在されるシリコン酸化膜は、エピタキシャルウェーハの少なくともエピタキシャル層表面に形成する。この様にすると、結合面は埋め込み酸化膜とベースウェーハとの界面になるので、結合面にトラップされた不純物がＳＯＩ層に拡散しにくくなり、結果としてＳＯＩウェーハのデバイス特性が向上する。
又、エピタキシャルウェーハにおけるエピタキシャル層表面の研磨代は鏡面研磨ウェーハと同等のヘイズレベルになる様に０．３μｍ以上とすることが好ましい。
【００１５】
また、エピタキシャルウェーハ表面の突起であるマウンドによるボイド発生についても、エピタキシャル表面を研磨して突起を除去する方法でマウンドによるボイド発生を抑制できることが前記した調査によって明らかとなり、しかもエピタキシャル層表面の突起の高さが５μｍ以下でボイド発生を抑制できることが分かった。
従って、前記したエピタキシャル層表面の研磨を研磨代０．３μｍ以上に加えて該エピタキシャル層表面の突起の高さが５μｍ以下となるようにすることで、表面粗さとマウンド（突起）の両方によるボイドの発生を抑制できる。但し、マウンドには、様々な種類と大きさがあるが、前記した調査結果から分かるようにマウンドの大きさより高さがボイド発生に関係しており、その為前記したように研磨後の高さが一定値（５μｍ）以下となるように研磨する。
【００１６】
又、エピタキシャルウェーハを貼り合わせるもう一方の基板（ベースウェーハ）はシリコンウェーハの種類（ＣＺウェーハ、ＦＺウェーハ）や、貼り合わせる材質（絶縁基板例えばSiＣ、石英等）によらず使用することが出来るものである。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態の一例を図面に基づいて説明する。
図１は本発明に係るＳＯＩウェーハの製造工程を示す説明図で、図中、１はベースウェーハ、２はボンドウェーハ、３はボンドウェーハ２上に形成されたエピタキシャル層、４はボンドウェーハのエピタキシャル層３表面のシリコン酸化膜である。
【００１８】
次に、そのＳＯＩウェーハの製造法について説明する。
（ａ）一方の表面が鏡面研磨されたベースウェーハ１と、単結晶シリコンウェーハの鏡面研磨された表面にエピタキシャル層３を堆積したエピタキシャルウェーハ（ボンドウェーハ）２を準備する。エピタキシャル層３の膜厚は数μｍ〜数１０μｍとする。
（ｂ）上記エピタキシャルウェーハ（ボンドウェーハ）２におけるエピタキシャル層表面を研磨する。その研磨代ｌはエピタキシャル層表面の表面粗さとボイドの発生率の関係から得られた０．３μｍ以上とする。但し、エピタキシャル層の成長条件次第では、研磨代が０．３μｍ以下であっても、鏡面研磨ウェーハと同等のヘイズレベルが得られる場合もあるので、０．３μｍ以上に限定されるわけではない。又、同時にエピタキシャル層の表面に突起（マウンド）がある場合は、その突起の高さが５μｍ以下となるまで研磨する。
【００１９】
（ｃ）エピタキシャル層表面を所定量研磨したエピタキシャルウェーハ２を酸化性雰囲気に晒して酸化し、表面にシリコン酸化膜４を形成する。尚、シリコン酸化膜の厚みは、酸化性雰囲気に晒す時間によって制御することができる。
（ｄ）そのシリコン酸化膜４を有したエピタキシャルウェーハ２とベースウェーハ１の鏡面側を、前記エピタキシャル層３を挟んで貼り合わせる。貼り合わせは従来と同様に、酸化性雰囲気中で、１１００℃、２時間程度の熱処理を行うことにより可能である。
（ｅ）貼り合わせ後、酸化されたエピタキシャルウェーハ（ボンドウェーハ）２のエピタキシャル層３を要求される厚さに薄膜化する。
【００２０】
上記の薄膜化の方法としては、▲１▼研削＋研磨、▲２▼研削＋研磨＋ＰＡＣＥ法、▲３▼スマートカット法等が挙げられ、要求される厚さに応じて適宜選択使用するようにする。例えば、膜厚が３±０．３μｍ程度であれば▲１▼の方法、膜厚が０．１±０．０１μｍ位であれば▲２▼および▲３▼の方法が効果的である。又、▲３▼の実施においてはエピタキシャル層表面を研磨した後にイオンの注入を行う方がよい。
【００２１】
【発明の効果】
本発明のＳＯＩウェーハの製造方法によれば、エピタキシャルウェーハを用いた貼り合わせＳＯＩの作製においてエピタキシャルウェーハ表面の面粗さ（ヘイズ）や突起（マウンド）が起因のボイド発生を抑制でき、通常のＣＺウェーハと同等の歩留まりでＳＯＩウェーハが得られる。また、この様にして得られたＳＯＩウェーハは、デバイス作製工程に耐え得る結合強度を有する。
又、本方法は、エピタキシャルウェーハを貼り合わせて作製する全ての貼り合わせＳＯＩ作製法に共通して効果を持つ方法である。
更に、エピタキシャルウェーハを貼り合わせるもう一方の基板には、シリコンウェーハの種類（ＣＺウェーハ、ＦＺウェーハ）や貼り合わせる材質（絶縁基板例えばSiC,石英）に関係なく使用でき、それぞれに前記した同様の効果が得られる。
【図面の簡単な説明】
【図１】本発明の製造方法を示す工程図である。
【図２】エピタキシャルウェーハを貼り合わせたＳＯＩウェーハとボイドの発生率の関係を示す説明図である。
【図３】エピタキシャルウェーハにおけるエピタキシャル層表面の面粗さと研磨代（取り代）との関係を示す説明図である。
【図４】エピタキシャル層表面の研磨取り代とボイドの発生率の関係を示す説明図である。
【図５】エピタキシャルウェーハ表面の突起（マウンド）の大きさ及び突起の高さとボイドの発生関係を示す説明図である。
【符号の説明】
１…ベースウェーハ２…エピタキシャルウェーハ
３…エピタキシャル層４…シリコン酸化膜
ｌ…研磨代

Claims

少なくとも一方表面が鏡面研磨されたボンドウェーハとベースウェーハとを貼り合せて作製するＳＯＩウェーハの作製方法において、シリコン単結晶からなるボンドウェーハの一方表面にエピタキシャル層を堆積してエピタキシャルウェーハを作製し、該エピタキシャル層表面を研磨代が０．３μｍ以上１μｍ以下で、かつ研磨後のエピタキシャル層表面の突起の高さが５μｍ以下、更に研磨後のヘイズレベルが測定電圧９００Ｖで５０bit以下となるように研磨した後、シリコン酸化膜を介してベースウェーハの鏡面研磨面と貼り合わせることを特徴とするＳＯＩウェーハの製造方法。
前記シリコン酸化膜は、前記エピタキシャルウェーハの少なくともエピタキシャル層表面に形成することを特徴とする請求項１記載のＳＯＩウェーハの製造方法。
少なくとも一方表面が鏡面研磨されたボンドウェーハとベースウェーハとを貼り合せて作製するＳＯＩウェーハの作製方法において、シリコン単結晶からなるボンドウェーハの一方表面にエピタキシャル層を堆積してエピタキシャルウェーハを作製し、該エピタキシャル層表面を研磨代が０．３μｍ以上１μｍ以下で、且つ研磨後のエピタキシャル層表面の突起の高さが５μｍ以下、更に研磨後のヘイズレベルが測定電圧９００Ｖで５０bit以下となるように研磨した後、絶縁基板からなるベースウェーハの鏡面研磨面と貼り合わせることを特徴とするＳＯＩウェーハの製造方法。
前記エピタキシャル層表面を研磨した後、該エピタキシャル表面にシリコン酸化膜を形成することを特徴とする請求項３記載のＳＯＩウェーハの製造方法。
請求項１乃至４記載の製造方法により作製された、ＳＯＩ層がエピタキシャル層で構成されていることを特徴とするＳＯＩウェーハ。