JP2857649B2 - 多水準持久記憶素子の直列二値感知用感知回路 - Google Patents
多水準持久記憶素子の直列二値感知用感知回路Info
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
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Description
【０００１】
【発明の属する技術分野】本発明は多水準持久記憶素子
の直列二値感知用感知回路に関するものである。
の直列二値感知用感知回路に関するものである。
【０００２】
【従来の技術】ますます高い記憶容量を有する持久記憶
装置の市場要求は半導体製造業者を装置を尺度合わせす
ること及びチップサイズを増大することに連続的な労力
を強制いる。
装置の市場要求は半導体製造業者を装置を尺度合わせす
ること及びチップサイズを増大することに連続的な労力
を強制いる。
【０００３】記憶装置の容量を増大するための追加の可
能性として、記憶素子当たりに１より多いビットを記憶
することが提案されてきたが、２又は４さえものビット
を記憶することができる記憶素子を有する記憶装置は、
同じチップサイズを有するが各々１ビットのみを記憶で
きる記憶素子を有する記憶装置の記憶容量よりもそれぞ
れ２又は４倍高い記憶容量を有している。
能性として、記憶素子当たりに１より多いビットを記憶
することが提案されてきたが、２又は４さえものビット
を記憶することができる記憶素子を有する記憶装置は、
同じチップサイズを有するが各々１ビットのみを記憶で
きる記憶素子を有する記憶装置の記憶容量よりもそれぞ
れ２又は４倍高い記憶容量を有している。
【０００４】持久記憶素子（すなわちそれらのプログラ
ム状態を電力供給の無い場合でさえも維持する記憶素
子）は、一般にMOS 電界効果トランジスタにより表現さ
れ、データはMOS 電界効果トランジスタのしきい電圧を
変えることにより持久記憶素子内にプログラムされ得
て、ROM の場合にはこれはそれらの製造の間になされ、
一方EPROM, EEPROM 及びフラッシュEEPROMの場合には、
しきい電圧の変化は浮遊ゲート内に電荷の注入を生じる
ためにMOS 電界効果トランジスタを正しくバイアスこと
により達成される。
ム状態を電力供給の無い場合でさえも維持する記憶素
子）は、一般にMOS 電界効果トランジスタにより表現さ
れ、データはMOS 電界効果トランジスタのしきい電圧を
変えることにより持久記憶素子内にプログラムされ得
て、ROM の場合にはこれはそれらの製造の間になされ、
一方EPROM, EEPROM 及びフラッシュEEPROMの場合には、
しきい電圧の変化は浮遊ゲート内に電荷の注入を生じる
ためにMOS 電界効果トランジスタを正しくバイアスこと
により達成される。
【０００５】持久記憶素子のプログラム状態を決定する
ため、すなわち記憶素子内容を「読取」又は「感知」す
るために、一定電圧VGがMOS トランジスタの制御ゲート
へ印加され、その記憶素子のプログラム状態はかくして
前記の一定ゲート電圧に対してMOS トランジスタのしき
い電圧の位置を検出することにより決定され得る。
ため、すなわち記憶素子内容を「読取」又は「感知」す
るために、一定電圧VGがMOS トランジスタの制御ゲート
へ印加され、その記憶素子のプログラム状態はかくして
前記の一定ゲート電圧に対してMOS トランジスタのしき
い電圧の位置を検出することにより決定され得る。
【０００６】１ビットだけの情報を記憶することができ
る持久記憶素子のもっとも普通の場合には、記憶素子は
２個の異なるしきい電圧値に対応する２個の異なるプロ
グラム状態（論理水準）を示し得て、以下においてその
ような素子は「２水準記憶素子」と呼ばれるであろう。
記憶素子の読取はいわゆる「感知回路」により実行さ
れ、それが２個の論理水準に対応する２個の異なる可能
な値を有する電圧信号を引き出す。
る持久記憶素子のもっとも普通の場合には、記憶素子は
２個の異なるしきい電圧値に対応する２個の異なるプロ
グラム状態（論理水準）を示し得て、以下においてその
ような素子は「２水準記憶素子」と呼ばれるであろう。
記憶素子の読取はいわゆる「感知回路」により実行さ
れ、それが２個の論理水準に対応する２個の異なる可能
な値を有する電圧信号を引き出す。
【０００７】１ビットより多い情報を記憶できる持久記
憶素子の場合には、記憶素子はｍ＝２n 個の異なるプロ
グラム状態又は水準を示すことができねばならず、ここ
でｎはその記憶素子内に記憶され得るビットの数を表現
し、以下においては、そのような素子は「多水準記憶素
子」と呼ばれるであろう。２水準素子の場合におけるよ
うに、各水準はMOS トランジスタのしきい電圧に対する
異なる値に対応する。
憶素子の場合には、記憶素子はｍ＝２n 個の異なるプロ
グラム状態又は水準を示すことができねばならず、ここ
でｎはその記憶素子内に記憶され得るビットの数を表現
し、以下においては、そのような素子は「多水準記憶素
子」と呼ばれるであろう。２水準素子の場合におけるよ
うに、各水準はMOS トランジスタのしきい電圧に対する
異なる値に対応する。
【０００８】ｍ個の異なるプログラム水準の弁別は、電
圧モード感知技術か又は電流モード感知技術かのいずれ
かによって実行され得る。電流モード感知技術の場合に
は、例えば、記憶素子の許容されたしきい電圧領域が、
その記憶素子の電気的及び物理的特性に基づいて、各々
が弁別されるべきｍ個の異なる水準のうちの一つに対応
するｍ個のサブ区間に分割される。それからこの記憶素
子はそれのしきい電圧を正確に調節することによりｍ個
の異なる水準のうちの所望の一つにプログラムされるの
で、記憶素子が指定された感知条件にバイアスされた場
合記憶素子は所望のプログラム水準に対応する電流に下
げる。
圧モード感知技術か又は電流モード感知技術かのいずれ
かによって実行され得る。電流モード感知技術の場合に
は、例えば、記憶素子の許容されたしきい電圧領域が、
その記憶素子の電気的及び物理的特性に基づいて、各々
が弁別されるべきｍ個の異なる水準のうちの一つに対応
するｍ個のサブ区間に分割される。それからこの記憶素
子はそれのしきい電圧を正確に調節することによりｍ個
の異なる水準のうちの所望の一つにプログラムされるの
で、記憶素子が指定された感知条件にバイアスされた場
合記憶素子は所望のプログラム水準に対応する電流に下
げる。
【０００９】多水準記憶素子に対して、二つの感知技
術、すなわち並列モード感知と直列モード感知とが提案
されてきた。
術、すなわち並列モード感知と直列モード感知とが提案
されてきた。
【００１０】並列モード感知は、例えば、1987年７月発
行のIEEE Journal of Solid StateCircuit のvol.SC-2
2, No.3 の第 460〜463 頁記載のA.Bleiker 及びH.Melc
hiorによる「A Four-State EEPROM Using Floating-Gat
e Memory Cells」に記載されている。この技術は２水準
記憶素子に対して用いられる普通の技術の自然な延長で
あり、且つｍ−１個の異なる予め決められた基準（電流
モード解決法に対しては電流基準、又は電圧モード解決
法に対しては電圧基準）を発生する必要、及びそのよう
なｍ−１個の異なる電圧又は電流基準の読まれるべき記
憶素子から引き出される電流（又は電圧）とのｍ−１個
の同時比較を実行する必要を満たす。
行のIEEE Journal of Solid StateCircuit のvol.SC-2
2, No.3 の第 460〜463 頁記載のA.Bleiker 及びH.Melc
hiorによる「A Four-State EEPROM Using Floating-Gat
e Memory Cells」に記載されている。この技術は２水準
記憶素子に対して用いられる普通の技術の自然な延長で
あり、且つｍ−１個の異なる予め決められた基準（電流
モード解決法に対しては電流基準、又は電圧モード解決
法に対しては電圧基準）を発生する必要、及びそのよう
なｍ−１個の異なる電圧又は電流基準の読まれるべき記
憶素子から引き出される電流（又は電圧）とのｍ−１個
の同時比較を実行する必要を満たす。
【００１１】並列モード感知技術の利点は、それの高速
とその記憶素子のプログラム状態からの感知時間の独立
性とであり、欠点はｍ−１個の異なる比較回路がｍ−１
個の同時比較を実行するために必要であるから、その感
知回路により必要な大きい面積である。
とその記憶素子のプログラム状態からの感知時間の独立
性とであり、欠点はｍ−１個の異なる比較回路がｍ−１
個の同時比較を実行するために必要であるから、その感
知回路により必要な大きい面積である。
【００１２】並列モード感知と相違して、直列モード感
知は単に１個だけの基準（電流又は電圧）を必要とし、
その基準は規定された規則に従って変えられ得る。この
単一の基準が連続する比較の系列を実行するために用い
られ、且つ読まれるべき記憶素子から引き出される類似
の電流又は電圧を近似するために変えられる。直列モー
ド感知は巡回的に実行されるために単純で、且つ必要な
面積は小さい。
知は単に１個だけの基準（電流又は電圧）を必要とし、
その基準は規定された規則に従って変えられ得る。この
単一の基準が連続する比較の系列を実行するために用い
られ、且つ読まれるべき記憶素子から引き出される類似
の電流又は電圧を近似するために変えられる。直列モー
ド感知は巡回的に実行されるために単純で、且つ必要な
面積は小さい。
【００１３】二つの異なる種類の直列モード感知方法論
が知られており、それは基準がそれに従って変えられる
規則が異なる。
が知られており、それは基準がそれに従って変えられる
規則が異なる。
【００１４】IEEE Journal of Solid State Circuits,
vol. SC-23, No.1, 1988年２月発行の第27〜32頁のM. H
origuchi他による「An Experimental Large-Capacity S
emi-conductor File Memory Using 16-Levels/Cell Sto
rage」に例えば記載されている、「順次」とも呼ばれる
第１方法論は、一定の量（電圧又は電流）と初期値から
出発して順次に変えられる可変量（電圧又は電流）との
間の（せいぜいｍ−１の）比較の連続にある。
vol. SC-23, No.1, 1988年２月発行の第27〜32頁のM. H
origuchi他による「An Experimental Large-Capacity S
emi-conductor File Memory Using 16-Levels/Cell Sto
rage」に例えば記載されている、「順次」とも呼ばれる
第１方法論は、一定の量（電圧又は電流）と初期値から
出発して順次に変えられる可変量（電圧又は電流）との
間の（せいぜいｍ−１の）比較の連続にある。
【００１５】例えば、前記の一定の量は（規定されたバ
イアス条件を受ける）読まれるべき記憶素子により下げ
られたであり得て、一方前記の可変量はディジタル的に
駆動される発生器により供給される電流であり得る。読
まれるべき記憶素子により下げられた前記の（一定の）
電流は、連続して増加する（又は減少する）最小（又は
最大）値から出発する離散値をとる基準電流と比較さ
れ、前記の離散値は記憶素子のｍ個のプログラム水準に
対応する異なる電流値の間へ落ちるような方法で理想的
に選ばれるので、比較の結果は基準電流が素子の電流よ
りも低い（又は高い）限り負（又は正）である。連続す
る比較の系列は最初の正（又は負）結果の後に停止し、
基準電流の最後の値が、記憶素子のプログラム水準に対
する基準電流値の位置に関する一定期間を除いて、記憶
素子の電流を表現する。
イアス条件を受ける）読まれるべき記憶素子により下げ
られたであり得て、一方前記の可変量はディジタル的に
駆動される発生器により供給される電流であり得る。読
まれるべき記憶素子により下げられた前記の（一定の）
電流は、連続して増加する（又は減少する）最小（又は
最大）値から出発する離散値をとる基準電流と比較さ
れ、前記の離散値は記憶素子のｍ個のプログラム水準に
対応する異なる電流値の間へ落ちるような方法で理想的
に選ばれるので、比較の結果は基準電流が素子の電流よ
りも低い（又は高い）限り負（又は正）である。連続す
る比較の系列は最初の正（又は負）結果の後に停止し、
基準電流の最後の値が、記憶素子のプログラム水準に対
する基準電流値の位置に関する一定期間を除いて、記憶
素子の電流を表現する。
【００１６】直列の順次方法により記憶素子を読むため
に必要な時間は一様ではなくて、記憶素子の特定のプロ
グラム水準に依存し且つ基準電圧又は電流に対する出発
値に依存し（感知時間は読まれるべき素子のプログラム
水準と基準電圧又は電流の出発値との間の距離に依存す
る）、最小１回から最大ｍ−１回までの比較ステップが
ｍ水準の記憶素子のプログラム状態を決定するために必
要であり得ることがわかる。感知時間は単一記憶素子に
記憶されるビットの数の増大によりすぐに過大になる。
に必要な時間は一様ではなくて、記憶素子の特定のプロ
グラム水準に依存し且つ基準電圧又は電流に対する出発
値に依存し（感知時間は読まれるべき素子のプログラム
水準と基準電圧又は電流の出発値との間の距離に依存す
る）、最小１回から最大ｍ−１回までの比較ステップが
ｍ水準の記憶素子のプログラム状態を決定するために必
要であり得ることがわかる。感知時間は単一記憶素子に
記憶されるビットの数の増大によりすぐに過大になる。
【００１７】「二値」とも呼ばれる第２直列モード感知
方法論は、本出願人の名前で1995年１月27日に出願され
た、現在出願中の欧州特許出願第95830023.8号に記載さ
れている。この方法論は、基準電流に対する初期値から
出発して、反復の連続の後に記憶素子電流を見つける逐
次近似探索から成っている。反復探索の各ステップにお
いて、前記の（一定の）記憶素子電流が、値が二値すな
わち「２進探索」アルゴリズムに従って選ばれる可変基
準電流と比較される。可能な記憶素子電流値の初期区間
は二つの部分に分割されて、比較の結果に応じて、逐次
二叉分枝は記憶素子電流が落ちる初期区間の部分のみへ
適用され、反復探索は記憶素子電流の値が決定されるま
で回帰的に反復される。
方法論は、本出願人の名前で1995年１月27日に出願され
た、現在出願中の欧州特許出願第95830023.8号に記載さ
れている。この方法論は、基準電流に対する初期値から
出発して、反復の連続の後に記憶素子電流を見つける逐
次近似探索から成っている。反復探索の各ステップにお
いて、前記の（一定の）記憶素子電流が、値が二値すな
わち「２進探索」アルゴリズムに従って選ばれる可変基
準電流と比較される。可能な記憶素子電流値の初期区間
は二つの部分に分割されて、比較の結果に応じて、逐次
二叉分枝は記憶素子電流が落ちる初期区間の部分のみへ
適用され、反復探索は記憶素子電流の値が決定されるま
で回帰的に反復される。
【００１８】直列二値方法を用いて、ｍ＝２n 個の異な
るプログラム水準を有する記憶素子のプログラム状態
が、記憶素子の特定のプログラム状態と無関係に、ｎ個
の比較ステップで決定される。
るプログラム水準を有する記憶素子のプログラム状態
が、記憶素子の特定のプログラム状態と無関係に、ｎ個
の比較ステップで決定される。
【００１９】前述の欧州特許出願に直列二値方法を動か
すのに適した感知回路も記載されている。この感知回路
は電流比較器の出力信号を供給される逐次近似レジスタ
により制御される可変基準電流発生器を具えており、そ
の逐次近似レジスタは、あらかじめ決められた初期状態
から出発して、直列二値探索の１ステップに対応する各
ステップを、状態の連続を通して発展させる順序回路網
を具えている。
すのに適した感知回路も記載されている。この感知回路
は電流比較器の出力信号を供給される逐次近似レジスタ
により制御される可変基準電流発生器を具えており、そ
の逐次近似レジスタは、あらかじめ決められた初期状態
から出発して、直列二値探索の１ステップに対応する各
ステップを、状態の連続を通して発展させる順序回路網
を具えている。
【００２０】感知回路の回路処理系は可変基準電流発生
器の構造に強く依存し、実際にはこれが電流比較器の構
造及び逐次近似レジスタの構造に影響する。
器の構造に強く依存し、実際にはこれが電流比較器の構
造及び逐次近似レジスタの構造に影響する。
【００２１】前述の特許出願に記載された処理系による
と、可変基準電流発生器が相互に排他的な方法で活性化
されるｍ−１個の異なる電流発生器を具え、これらｍ−
１個の電流発生器の各１個が基準電流によりとられ得る
（絶対電流発生器技術）ｍ−１個の値のうちの一つに対
応する。
と、可変基準電流発生器が相互に排他的な方法で活性化
されるｍ−１個の異なる電流発生器を具え、これらｍ−
１個の電流発生器の各１個が基準電流によりとられ得る
（絶対電流発生器技術）ｍ−１個の値のうちの一つに対
応する。
【００２２】事実上各電流発生器は読まれるべき記憶素
子と同じ基準記憶素子により形成される。この基準記憶
素子はｍ−１個の異なる状態にプログラムされるが、し
かしそれは基準電流値が素子電流値の間に落ちるので、
読まれるべき記憶素子のｍ個のプログラム水準のいずれ
とも一致せず、この場合には、電流比較器が平衡され得
る（すなわち比較されるべき電流が１：１の比率で比較
器の入力端子へ供給される）。
子と同じ基準記憶素子により形成される。この基準記憶
素子はｍ−１個の異なる状態にプログラムされるが、し
かしそれは基準電流値が素子電流値の間に落ちるので、
読まれるべき記憶素子のｍ個のプログラム水準のいずれ
とも一致せず、この場合には、電流比較器が平衡され得
る（すなわち比較されるべき電流が１：１の比率で比較
器の入力端子へ供給される）。
【００２３】基準記憶素子が読まれるべき記憶素子と同
じ水準ではプログラムされないと言う事実によって、基
準記憶素子を含んでいる回路分枝と読まれるべき記憶素
子を含んでいる回路分枝との間の完全な等値はない。こ
れは０バイアス条件変動処理に対するこれら２個の回路
分枝の間に少ししかトラッキングが無いことを意味す
る。
じ水準ではプログラムされないと言う事実によって、基
準記憶素子を含んでいる回路分枝と読まれるべき記憶素
子を含んでいる回路分枝との間の完全な等値はない。こ
れは０バイアス条件変動処理に対するこれら２個の回路
分枝の間に少ししかトラッキングが無いことを意味す
る。
【００２４】一選択肢として、電流比較器が適当に不平
衡である場合には（すなわち比較されるべき電流が１と
異なるｆに等しい、例えばｆ＝0.7 の比率で比較器の反
転入力端子と非反転入力端子とへ供給される場合に
は）、基準記憶素子は読まれるべき記憶素子のプログラ
ム水準と一致するｍ−１個の異なるプログラム水準でプ
ログラムされ得る。
衡である場合には（すなわち比較されるべき電流が１と
異なるｆに等しい、例えばｆ＝0.7 の比率で比較器の反
転入力端子と非反転入力端子とへ供給される場合に
は）、基準記憶素子は読まれるべき記憶素子のプログラ
ム水準と一致するｍ−１個の異なるプログラム水準でプ
ログラムされ得る。
【００２５】これのおかげで、読まれるべき記憶素子を
含んでいる回路分枝と基準記憶素子を含んでいる回路分
枝との間に完全な等値があり、また、読まれるべき記憶
素子と基準記憶素子との間のプロセスパラメータ又はバ
イアス条件での各可能な変動は、共通モード寄与として
比較器により処理される。
含んでいる回路分枝と基準記憶素子を含んでいる回路分
枝との間に完全な等値があり、また、読まれるべき記憶
素子と基準記憶素子との間のプロセスパラメータ又はバ
イアス条件での各可能な変動は、共通モード寄与として
比較器により処理される。
【００２６】不平衡電流比較器を有することの欠点は、
基準電流の値が連続する記憶素子電流値の間の各区間の
中央に正確に落ちないことであり、実際には、比率ｆが
電流値の線形な低減を生じる。更にその上、不平衡比較
器においては、スイッチング特性が平衡した比較器にお
けるよりももっと正確に制御されねばならない。
基準電流の値が連続する記憶素子電流値の間の各区間の
中央に正確に落ちないことであり、実際には、比率ｆが
電流値の線形な低減を生じる。更にその上、不平衡比較
器においては、スイッチング特性が平衡した比較器にお
けるよりももっと正確に制御されねばならない。
【００２７】
【発明が解決しようとする課題】前述した従来技術水準
の範囲において、前述の欠点を打破する多水準持久記憶
素子の直列二値感知用の感知回路を提供することが、本
発明の目的である。
の範囲において、前述の欠点を打破する多水準持久記憶
素子の直列二値感知用の感知回路を提供することが、本
発明の目的である。
【００２８】
【課題を解決するための手段】本発明によると、ｍ＝２
n （ｎ≧２）個の複数の異なるプログラム水準のうちの
一つのプログラム水準をとり得る多水準記憶素子の直列
二値感知用の感知回路であって、あらかじめ決められた
条件で感知されるように記憶素子をバイアスして、それ
で記憶素子がｍ個の複数の異なる素子電流値に属する値
に素子電流を下げ、各素子電流値が前記のプログラム水
準のうちの一つと一致するバイアス手段と、前記素子電
流を可変基準電流発生器により発生される基準電流と比
較するための電流比較器と、電流比較器の出力信号を供
給されて可変基準電流発生器を制御する逐次近似レジス
タとを具えている感知回路において、可変基準電流発生
器が電流比較器へ永久に結合されたオフセット電流発生
器と、逐次近似レジスタにより独立して活性化できる、
各１個が前記複数の素子電流値のうちのそれぞれ一つと
等しい電流を発生するｍ−２個の異なる電流発生器とを
具えていることを特徴とする感知回路によって、前記の
目的が達成される。
n （ｎ≧２）個の複数の異なるプログラム水準のうちの
一つのプログラム水準をとり得る多水準記憶素子の直列
二値感知用の感知回路であって、あらかじめ決められた
条件で感知されるように記憶素子をバイアスして、それ
で記憶素子がｍ個の複数の異なる素子電流値に属する値
に素子電流を下げ、各素子電流値が前記のプログラム水
準のうちの一つと一致するバイアス手段と、前記素子電
流を可変基準電流発生器により発生される基準電流と比
較するための電流比較器と、電流比較器の出力信号を供
給されて可変基準電流発生器を制御する逐次近似レジス
タとを具えている感知回路において、可変基準電流発生
器が電流比較器へ永久に結合されたオフセット電流発生
器と、逐次近似レジスタにより独立して活性化できる、
各１個が前記複数の素子電流値のうちのそれぞれ一つと
等しい電流を発生するｍ−２個の異なる電流発生器とを
具えていることを特徴とする感知回路によって、前記の
目的が達成される。
【００２９】本発明による感知回路において、基準電流
がオフセット電流と記憶素子電流の可能な値のうちの一
つと等しい電流を加えた合計により与えられる。オフセ
ット電流の値を正確に調節することにより、隣接する記
憶素子電流値の間の正確に中心である基準電流値を有す
ることが可能である。このことが不平衡電流比較器に対
して有利である平衡電流比較器を使用することを許容す
る。
がオフセット電流と記憶素子電流の可能な値のうちの一
つと等しい電流を加えた合計により与えられる。オフセ
ット電流の値を正確に調節することにより、隣接する記
憶素子電流値の間の正確に中心である基準電流値を有す
ることが可能である。このことが不平衡電流比較器に対
して有利である平衡電流比較器を使用することを許容す
る。
【００３０】
【発明の実施の形態】本発明のこれらの及びその他の特
徴及び利点を添付の図面を参照して制限されない例とし
て記載された幾つかの特定の実施例の以下の詳細な記載
によりもっと明らかにしよう。
徴及び利点を添付の図面を参照して制限されない例とし
て記載された幾つかの特定の実施例の以下の詳細な記載
によりもっと明らかにしよう。
【００３１】最初に、直列二値感知方法を４水準記憶素
子（２ビットの情報を記憶することのできる素子）の特
定の場合で説明しよう。読まれるべき記憶素子MCは、一
定の指令された制御ゲート電圧VG（図１）によりバイア
スされ、図１に示された記憶素子MCは前記の記憶素子
が、ROM 記憶素子の場合におけるように、製造の間に調
節されるしきい電圧による単純なMOSFETであり得るにも
かかわらず、EPROM, EEPROM 又はフラッシュEEPROM記憶
素子のような、浮遊ゲートMOS 電界効果トランジスタで
ある。この記憶素子MCが前記の一定の制御ゲート電圧VG
によりバイアスされた場合には、値がその記憶素子自身
の特定のプログラム状態に、すなわち記憶素子のしきい
電圧に依存する電流ICを記憶素子MCが下げる。図１には
電流発生器Ｇも基準電流IRを供給して示されており、IR
は一定ではないが、以下に説明されるように、離散した
組に属する値をとり得る。
子（２ビットの情報を記憶することのできる素子）の特
定の場合で説明しよう。読まれるべき記憶素子MCは、一
定の指令された制御ゲート電圧VG（図１）によりバイア
スされ、図１に示された記憶素子MCは前記の記憶素子
が、ROM 記憶素子の場合におけるように、製造の間に調
節されるしきい電圧による単純なMOSFETであり得るにも
かかわらず、EPROM, EEPROM 又はフラッシュEEPROM記憶
素子のような、浮遊ゲートMOS 電界効果トランジスタで
ある。この記憶素子MCが前記の一定の制御ゲート電圧VG
によりバイアスされた場合には、値がその記憶素子自身
の特定のプログラム状態に、すなわち記憶素子のしきい
電圧に依存する電流ICを記憶素子MCが下げる。図１には
電流発生器Ｇも基準電流IRを供給して示されており、IR
は一定ではないが、以下に説明されるように、離散した
組に属する値をとり得る。
【００３２】図２において電流ICに対して４個の異なる
値 IC0〜IC3 が示されており、各値は記憶素子MCの４個
の異なるプログラム状態のそれぞれ一つに対応する（実
際の値は IC0＝0, IC1＝30μA, IC2＝60μA 及び IC3＝
90μA であり得る）。図２は決定樹の分枝上で、基準電
流IRによりとられ得る異なる値I0〜I2をも示し、基準電
流がICの連続する値の間の中心であるように基準電流値
を選ぶことにより、３個の異なる基準電流値I0〜I2（I0
＝15μA, I1＝45μA, I2＝75μA)のみが必要である。
値 IC0〜IC3 が示されており、各値は記憶素子MCの４個
の異なるプログラム状態のそれぞれ一つに対応する（実
際の値は IC0＝0, IC1＝30μA, IC2＝60μA 及び IC3＝
90μA であり得る）。図２は決定樹の分枝上で、基準電
流IRによりとられ得る異なる値I0〜I2をも示し、基準電
流がICの連続する値の間の中心であるように基準電流値
を選ぶことにより、３個の異なる基準電流値I0〜I2（I0
＝15μA, I1＝45μA, I2＝75μA)のみが必要である。
【００３３】記憶素子MCのプログラム状態が、電流IC＝
IC2 （図３）に対応すると仮定しよう。この感知方法の
第１ステップS1は記憶素子電流ICの、値 IC0〜IC3 の組
における中央値である基準電流IR＝I1との比較を与え、
これがこの方法の効率の観点から最良の選択である。こ
の選択が素子電流ICがI1より高いことを告げると、演繹
的に、素子電流はIC2 又はIC3 と等しくなり得る。第２
ステップS2においては電流ICがIC2 とIC3 との間の中央
値である基準電流IR＝I2と比較され、ICがI2より低いこ
とが見出され、必然的に、ICはIC2 と等しくなければな
らない。記憶素子MCのプログラム条件がかくして２ステ
ップだけで決定された。
IC2 （図３）に対応すると仮定しよう。この感知方法の
第１ステップS1は記憶素子電流ICの、値 IC0〜IC3 の組
における中央値である基準電流IR＝I1との比較を与え、
これがこの方法の効率の観点から最良の選択である。こ
の選択が素子電流ICがI1より高いことを告げると、演繹
的に、素子電流はIC2 又はIC3 と等しくなり得る。第２
ステップS2においては電流ICがIC2 とIC3 との間の中央
値である基準電流IR＝I2と比較され、ICがI2より低いこ
とが見出され、必然的に、ICはIC2 と等しくなければな
らない。記憶素子MCのプログラム条件がかくして２ステ
ップだけで決定された。
【００３４】第２例として、記憶素子MCのプログラム状
態が電流IC＝IC0 （図４）に対応すると仮定しよう。第
１ステップS1において素子電流ICは再びICがI1より低い
ことを見出すために、基準電流IR＝I1と比較され、これ
はICがICO か又はIC1 のいずれかであり得ることを意味
する。第２ステップS2において電流ICがIC0 とIC1 との
間の中央値である基準電流IR＝I0と比較され、その比較
がICがI0より低いことを告げるので、ICは必然的にIC0
と等しくなければならない。再び、記憶素子MCのプログ
ラム条件は２ステップで決定された。
態が電流IC＝IC0 （図４）に対応すると仮定しよう。第
１ステップS1において素子電流ICは再びICがI1より低い
ことを見出すために、基準電流IR＝I1と比較され、これ
はICがICO か又はIC1 のいずれかであり得ることを意味
する。第２ステップS2において電流ICがIC0 とIC1 との
間の中央値である基準電流IR＝I0と比較され、その比較
がICがI0より低いことを告げるので、ICは必然的にIC0
と等しくなければならない。再び、記憶素子MCのプログ
ラム条件は２ステップで決定された。
【００３５】記憶素子MCのプログラム条件を決定するた
めに必要なステップの数は一様であり、すなわちそれは
プログラム条件それ自身には依存せず、且つそれは常に
２に等しい。16水準記憶素子のプログラム条件が４ステ
ップで決められることを示すのは簡単である。一般に、
直列二値感知方法は、記憶素子のプログラム条件と無関
係に、（ｍ＝２n による）ｍ水準記憶素子のプログラム
条件をｎステップで決めることを許容する。
めに必要なステップの数は一様であり、すなわちそれは
プログラム条件それ自身には依存せず、且つそれは常に
２に等しい。16水準記憶素子のプログラム条件が４ステ
ップで決められることを示すのは簡単である。一般に、
直列二値感知方法は、記憶素子のプログラム条件と無関
係に、（ｍ＝２n による）ｍ水準記憶素子のプログラム
条件をｎステップで決めることを許容する。
【００３６】図５は本発明による感知回路を図式的に示
している。この回路は実質的に、可変基準電流IRを発生
するためのディジタル的に駆動される可変基準電流発生
器Ｇと、基準電流IRを読まれるべの記憶素子MCにより下
げられる電流ICと比較するための電流比較器１と、逐次
近似レジスタ ("SAR")２とを具えている。
している。この回路は実質的に、可変基準電流IRを発生
するためのディジタル的に駆動される可変基準電流発生
器Ｇと、基準電流IRを読まれるべの記憶素子MCにより下
げられる電流ICと比較するための電流比較器１と、逐次
近似レジスタ ("SAR")２とを具えている。
【００３７】電流比較器１は感知されるべき記憶素子MC
のドレイン電極へ接続された反転入力端子と、可変基準
電流発生器Ｇへ接続された非反転入力端子とを有し、こ
の比較器１は逐次近似レジスタ２へ供給される出力信号
CMP を有する。逐次近似レジスタ２は更にプリセット信
号PRとクロック信号CK（タイミング信号）とを供給さ
れ、可変基準電流発生器Ｇへ（ディジタルフォーマット
で）制御信号の群CNT を供給し、この逐次近似レジスタ
２は更に感知される記憶素子MCのプログラム状態をディ
ジタルフォーマットで運ぶ出力信号の群OUT も発生す
る。
のドレイン電極へ接続された反転入力端子と、可変基準
電流発生器Ｇへ接続された非反転入力端子とを有し、こ
の比較器１は逐次近似レジスタ２へ供給される出力信号
CMP を有する。逐次近似レジスタ２は更にプリセット信
号PRとクロック信号CK（タイミング信号）とを供給さ
れ、可変基準電流発生器Ｇへ（ディジタルフォーマット
で）制御信号の群CNT を供給し、この逐次近似レジスタ
２は更に感知される記憶素子MCのプログラム状態をディ
ジタルフォーマットで運ぶ出力信号の群OUT も発生す
る。
【００３８】図６は４水準記憶素子MC（ｎ＝２及びｍ＝
４によるｍ＝２n ）に対する感知回路の特定の場合にお
ける可変基準電流発生器Ｇを図式的に示している。この
基準電流発生器Ｇは３個の異なる電流発生器IR0, IR1及
びIoffを具えている。Ioffは一定電流を発生するオフセ
ット電流発生器であり、且つ電流比較器１の非反転入力
端子へ永久に接続されている。IRO とIR1 とは、群CNT
のそれぞれの制御信号Q0及びQ1により付勢される、それ
ぞれのスイッチSW0 及びSW1 によって電流比較器１の非
反転入力端子へ代わりに接続できる。
４によるｍ＝２n ）に対する感知回路の特定の場合にお
ける可変基準電流発生器Ｇを図式的に示している。この
基準電流発生器Ｇは３個の異なる電流発生器IR0, IR1及
びIoffを具えている。Ioffは一定電流を発生するオフセ
ット電流発生器であり、且つ電流比較器１の非反転入力
端子へ永久に接続されている。IRO とIR1 とは、群CNT
のそれぞれの制御信号Q0及びQ1により付勢される、それ
ぞれのスイッチSW0 及びSW1 によって電流比較器１の非
反転入力端子へ代わりに接続できる。
【００３９】Ioffの値は図２に示された基準電流I0と等
しく、すなわちそれは(IC1＋ICO)/2（最小記憶素子電流
IC0 が零である場合には、IC1/2 ）と等しい。IRO とIR
1 との値はそれぞれIC1 とIC2 とに、すなわち記憶素子
MCにより二つの特定のプログラム状態へ下げられる電流
に等しい。
しく、すなわちそれは(IC1＋ICO)/2（最小記憶素子電流
IC0 が零である場合には、IC1/2 ）と等しい。IRO とIR
1 との値はそれぞれIC1 とIC2 とに、すなわち記憶素子
MCにより二つの特定のプログラム状態へ下げられる電流
に等しい。
【００４０】実際には、電流発生器IR0 とIR1 とは読ま
れるべき記憶素子MCと同じ２個の基準記憶素子によって
実行され、記憶素子MCの４個の可能なプログラム状態の
うちの二つに、もっと正確にはそれぞれ記憶素子電流値
IC1 及びIC2 に対応する状態にプログラムされる。
れるべき記憶素子MCと同じ２個の基準記憶素子によって
実行され、記憶素子MCの４個の可能なプログラム状態の
うちの二つに、もっと正確にはそれぞれ記憶素子電流値
IC1 及びIC2 に対応する状態にプログラムされる。
【００４１】Ioff, IR0 及びIR1 の値に対するこれらの
選択により、可変基準電流IRは次の値をとり得る。すな
わち、 ‐SW0 及びSW1 開 ：IR＝Ioff＝ (1/2)×IC1 ＝I0 ‐SW0 閉, SW1 開 ：IR＝Ioff＋IR0 ＝ (3/2)×IC1 ＝
I1 ‐SW0 開, SW1 閉 ：IR＝Ioff＋IR1 ＝ IC2＋ (1/2)×
IC1 ＝I2 これらの値は記憶素子電流値 IC0〜IC3 に対して中央で
あり、且つ値IC1 とIC2とへ一定オフセットを加える、
加法的処理により得られる。この基準電流値はオフセッ
ト電流発生器Ioffの値を単純に変えることにより調節さ
れ得る。
選択により、可変基準電流IRは次の値をとり得る。すな
わち、 ‐SW0 及びSW1 開 ：IR＝Ioff＝ (1/2)×IC1 ＝I0 ‐SW0 閉, SW1 開 ：IR＝Ioff＋IR0 ＝ (3/2)×IC1 ＝
I1 ‐SW0 開, SW1 閉 ：IR＝Ioff＋IR1 ＝ IC2＋ (1/2)×
IC1 ＝I2 これらの値は記憶素子電流値 IC0〜IC3 に対して中央で
あり、且つ値IC1 とIC2とへ一定オフセットを加える、
加法的処理により得られる。この基準電流値はオフセッ
ト電流発生器Ioffの値を単純に変えることにより調節さ
れ得る。
【００４２】これのおかげで、電流比較器１が平衡され
得る（すなわち比較されるべき電流が１：１の比率で比
較器の入力端子へ供給される）。回路及びレイアウト均
整の観点から、平衡比較器が不平衡比較器よりも良い。
更にその上、平衡比較器は良好な共通モード阻止率と、
良好な制御スイッチング特性と、低い不整合誤差とを有
する。
得る（すなわち比較されるべき電流が１：１の比率で比
較器の入力端子へ供給される）。回路及びレイアウト均
整の観点から、平衡比較器が不平衡比較器よりも良い。
更にその上、平衡比較器は良好な共通モード阻止率と、
良好な制御スイッチング特性と、低い不整合誤差とを有
する。
【００４３】電流比較器１の特性は弁別されるべきプロ
グラム水準の数に依存する。特に、入力感度（すなわち
比較器により検出され得る最小電流差）は、処理公差に
よる値のばらつきを考慮して、２個の隣接するプログラ
ム状態の電流の間の差より低くなければならない。
グラム水準の数に依存する。特に、入力感度（すなわち
比較器により検出され得る最小電流差）は、処理公差に
よる値のばらつきを考慮して、２個の隣接するプログラ
ム状態の電流の間の差より低くなければならない。
【００４４】適切な電流比較器構造が図８に示されてい
る。この回路はそれぞれ記憶素子電流IC及び基準電流IR
の電流／電圧変換を実行する２個の負荷MOSFETであるDL
及びDR（Ｐチャネル型）を具えている。MOSFETDL及びDR
のドレイン電圧４及び５がラッチを形成する２個の交差
接続されたMOSFET MS1及び MR1（Ｐチャネル型）のゲー
トを制御する。 MS1及び MR1のソース電極はクロック信
号CKから引き出される信号CKS (CKSは例えばCKの論理相
補信号であり得る) により共通に駆動される２個のそれ
ぞれのＰチャネルMOSFETT3及びT4を通して電源線VDD へ
接続され得る。MS1及び MR1のドレイン電極は信号CKS
より駆動されるＮチャネルMOSFETTEの付勢により相互に
短絡され得る。 MS1のドレイン電極が比較器出力端子CM
P を形成している。３Ｖの電源VDD が用いられた場合で
さえも、この回路は極めて高速であり、且つ約10μA の
入力感度を有することを実験に基づく試験が示した。こ
の特性が図示の比較器構造を４水準記憶素子の感知に特
に適するようにする。
る。この回路はそれぞれ記憶素子電流IC及び基準電流IR
の電流／電圧変換を実行する２個の負荷MOSFETであるDL
及びDR（Ｐチャネル型）を具えている。MOSFETDL及びDR
のドレイン電圧４及び５がラッチを形成する２個の交差
接続されたMOSFET MS1及び MR1（Ｐチャネル型）のゲー
トを制御する。 MS1及び MR1のソース電極はクロック信
号CKから引き出される信号CKS (CKSは例えばCKの論理相
補信号であり得る) により共通に駆動される２個のそれ
ぞれのＰチャネルMOSFETT3及びT4を通して電源線VDD へ
接続され得る。MS1及び MR1のドレイン電極は信号CKS
より駆動されるＮチャネルMOSFETTEの付勢により相互に
短絡され得る。 MS1のドレイン電極が比較器出力端子CM
P を形成している。３Ｖの電源VDD が用いられた場合で
さえも、この回路は極めて高速であり、且つ約10μA の
入力感度を有することを実験に基づく試験が示した。こ
の特性が図示の比較器構造を４水準記憶素子の感知に特
に適するようにする。
【００４５】逐次近似レジスタ２は逐次近似探索アルゴ
リズムを実行する順次回路網（又は状態機械）を具えて
いる。逐次近似探索の所定のステップにおける順次回路
網の状態は、現在のステップにおけるそれの状態に依存
し、且つ先のステップにおける素子電流ICと基準電流IR
との間の比較の結果に依存する。順次回路網は、比較の
結果に依存して、スイッチ SW0, SW1 を正しい順序で付
勢する。
リズムを実行する順次回路網（又は状態機械）を具えて
いる。逐次近似探索の所定のステップにおける順次回路
網の状態は、現在のステップにおけるそれの状態に依存
し、且つ先のステップにおける素子電流ICと基準電流IR
との間の比較の結果に依存する。順次回路網は、比較の
結果に依存して、スイッチ SW0, SW1 を正しい順序で付
勢する。
【００４６】図７は４水準記憶素子用感知回路の場合に
おける逐次近似レジスタ２の順次回路網の回路図であ
る。この順次回路網は２個の遅延形（Ｄ型）フリップフ
ロップFF0, FF1を具えている。各フリップフロップFF0,
FF1はクロック入力端子CKとプリセット入力端子PRとを
有し、フリップフロップFF0, FF1のクロック入力端子CK
とプリセット入力端子PRとは、それぞれクロック信号CK
とプリセット信号PRとへ共通に接続されており、もっと
正確には、FF0 は（FFO の入力端子PRにおいて反転ドッ
トにより示されているように）PRの論理相補信号を受け
取る。各フリップフロップはデータ入力端子D0, D1と、
「真」データ出力端子Q0, Q1と、Q0, Q1の論理相補信号
である「相補」データ出力端子Q0N, Q1Nとを有してお
り、この技術に熟達した人々は誰でも知っているよう
に、Ｄ型フリップフロップにおいてはクロックパルス後
の真のデータが前記のクロックパルスの間のデータ入力
の論理値をとる。第１フリップフロップFF0 のデータ入
力端子D0は第１フリップフロップFF0 の相補データ出力
Q0N を供給される。第２フリップフロップFF1 のデータ
入力端子D1は入力が信号CMP により及び第１フリップフ
ロップFF0 の相補データ出力Q0N により表現されるNOR
ゲート６の出力を供給される。
おける逐次近似レジスタ２の順次回路網の回路図であ
る。この順次回路網は２個の遅延形（Ｄ型）フリップフ
ロップFF0, FF1を具えている。各フリップフロップFF0,
FF1はクロック入力端子CKとプリセット入力端子PRとを
有し、フリップフロップFF0, FF1のクロック入力端子CK
とプリセット入力端子PRとは、それぞれクロック信号CK
とプリセット信号PRとへ共通に接続されており、もっと
正確には、FF0 は（FFO の入力端子PRにおいて反転ドッ
トにより示されているように）PRの論理相補信号を受け
取る。各フリップフロップはデータ入力端子D0, D1と、
「真」データ出力端子Q0, Q1と、Q0, Q1の論理相補信号
である「相補」データ出力端子Q0N, Q1Nとを有してお
り、この技術に熟達した人々は誰でも知っているよう
に、Ｄ型フリップフロップにおいてはクロックパルス後
の真のデータが前記のクロックパルスの間のデータ入力
の論理値をとる。第１フリップフロップFF0 のデータ入
力端子D0は第１フリップフロップFF0 の相補データ出力
Q0N を供給される。第２フリップフロップFF1 のデータ
入力端子D1は入力が信号CMP により及び第１フリップフ
ロップFF0 の相補データ出力Q0N により表現されるNOR
ゲート６の出力を供給される。
【００４７】フリップフロップFF0, FF1の真のデータ出
力Q0, Q1が、図６における可変基準電流発生器Ｇ用のデ
ィジタル制御信号の群CNT を形成する。それぞれの制御
信号Q0, Q1が論理「１」である場合にスイッチSW0, SW1
が閉じ、さもなければスイッチSW0, SW1が開く。
力Q0, Q1が、図６における可変基準電流発生器Ｇ用のデ
ィジタル制御信号の群CNT を形成する。それぞれの制御
信号Q0, Q1が論理「１」である場合にスイッチSW0, SW1
が閉じ、さもなければスイッチSW0, SW1が開く。
【００４８】インバータ３により相補された信号CMP が
２ビット出力コードOUT0, OUT1のうちの最下位ビットOU
T0を形成し、フリップフロップFF1 の真のデータ出力Q1
が２ビット出力コードOUT0, OUT1のうちの最上位ビット
OUT1を形成する。OUT0とOUT1とが図５に示された信号の
群OUT を表現する。
２ビット出力コードOUT0, OUT1のうちの最下位ビットOU
T0を形成し、フリップフロップFF1 の真のデータ出力Q1
が２ビット出力コードOUT0, OUT1のうちの最上位ビット
OUT1を形成する。OUT0とOUT1とが図５に示された信号の
群OUT を表現する。
【００４９】プリセット信号PRは、フリップフロップFF
0, FF1の始動条件が、Q0＝１及びQ1＝０に対応する条件
であることを保証するために回路出力増強において用い
られる。この条件は閉じられているスイッチSW0 に対応
し、すなわちIC0 とIC3 との間の中央値である IR＝Ioff＋IRO ＝Ioff＋IC1 ＝ (3/2)×IC1 ＝I1 の基準電流値に対応している。
0, FF1の始動条件が、Q0＝１及びQ1＝０に対応する条件
であることを保証するために回路出力増強において用い
られる。この条件は閉じられているスイッチSW0 に対応
し、すなわちIC0 とIC3 との間の中央値である IR＝Ioff＋IRO ＝Ioff＋IC1 ＝ (3/2)×IC1 ＝I1 の基準電流値に対応している。
【００５０】この感知回路の動作を、図９の真理値表
と、図１０の状態遷移図と、図１１の時間図とを参照し
て以下に説明しよう。図２〜４に関連して先に記載され
たように、２水準記憶素子MCの感知は２ステップで行わ
れる。第１ステップの始まりにおいて（図１１における
t0）Q0＝１及びQ1＝０であり、SW0 は閉じられ且つSW1
は開かれており、従ってIR＝I1であり、クロック信号CK
の立ち上がり縁で比較器１が素子電流ICを基準電流IR＝
I1と比較し、ICがIRより高い場合は CMP＝０であり、一
方ICがIRより低い場合は CMP＝１である。クロック信号
CKの立ち下がり縁で、Q0, Q1の論理状態が、 CMP＝０の
場合にはQ0＝０及びQ1＝１へ変化し、 CMP＝１の場合に
はQ0＝Q1＝０へ変化し（図９及び１０参照）、第１の場
合にはSW0は開き且つSW1 は閉じて、IC2 とIC3 との間
の中央値である IR＝Ioff＋IR1 ＝ (1/2)×IC1 ＋IC2 ＝I2 となり、一方第２の場合にはSW0 とSW1 との双方が開く
ので、IC1 とIC0 との間の中央値である IR＝Ioff＝ (1/2)×IC1 ＝I0 となる。
と、図１０の状態遷移図と、図１１の時間図とを参照し
て以下に説明しよう。図２〜４に関連して先に記載され
たように、２水準記憶素子MCの感知は２ステップで行わ
れる。第１ステップの始まりにおいて（図１１における
t0）Q0＝１及びQ1＝０であり、SW0 は閉じられ且つSW1
は開かれており、従ってIR＝I1であり、クロック信号CK
の立ち上がり縁で比較器１が素子電流ICを基準電流IR＝
I1と比較し、ICがIRより高い場合は CMP＝０であり、一
方ICがIRより低い場合は CMP＝１である。クロック信号
CKの立ち下がり縁で、Q0, Q1の論理状態が、 CMP＝０の
場合にはQ0＝０及びQ1＝１へ変化し、 CMP＝１の場合に
はQ0＝Q1＝０へ変化し（図９及び１０参照）、第１の場
合にはSW0は開き且つSW1 は閉じて、IC2 とIC3 との間
の中央値である IR＝Ioff＋IR1 ＝ (1/2)×IC1 ＋IC2 ＝I2 となり、一方第２の場合にはSW0 とSW1 との双方が開く
ので、IC1 とIC0 との間の中央値である IR＝Ioff＝ (1/2)×IC1 ＝I0 となる。
【００５１】クロック信号CKの次の立ち上がり縁におい
て、ICがIRの新しい値と比較され、ICがIRより高い場合
には CMP＝０となり、一方ICがIRより低い場合には CMP
＝１となる。 CMPとQ1との論理状態に基づいて、記憶素
子MCのプログラム状態を決定することが可能であり、有
効な出力データOUT0, OUT1がt0＋(3/2)T（ここでT はク
ロック信号CKの周期である）において、すなわち第２ク
ロックパルスの終端の前に得ることができる。クロック
信号CKの次の立ち下がり縁において、フリップフロップ
FF0, FF1が状態Q0＝１，Q1＝０へ自動的にプリセットし
（自己プリセット）、且つこの回路が新しい感知を実行
するために準備される。
て、ICがIRの新しい値と比較され、ICがIRより高い場合
には CMP＝０となり、一方ICがIRより低い場合には CMP
＝１となる。 CMPとQ1との論理状態に基づいて、記憶素
子MCのプログラム状態を決定することが可能であり、有
効な出力データOUT0, OUT1がt0＋(3/2)T（ここでT はク
ロック信号CKの周期である）において、すなわち第２ク
ロックパルスの終端の前に得ることができる。クロック
信号CKの次の立ち下がり縁において、フリップフロップ
FF0, FF1が状態Q0＝１，Q1＝０へ自動的にプリセットし
（自己プリセット）、且つこの回路が新しい感知を実行
するために準備される。
【００５２】本発明の感知回路の逐次近似レジスタ２
は、可変基準電流発生器Ｇにおいて３個の電流発生器の
うちの一つ（Ioff）が電流比較器へ永久に接続されて、
（４水準記憶素子の場合には）２個の制御信号Q0及びQ1
だけが基準電流発生器Ｇを制御するために必要である
（一般には、ｍ水準の記憶素子に対して、ｍ−２個の制
御信号が必要である）ので、すでに引用された欧州特許
出願第95830023.8号に記載された逐次近似レジスタより
も非常に単純である。更にその上、４水準記憶素子の場
合には、出力ディジタルコードOUT が、組み合わせの回
路網を必要とせず、二値探索アルゴリズムを実行する順
次回路網から直接得られる。
は、可変基準電流発生器Ｇにおいて３個の電流発生器の
うちの一つ（Ioff）が電流比較器へ永久に接続されて、
（４水準記憶素子の場合には）２個の制御信号Q0及びQ1
だけが基準電流発生器Ｇを制御するために必要である
（一般には、ｍ水準の記憶素子に対して、ｍ−２個の制
御信号が必要である）ので、すでに引用された欧州特許
出願第95830023.8号に記載された逐次近似レジスタより
も非常に単純である。更にその上、４水準記憶素子の場
合には、出力ディジタルコードOUT が、組み合わせの回
路網を必要とせず、二値探索アルゴリズムを実行する順
次回路網から直接得られる。
【００５３】先の記載は４水準記憶素子用の感知回路の
場合を一例としてとってなされた。４水準記憶素子の場
合をｍ水準記憶素子の場合に拡張して、可変基準電流発
生器Ｇは(IC0＋IC1)/2（IC0 及びIC1 はｍ水準記憶素子
の下から２個の電流である）と等しい値によるオフセッ
ト電流発生器Ioffと、IC1, IC2, …，ICm-2 と等しい値
によるｍ−２個の異なる電流発生器とを具えねばならな
い。
場合を一例としてとってなされた。４水準記憶素子の場
合をｍ水準記憶素子の場合に拡張して、可変基準電流発
生器Ｇは(IC0＋IC1)/2（IC0 及びIC1 はｍ水準記憶素子
の下から２個の電流である）と等しい値によるオフセッ
ト電流発生器Ioffと、IC1, IC2, …，ICm-2 と等しい値
によるｍ−２個の異なる電流発生器とを具えねばならな
い。
【図１】感知条件の元での多水準持久記憶素子と、直列
二値感知方法に従って記憶素子を感知するために用いら
れる基準電流発生器とを図式的に示している。
二値感知方法に従って記憶素子を感知するために用いら
れる基準電流発生器とを図式的に示している。
【図２】４水準記憶素子の４つの異なるプログラム条件
で４水準足素子により下げられる電流の分布と、直列二
値感知方法に従って記憶素子を感知するために用いられ
る基準電流の分布とを図式的に示している。
で４水準足素子により下げられる電流の分布と、直列二
値感知方法に従って記憶素子を感知するために用いられ
る基準電流の分布とを図式的に示している。
【図３】記憶素子の一つのプログラム条件に対する直列
二値感知方法のステップを図式的に示している。
二値感知方法のステップを図式的に示している。
【図４】記憶素子の別の異なるプログラム条件に対する
直列二値感知方法のステップを図式的に示している。
直列二値感知方法のステップを図式的に示している。
【図５】本発明による多水準持久記憶素子を感知するた
めの感知回路を図式的に示している。
めの感知回路を図式的に示している。
【図６】図５の感知回路のための可変基準電流発生器を
図式的に示している。
図式的に示している。
【図７】４水準記憶素子を感知するのに適した、図５の
回路の逐次近似レジスタ(SAR)の回路図である。
回路の逐次近似レジスタ(SAR)の回路図である。
【図８】図５の感知回路の電流比較器の回路図である。
【図９】図７の逐次近似レジスタの真理値表である。
【図１０】図７の逐次近似レジスタの状態遷移図であ
る。
る。
【図１１】図５の逐次近似レジスタの幾つかの信号の時
間図である。
間図である。
１ 電流比較器 ２ 逐次近似レジスタ ３ インバータ ４ MOSFET DL のドレイン電圧 ５ MOSFET DR のドレイン電圧 ６ NOR ゲート CK クロック信号 CKS クロック信号CKから引き出される信号 CMP 電流比較器の出力信号 CNT 制御信号の群 D0 第１フリップフロップのデータ入力端子 D1 第２フリップフロップのデータ入力端子 DL，DR 負荷MOSFET（Ｐチャネル型） FF0, FF1 遅延型フリップフロップ Ｇ 可変基準電流発生器 I0〜I2 電流値 IC 素子電流 IC0 〜IC3 素子電流値 Ioff オフセット電流発生器 IR 基準電流 IR0, IR1 電流発生器 MC 多水準記憶素子 MS1, MR1 ラッチを形成する２個の交差接続されたMOSF
ET OUT 出力信号の群 OUT0, OUT1 出力コード PR プリセット信号 Q0 第１フリップフロップのデータ出力端子 Q0N 第１フリップフロップの相補データ出力端子 Q1 第２フリップフロップのデータ出力端子 Q1N 第２フリップフロップの相補データ出力端子 S1 第１ステップ S2 第２ステップ SW0, SW1 スイッチ T クロック信号CKの周期 T3，T4 ＰチャネルMOSFET TE ＮチャネルMOSFET VDD 電源線 VG 制御ゲート電圧
ET OUT 出力信号の群 OUT0, OUT1 出力コード PR プリセット信号 Q0 第１フリップフロップのデータ出力端子 Q0N 第１フリップフロップの相補データ出力端子 Q1 第２フリップフロップのデータ出力端子 Q1N 第２フリップフロップの相補データ出力端子 S1 第１ステップ S2 第２ステップ SW0, SW1 スイッチ T クロック信号CKの周期 T3，T4 ＰチャネルMOSFET TE ＮチャネルMOSFET VDD 電源線 VG 制御ゲート電圧
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロベルト ガスタルディ イタリア国 ミラノ 20041 アグラー テ ブリアンツァ ヴィア ヴェルディ 38 (72)発明者 アレッサンドロ マンストレッタ イタリア国 パヴィア 27043 ブロニ ヴィア エセグィティ 31 (72)発明者 ニコラ テレコ イタリア国 アレスサンドリア 15059 モンレアレ ヴィア ローマ １ (72)発明者 グィード トレーリ イタリア国 パヴィア 27016 エッセ アレッシオ コン ヴィアロネ ヴィ ア カドルナ ４ (56)参考文献 特開 平８−297984（ＪＰ，Ａ) 特開 昭62−54896（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 16/02
Claims (8)
- 【請求項１】 ｍ＝２n （ｎ≧２）個の複数の異なるプ
ログラム水準のうちの一つのプログラム水準をとり得る
多水準記憶素子（MC）の直列二値感知用の感知回路であ
って、あらかじめ決められた条件で感知されるように記
憶素子（MC）をバイアスして、それで記憶素子（MC）が
ｍ個の複数の異なる素子電流値(IC0〜IC3)に属する値に
素子電流（IC）を下げ、各素子電流値(IC0〜IC3)が前記
のプログラム水準のうちの一つと一致するバイアス手段
と、前記素子電流（IC）を可変基準電流発生器（Ｇ）に
より発生される基準電流（IR）と比較するための電流比
較器（１）と、該電流比較器（１）の出力信号 (CMP)を
供給されて可変基準電流発生器（Ｇ）を制御する逐次近
似レジスタ（２）とを具えている感知回路において、可
変基準電流発生器（Ｇ）が電流比較器（１）へ永久に結
合されたオフセット電流発生器（Ioff）と、逐次近似レ
ジスタ（２）によって独立して活性化できる、各１個が
前記複数の素子電流値(IC0〜IC3)のうちのそれぞれ一つ
と等しい電流（IC1, IC2）を発生するｍ−２個の異なる
電流発生器（IR0, IR1）とを具えていることを特徴とす
る多水準持久記憶素子の直列二値感知用感知回路。 - 【請求項２】 請求項１記載の感知回路において、前記
オフセット電流発生器（Ioff）が前記の複数の素子電流
値(IC0〜IC3)のうちの２個の最低素子電流値（IC0, IC
1）の間の中間のオフセット電流を発生し、且つ前記の
ｍ−２個の異なる電流発生器（IR0, IR1）のうちの各１
個が、最低素子電流値 (IC0)と最大素子電流値 (IC3)と
を除いて、前記の素子電流値(IC0〜IC3)のうちの一つと
等しい電流を発生することを特徴とする多水準持久記憶
素子の直列二値感知用感知回路。 - 【請求項３】 請求項２記載の感知回路において、前記
のｍ−２個の電流発生器（IR0, IR1）の各々が最低素子
電流値 (IC0)と最大素子電流値 (IC3)とに対応するプロ
グラム水準を除いて、前記のｍ個のプログラム水準のう
ちの一つにプログラムされた基準持久記憶素子を具えて
いることを特徴とする多水準持久記憶素子の直列二値感
知用感知回路。 - 【請求項４】 請求項２又は３記載の感知回路におい
て、逐次近似レジスタ（２）が、前記可変基準電流発生
器（Ｇ）に、複数の素子電流値(IC0〜IC3)を２分する前
記の最低素子電流値 (IC0)と最大素子電流値 (IC3)と間
に具えられる値（I1）を有する基準電流（IR）を発生さ
せるあらかじめ決められた初期状態から出発して先の状
態及び電流比較器（１）の出力信号 (CMP)により決定さ
れる各状態を状態の連続を通して発展させる順序回路網
を具えて、前記順序回路網の各状態が前記可変基準電流
発生器（Ｇ）に素子電流がそれに属する複数の素子電流
値(IC0〜IC3)のうちその複数より小さい複数のうちの最
小値と最大値にとの間に具えられる値（I0, I2）を有す
るそれぞれの基準電流（IR）を発生させることを特徴と
する多水準持久記憶素子の直列二値感知用感知回路。 - 【請求項５】 請求項４記載の感知回路において、順序
回路網の前記の状態の各々一つにおいてｍ−２個の異な
る電流発生器（IR0, IR1）のうちの多くても１個が活性
化されることを特徴とする多水準持久記憶素子の直列二
値感知用感知回路。 - 【請求項６】 請求項５記載の感知回路において、前記
の順序回路網が記憶素子（MC）の感知が完成された後に
前記の初期状態へ自動的にプリセットすることを特徴と
する多水準持久記憶素子の直列二値感知用感知回路。 - 【請求項７】 可変基準電流発生器（Ｇ）がオフセット
電流発生器（Ioff）と第１の活性化できる電流発生器
(IR1)と第２の活性化できる電流発生器 (IR1)とを具え
ている、４水準持久記憶素子のための請求項４〜６のう
ちのいずれか１項に記載の感知回路において、前記の順
序回路網が２個の遅延型フリップフロップ（FF0, FF1）
を具え、第１フリップフロップ (FF0)は第１の活性化で
きる電流発生器 (IR0)の活性化を制御するデータ出力端
子（Q0）と、第１フリップフロップ (FF0)の相補データ
出力端子 (Q0N)へ接続されたデータ入力端子（D0）とを
有しており、第２フリップフロップ (FF1)は第２の活性
化できる電流発生器 (IR1)の活性化を制御するデータ出
力端子（Q1）と、第１フリップフロップ (FF0)の前記の
相補データ出力 (Q0N)及び電流比較器（１）の出力信号
(CMP)を供給されるNOR ゲート（６）の出力端子へ接続
されたデータ入力端子（D1）とを有することを特徴とす
る多水準持久記憶素子の直列二値感知用感知回路。 - 【請求項８】 請求項７記載の感知回路において、前記
２個のフリップフロップ（FF0, FF1）が前記の初期状態
において順序回路網をプリセットするために回路出力増
強に際して活性化されるプリセット信号（PR）を供給さ
れることを特徴とする多水準持久記憶素子の直列二値感
知用感知回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP95830110A EP0734024B1 (en) | 1995-03-23 | 1995-03-23 | Sensing circuit for serial dichotomic sensing of multiple-levels non-volatile memory cells |
| IT95830110:3 | 1995-03-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08339692A JPH08339692A (ja) | 1996-12-24 |
| JP2857649B2 true JP2857649B2 (ja) | 1999-02-17 |
Family
ID=8221877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6671096A Expired - Lifetime JP2857649B2 (ja) | 1995-03-23 | 1996-03-22 | 多水準持久記憶素子の直列二値感知用感知回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5673221A (ja) |
| EP (1) | EP0734024B1 (ja) |
| JP (1) | JP2857649B2 (ja) |
| DE (1) | DE69514783T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69626631T2 (de) * | 1996-06-05 | 2003-11-06 | Stmicroelectronics S.R.L., Agrate Brianza | Seitenmodusspeicher mit Mehrpegelspeicherzellen |
| KR100226769B1 (ko) * | 1996-11-19 | 1999-10-15 | 김영환 | 다중 비트 셀의 데이타 센싱장치 및 방법 |
| US6307406B1 (en) | 1998-09-25 | 2001-10-23 | Lucent Technologies, Inc. | Current comparator for current mode circuits |
| JP3366264B2 (ja) * | 1998-09-28 | 2003-01-14 | エヌイーシーマイクロシステム株式会社 | 不揮発性メモリ、メモリ検査方法 |
| CA2277717C (en) | 1999-07-12 | 2006-12-05 | Mosaid Technologies Incorporated | Circuit and method for multiple match detection in content addressable memories |
| US7079422B1 (en) | 2000-04-25 | 2006-07-18 | Samsung Electronics Co., Ltd. | Periodic refresh operations for non-volatile multiple-bit-per-cell memory |
| US6856568B1 (en) | 2000-04-25 | 2005-02-15 | Multi Level Memory Technology | Refresh operations that change address mappings in a non-volatile memory |
| US6396744B1 (en) | 2000-04-25 | 2002-05-28 | Multi Level Memory Technology | Flash memory with dynamic refresh |
| US6940772B1 (en) | 2002-03-18 | 2005-09-06 | T-Ram, Inc | Reference cells for TCCT based memory cells |
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| EP1416496A1 (en) * | 2002-11-04 | 2004-05-06 | Dialog Semiconductor GmbH | Multiple level ram device |
| DE10323012B4 (de) * | 2003-05-21 | 2005-06-02 | Austriamicrosystems Ag | Programmierbare, integrierte Schaltungsanordnung und Verfahren zur Programmierung einer integrierten Schaltungsanordnung |
| JP4130634B2 (ja) * | 2004-01-20 | 2008-08-06 | 松下電器産業株式会社 | 半導体装置 |
| ITMI20042538A1 (it) * | 2004-12-29 | 2005-03-29 | Atmel Corp | Metodo e sistema per la riduzione del soft-writing in una memoria flash a livelli multipli |
| US7196928B2 (en) * | 2005-04-05 | 2007-03-27 | Sandisk Corporation | Compensating for coupling during read operations of non-volatile memory |
| US7187585B2 (en) * | 2005-04-05 | 2007-03-06 | Sandisk Corporation | Read operation for non-volatile storage that includes compensation for coupling |
| US7196946B2 (en) * | 2005-04-05 | 2007-03-27 | Sandisk Corporation | Compensating for coupling in non-volatile storage |
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| US7952937B2 (en) | 2006-03-16 | 2011-05-31 | Freescale Semiconductor, Inc. | Wordline driver for a non-volatile memory device, a non-volatile memory device and method |
| US7948803B2 (en) | 2006-03-16 | 2011-05-24 | Freescale Semiconductor, Inc. | Non-volatile memory device and a programmable voltage reference for a non-volatile memory device |
| ITTO20070109A1 (it) * | 2007-02-14 | 2008-08-15 | St Microelectronics Srl | Circuito e metodo di lettura per un dispositivo di memoria non volatile basati sulla generazione adattativa di una grandezza elettrica di riferimento |
| US8255623B2 (en) * | 2007-09-24 | 2012-08-28 | Nvidia Corporation | Ordered storage structure providing enhanced access to stored items |
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|---|---|---|---|---|
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| US5012448A (en) * | 1985-12-13 | 1991-04-30 | Ricoh Company, Ltd. | Sense amplifier for a ROM having a multilevel memory cell |
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| FR2630573B1 (fr) * | 1988-04-26 | 1990-07-13 | Sgs Thomson Microelectronics | Memoire programmable electriquement avec plusieurs bits d'information par cellule |
| EP0724266B1 (en) * | 1995-01-27 | 2001-12-12 | STMicroelectronics S.r.l. | Successive approximation method for sensing multiple-level non-volatile memory cells and sensing circuit using such method |
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- 1995-03-23 DE DE69514783T patent/DE69514783T2/de not_active Expired - Fee Related
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-
1996
- 1996-01-29 US US08/592,939 patent/US5673221A/en not_active Ceased
- 1996-03-22 JP JP6671096A patent/JP2857649B2/ja not_active Expired - Lifetime
-
1999
- 1999-09-30 US US09/410,164 patent/USRE38166E1/en not_active Expired - Lifetime
Also Published As
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