JPS6254896A - 多値レベル読取り専用メモリ - Google Patents
多値レベル読取り専用メモリInfo
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- JPS6254896A JPS6254896A JP60193603A JP19360385A JPS6254896A JP S6254896 A JPS6254896 A JP S6254896A JP 60193603 A JP60193603 A JP 60193603A JP 19360385 A JP19360385 A JP 19360385A JP S6254896 A JPS6254896 A JP S6254896A
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- Japan
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- discriminating
- storage data
- memory
- data
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、多値レベル読取り専用メモリの記憶データ判
別回路に関する。
別回路に関する。
本発８Ａは多値レベル読取り専用メモリにお−て、複数
の記憶データ判別用Ｏ基準電圧Ｏうちの幾つかによって
記憶データを判別した信号により、他Ｏ記憶データ判別
用の基準電圧を制御することにより、記憶データを判別
する回＠！■＊ａを簡琳にしたもＱである。゛ （従来技術〕 多値レベル読取り専用メモリは現状では１セル２ビツト
が一般的であるＤで、これを例として説明する。記憶デ
ータはトランジスタＯコンダクタンスｇｒｉｔを変える
ことで多値化する方法が一般に行われる。即ちトランジ
スタにデータｏｏ 、 ｏｉ 。
の記憶データ判別用Ｏ基準電圧Ｏうちの幾つかによって
記憶データを判別した信号により、他Ｏ記憶データ判別
用の基準電圧を制御することにより、記憶データを判別
する回＠！■＊ａを簡琳にしたもＱである。゛ （従来技術〕 多値レベル読取り専用メモリは現状では１セル２ビツト
が一般的であるＤで、これを例として説明する。記憶デ
ータはトランジスタＯコンダクタンスｇｒｉｔを変える
ことで多値化する方法が一般に行われる。即ちトランジ
スタにデータｏｏ 、 ｏｉ 。
１０ 、１１に対応する４徨のｇ ｍ Ｏ１′）をとら
せ、抵抗を介してビット線ｔ−を源へ接続し、ワード線
でセル選択をしてビット線のｔＣをみると、ｉｔｃは該
ｇ％に応じた４種のレベルの１つとなるから、該４種の
レベルの各中間Ｏ匝をもつ３種の基準電圧と比較すれば
、記憶データＦｉｏｏ〜１１のどれであるかを判別する
ことができる。
せ、抵抗を介してビット線ｔ−を源へ接続し、ワード線
でセル選択をしてビット線のｔＣをみると、ｉｔｃは該
ｇ％に応じた４種のレベルの１つとなるから、該４種の
レベルの各中間Ｏ匝をもつ３種の基準電圧と比較すれば
、記憶データＦｉｏｏ〜１１のどれであるかを判別する
ことができる。
従来の多値レベル読取り専用メモリを図２に示す、１〜
３は基準電圧発生回路、４〜６は差動増幅器で記憶デー
タを基準電圧に従って判別するものである。７はセンス
電圧発生回路であるｅ ”１１）はセレクタートランジ
スタであり、ビット線選択用Ｏものである。Ｔ１１〜Ｔ
錦はＴＩ。とバランスをとる為■ものでＴ １０と同す
イズＯトランジスタである。ＴＲ，〜ＴＲ，は基準電圧
設定用Ｏトランジスタであり、得られる基準電圧をそれ
ぞれＶＲ，〜ＶＲ。
３は基準電圧発生回路、４〜６は差動増幅器で記憶デー
タを基準電圧に従って判別するものである。７はセンス
電圧発生回路であるｅ ”１１）はセレクタートランジ
スタであり、ビット線選択用Ｏものである。Ｔ１１〜Ｔ
錦はＴＩ。とバランスをとる為■ものでＴ １０と同す
イズＯトランジスタである。ＴＲ，〜ＴＲ，は基準電圧
設定用Ｏトランジスタであり、得られる基準電圧をそれ
ぞれＶＲ，〜ＶＲ。
、ｖＲ，とする、７ｍはメモリートランジスタで４種の
データに対応したトランジスタＴ１ｍＴ２ｍＴＳ、Ｔ４
のうち■１つである。
データに対応したトランジスタＴ１ｍＴ２ｍＴＳ、Ｔ４
のうち■１つである。
そして、セレクター、ワード線が選択されたときのビッ
ト線Ｏ亀ｇｖｒｒＬを、Ｔ亀〜Ｔ４に応じてそれツレｖ
ｔ ａ ｖｓ ＠ Ｔ３ ａ Ｔ４ （！： ｆ ル＠
今、Ｖ、＜ＶＲｌ＜’７ｍ＜ＶＲｔ＜’ｉ’ｓ＜ ｖＲ
ｓ＜Ｖｍ とｆｘ ル様ＫＴｔ 〜Ｔ４、ＴＲ１〜ＴＲ
，０ｇ ｍ ｆ定める。メモリトランジスタＴｍが例え
ばＴ２ならば、ｖｍはＶｌとなり、ＶＲ、（Ｖ 、＜Ｖ
Ｒ、（ＶＲ、より、差動増幅器の出力Ｘ ｄ ’７Ｒ（
Ｖｍ ｆｌらハ１ 、 ＶＲ＞ｖ？７ＬｆｘうｆｉＯト
Ｔ；ｂと、Ｘ１＝ １ ＃ Ｘｔ＝Ｘｓ＝＋ ０が得ら
れ、結局バイナリ−データｄｏ＝１ 、ｄｌ＝１が得ら
れる。同様に考えて、ＴｍがＴｌ ＋ ” ３ ａ Ｔ
４ のときのＸ０％Ｘ３、’ｄ６．ｄｌ ■出力結果
をまとめると表１の様になる。
ト線Ｏ亀ｇｖｒｒＬを、Ｔ亀〜Ｔ４に応じてそれツレｖ
ｔ ａ ｖｓ ＠ Ｔ３ ａ Ｔ４ （！： ｆ ル＠
今、Ｖ、＜ＶＲｌ＜’７ｍ＜ＶＲｔ＜’ｉ’ｓ＜ ｖＲ
ｓ＜Ｖｍ とｆｘ ル様ＫＴｔ 〜Ｔ４、ＴＲ１〜ＴＲ
，０ｇ ｍ ｆ定める。メモリトランジスタＴｍが例え
ばＴ２ならば、ｖｍはＶｌとなり、ＶＲ、（Ｖ 、＜Ｖ
Ｒ、（ＶＲ、より、差動増幅器の出力Ｘ ｄ ’７Ｒ（
Ｖｍ ｆｌらハ１ 、 ＶＲ＞ｖ？７ＬｆｘうｆｉＯト
Ｔ；ｂと、Ｘ１＝ １ ＃ Ｘｔ＝Ｘｓ＝＋ ０が得ら
れ、結局バイナリ−データｄｏ＝１ 、ｄｌ＝１が得ら
れる。同様に考えて、ＴｍがＴｌ ＋ ” ３ ａ Ｔ
４ のときのＸ０％Ｘ３、’ｄ６．ｄｌ ■出力結果
をまとめると表１の様になる。
表 １
この様にして、２ビツトＯデータを読取ることができる
。
。
〔発明が解決しようとする問題点及び目的〕しかし、前
述の従来技術では記憶データを基準電圧に応じて判別す
る差動増幅器が３つもあり構成が複雑で、またそのチッ
プ内に占める占有面積が大きい、また差動増幅器の出力
Ｘ、−Ｘ１を出力データｄｏａｄｌに変換するため００
２７２回路も必要であるという問題点を有する。そこで
本発明は、こ■様な問題点を解決するもので、その目的
とするところは、記憶データを基準電圧に応じて判別す
る回路の構成を簡単にし、さらに差動増幅器の出力を出
力データに変換するロジック回路を不要にするところに
ある。
述の従来技術では記憶データを基準電圧に応じて判別す
る差動増幅器が３つもあり構成が複雑で、またそのチッ
プ内に占める占有面積が大きい、また差動増幅器の出力
Ｘ、−Ｘ１を出力データｄｏａｄｌに変換するため００
２７２回路も必要であるという問題点を有する。そこで
本発明は、こ■様な問題点を解決するもので、その目的
とするところは、記憶データを基準電圧に応じて判別す
る回路の構成を簡単にし、さらに差動増幅器の出力を出
力データに変換するロジック回路を不要にするところに
ある。
本発明り多値レベル読取り専用メモリは、複数の記憶デ
ータ判別用Ｏ基準電圧■うちの幾つかによって記憶デー
タを判別した信号により、他の記憶データ判別用Ｏ基準
ＴＩＩＥＥＥを制御することを特徴とする。
ータ判別用Ｏ基準電圧■うちの幾つかによって記憶デー
タを判別した信号により、他の記憶データ判別用Ｏ基準
ＴＩＩＥＥＥを制御することを特徴とする。
本発明の上記’ｖｍｗによれば、幾つかの記憶データ判
別用■基準電圧によって記憶データを判別した信号によ
り他の記憶データ判別用の基準電圧を制御することによ
り、記憶データ■判別レベル数？、減らし記憶データと
記憶データ読取り用の基準電圧とを判別する回路■構成
を簡単にすることができる。
別用■基準電圧によって記憶データを判別した信号によ
り他の記憶データ判別用の基準電圧を制御することによ
り、記憶データ■判別レベル数？、減らし記憶データと
記憶データ読取り用の基準電圧とを判別する回路■構成
を簡単にすることができる。
〔ｖ８施例〕
以下に本発明の１セル２ビツトメモリで■実施例を図面
に基いて説明する。
に基いて説明する。
箔１図において従来例第２図と同一番号、同一記号ｔｖ
回％、）ランジスタ、電位は従来例と同一のものである
。ＴＲ，、ＴＲ３はインバータＩにより必ずどちらか１
つだけが選択されるｓ ＴＲ１が選択された時の基準電
圧ｔｌ−ｖＲｔｅＴ”ｓが選択された時の基準Ｎ ＥＥ
ｋ ’７Ｒｓ トｔ ；ｂ 、今、ｖｌくｖＲｌくＴ
２〈ＴＲ２＜ ｖｓ ＜ ｖＲｓ ＜ Ｔ４ トｆｘ
；ｂ 様１ｃ Ｔ １− Ｔ ４゜ＴＲ１〜ＴＲ，０
ｇｍを定める。ＴｍがＴ２Ｏときｖｍはｖｌで、”ｉ、
くＶＲ，であるから差動増幅器４の出力Ｘ１ｔｉＯであ
る。したがってＴＲ１が選択されＶｌくＶＲｌより差動
増幅器５■出力ｘ２も０となる。同［ＫＴｌｎがＴ、Ｏ
ときＶｍ ｔｉｔ Ｖ ２ ’？：、Ｔ２＜ＶＲ１であ
るからＸｋはＯである。したがってＴＲ１が選択され％
ｖＲｌ＜ ｖ＊ヨＱ ”１ ｔｉｌトｆＸル。
回％、）ランジスタ、電位は従来例と同一のものである
。ＴＲ，、ＴＲ３はインバータＩにより必ずどちらか１
つだけが選択されるｓ ＴＲ１が選択された時の基準電
圧ｔｌ−ｖＲｔｅＴ”ｓが選択された時の基準Ｎ ＥＥ
ｋ ’７Ｒｓ トｔ ；ｂ 、今、ｖｌくｖＲｌくＴ
２〈ＴＲ２＜ ｖｓ ＜ ｖＲｓ ＜ Ｔ４ トｆｘ
；ｂ 様１ｃ Ｔ １− Ｔ ４゜ＴＲ１〜ＴＲ，０
ｇｍを定める。ＴｍがＴ２Ｏときｖｍはｖｌで、”ｉ、
くＶＲ，であるから差動増幅器４の出力Ｘ１ｔｉＯであ
る。したがってＴＲ１が選択されＶｌくＶＲｌより差動
増幅器５■出力ｘ２も０となる。同［ＫＴｌｎがＴ、Ｏ
ときＶｍ ｔｉｔ Ｖ ２ ’？：、Ｔ２＜ＶＲ１であ
るからＸｋはＯである。したがってＴＲ１が選択され％
ｖＲｌ＜ ｖ＊ヨＱ ”１ ｔｉｌトｆＸル。
ＴｔｎがＴ３ＯときＶｔｎＦｉｖｓ’Ｔ：、ＴＲ２くＴ
３であるからｘｌは１である。したがってＴＲ３が選択
され、ｖｓ＜ＶＲＩ！Ｊ）Ｘｚｅ：ｔＯとなる、Ｔｍが
Ｔ４ｖときＶ ｍ ｔｄ Ｖ ４ ＴＩ、”’ ２＜
Ｔ４ ’？’ ６ ；Ｅ＞ カラＸｌ ｔ：ｌ：１とな
る。したがってＴＲ、が選択され、ＶＲ、（ＶｍよりＸ
、は１となる。
３であるからｘｌは１である。したがってＴＲ３が選択
され、ｖｓ＜ＶＲＩ！Ｊ）Ｘｚｅ：ｔＯとなる、Ｔｍが
Ｔ４ｖときＶ ｍ ｔｄ Ｖ ４ ＴＩ、”’ ２＜
Ｔ４ ’？’ ６ ；Ｅ＞ カラＸｌ ｔ：ｌ：１とな
る。したがってＴＲ、が選択され、ＶＲ、（ＶｍよりＸ
、は１となる。
以上Ｏ結果をまとめると表２の様になる。
表 ２
ζＯ様にして、２ビツトＯデータを読取ることがＣきる
。
。
１セル２ビツトメモリについてＯ実施例を説明したが、
これ以）１．θ多１直しベル読覗り専用メモリに討して
も同様の実施全行うことができる。
これ以）１．θ多１直しベル読覗り専用メモリに討して
も同様の実施全行うことができる。
Ｃ発明の効果〕
以上述べた様に本発明によれば、複数り記憶データ判別
用の基準電圧のうち■幾つかによって記憶データを判別
した信号により、他■記憶データ判別用■基尽電圧を制
御することにより、記憶データを判別する回路のＷ４改
を簡単にすることができる。また判別信号が直接出が一
夕となるため、判別君号を出力データに変換するため■
特別なロジックを必要としない効果も有する。
用の基準電圧のうち■幾つかによって記憶データを判別
した信号により、他■記憶データ判別用■基尽電圧を制
御することにより、記憶データを判別する回路のＷ４改
を簡単にすることができる。また判別信号が直接出が一
夕となるため、判別君号を出力データに変換するため■
特別なロジックを必要としない効果も有する。
帆１図は本発明による記憶データ判別回路図。
訂２図は従来の記ｔはデータ判別回路図。
３．４・鳴差動増幅器
Ｔｍ・・・メモリーセル
ＴＲ，ＴＲ・・−基準電圧設定用トランジスタ加・・・
−インバータ 以 上
−インバータ 以 上
Claims (1)
- 多値レベル読取り専用メモリにおいて、記憶データを
判別する為の複数の記憶データ判別用の基準電圧のうち
の幾つかによつて記憶データを判別した信号により、他
の記憶データ判別用の基準電圧を制御することを特徴と
する多値レベル読取り専用メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60193603A JPS6254896A (ja) | 1985-09-02 | 1985-09-02 | 多値レベル読取り専用メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60193603A JPS6254896A (ja) | 1985-09-02 | 1985-09-02 | 多値レベル読取り専用メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6254896A true JPS6254896A (ja) | 1987-03-10 |
Family
ID=16310689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60193603A Pending JPS6254896A (ja) | 1985-09-02 | 1985-09-02 | 多値レベル読取り専用メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6254896A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08297984A (ja) * | 1995-01-27 | 1996-11-12 | Sgs Thomson Microelectron Srl | 多レベル不揮発性メモリセル読み出し方法および回路 |
| JPH08339692A (ja) * | 1995-03-23 | 1996-12-24 | Sgs Thomson Microelectron Srl | 多水準持久記憶素子の直列二値感知用感知回路 |
-
1985
- 1985-09-02 JP JP60193603A patent/JPS6254896A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08297984A (ja) * | 1995-01-27 | 1996-11-12 | Sgs Thomson Microelectron Srl | 多レベル不揮発性メモリセル読み出し方法および回路 |
| JPH08339692A (ja) * | 1995-03-23 | 1996-12-24 | Sgs Thomson Microelectron Srl | 多水準持久記憶素子の直列二値感知用感知回路 |
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