JPS6254896A - 多値レベル読取り専用メモリ - Google Patents
多値レベル読取り専用メモリInfo
- Publication number
- JPS6254896A JPS6254896A JP60193603A JP19360385A JPS6254896A JP S6254896 A JPS6254896 A JP S6254896A JP 60193603 A JP60193603 A JP 60193603A JP 19360385 A JP19360385 A JP 19360385A JP S6254896 A JPS6254896 A JP S6254896A
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- JP
- Japan
- Prior art keywords
- discriminating
- storage data
- memory
- data
- stored data
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、多値レベル読取り専用メモリの記憶データ判
別回路に関する。
別回路に関する。
本発8Aは多値レベル読取り専用メモリにお−て、複数
の記憶データ判別用O基準電圧Oうちの幾つかによって
記憶データを判別した信号により、他O記憶データ判別
用の基準電圧を制御することにより、記憶データを判別
する回@!■*aを簡琳にしたもQである。゛ (従来技術〕 多値レベル読取り専用メモリは現状では1セル2ビツト
が一般的であるDで、これを例として説明する。記憶デ
ータはトランジスタOコンダクタンスgritを変える
ことで多値化する方法が一般に行われる。即ちトランジ
スタにデータoo 、 oi 。
の記憶データ判別用O基準電圧Oうちの幾つかによって
記憶データを判別した信号により、他O記憶データ判別
用の基準電圧を制御することにより、記憶データを判別
する回@!■*aを簡琳にしたもQである。゛ (従来技術〕 多値レベル読取り専用メモリは現状では1セル2ビツト
が一般的であるDで、これを例として説明する。記憶デ
ータはトランジスタOコンダクタンスgritを変える
ことで多値化する方法が一般に行われる。即ちトランジ
スタにデータoo 、 oi 。
10 、11に対応する4徨のg m O1′)をとら
せ、抵抗を介してビット線t−を源へ接続し、ワード線
でセル選択をしてビット線のtCをみると、itcは該
g%に応じた4種のレベルの1つとなるから、該4種の
レベルの各中間O匝をもつ3種の基準電圧と比較すれば
、記憶データFioo〜11のどれであるかを判別する
ことができる。
せ、抵抗を介してビット線t−を源へ接続し、ワード線
でセル選択をしてビット線のtCをみると、itcは該
g%に応じた4種のレベルの1つとなるから、該4種の
レベルの各中間O匝をもつ3種の基準電圧と比較すれば
、記憶データFioo〜11のどれであるかを判別する
ことができる。
従来の多値レベル読取り専用メモリを図2に示す、1〜
3は基準電圧発生回路、4〜6は差動増幅器で記憶デー
タを基準電圧に従って判別するものである。7はセンス
電圧発生回路であるe ”11)はセレクタートランジ
スタであり、ビット線選択用Oものである。T11〜T
錦はTI。とバランスをとる為■ものでT 10と同す
イズOトランジスタである。TR,〜TR,は基準電圧
設定用Oトランジスタであり、得られる基準電圧をそれ
ぞれVR,〜VR。
3は基準電圧発生回路、4〜6は差動増幅器で記憶デー
タを基準電圧に従って判別するものである。7はセンス
電圧発生回路であるe ”11)はセレクタートランジ
スタであり、ビット線選択用Oものである。T11〜T
錦はTI。とバランスをとる為■ものでT 10と同す
イズOトランジスタである。TR,〜TR,は基準電圧
設定用Oトランジスタであり、得られる基準電圧をそれ
ぞれVR,〜VR。
、vR,とする、7mはメモリートランジスタで4種の
データに対応したトランジスタT1mT2mTS、T4
のうち■1つである。
データに対応したトランジスタT1mT2mTS、T4
のうち■1つである。
そして、セレクター、ワード線が選択されたときのビッ
ト線O亀gvrrLを、T亀〜T4に応じてそれツレv
t a vs @ T3 a T4 (!: f ル@
今、V、<VRl<’7m<VRt<’i’s< vR
s<Vm とfx ル様KTt 〜T4、TR1〜TR
,0g m f定める。メモリトランジスタTmが例え
ばT2ならば、vmはVlとなり、VR、(V 、<V
R、(VR、より、差動増幅器の出力X d ’7R(
Vm flらハ1 、 VR>v?7LfxうfiOト
T;bと、X1= 1 # Xt=Xs=+ 0が得ら
れ、結局バイナリ−データdo=1 、dl=1が得ら
れる。同様に考えて、TmがTl + ” 3 a T
4 のときのX0%X3、’d6.dl ■出力結果
をまとめると表1の様になる。
ト線O亀gvrrLを、T亀〜T4に応じてそれツレv
t a vs @ T3 a T4 (!: f ル@
今、V、<VRl<’7m<VRt<’i’s< vR
s<Vm とfx ル様KTt 〜T4、TR1〜TR
,0g m f定める。メモリトランジスタTmが例え
ばT2ならば、vmはVlとなり、VR、(V 、<V
R、(VR、より、差動増幅器の出力X d ’7R(
Vm flらハ1 、 VR>v?7LfxうfiOト
T;bと、X1= 1 # Xt=Xs=+ 0が得ら
れ、結局バイナリ−データdo=1 、dl=1が得ら
れる。同様に考えて、TmがTl + ” 3 a T
4 のときのX0%X3、’d6.dl ■出力結果
をまとめると表1の様になる。
表 1
この様にして、2ビツトOデータを読取ることができる
。
。
〔発明が解決しようとする問題点及び目的〕しかし、前
述の従来技術では記憶データを基準電圧に応じて判別す
る差動増幅器が3つもあり構成が複雑で、またそのチッ
プ内に占める占有面積が大きい、また差動増幅器の出力
X、−X1を出力データdoadlに変換するため00
272回路も必要であるという問題点を有する。そこで
本発明は、こ■様な問題点を解決するもので、その目的
とするところは、記憶データを基準電圧に応じて判別す
る回路の構成を簡単にし、さらに差動増幅器の出力を出
力データに変換するロジック回路を不要にするところに
ある。
述の従来技術では記憶データを基準電圧に応じて判別す
る差動増幅器が3つもあり構成が複雑で、またそのチッ
プ内に占める占有面積が大きい、また差動増幅器の出力
X、−X1を出力データdoadlに変換するため00
272回路も必要であるという問題点を有する。そこで
本発明は、こ■様な問題点を解決するもので、その目的
とするところは、記憶データを基準電圧に応じて判別す
る回路の構成を簡単にし、さらに差動増幅器の出力を出
力データに変換するロジック回路を不要にするところに
ある。
本発明り多値レベル読取り専用メモリは、複数の記憶デ
ータ判別用O基準電圧■うちの幾つかによって記憶デー
タを判別した信号により、他の記憶データ判別用O基準
TIIEEEを制御することを特徴とする。
ータ判別用O基準電圧■うちの幾つかによって記憶デー
タを判別した信号により、他の記憶データ判別用O基準
TIIEEEを制御することを特徴とする。
本発明の上記’vmwによれば、幾つかの記憶データ判
別用■基準電圧によって記憶データを判別した信号によ
り他の記憶データ判別用の基準電圧を制御することによ
り、記憶データ■判別レベル数?、減らし記憶データと
記憶データ読取り用の基準電圧とを判別する回路■構成
を簡単にすることができる。
別用■基準電圧によって記憶データを判別した信号によ
り他の記憶データ判別用の基準電圧を制御することによ
り、記憶データ■判別レベル数?、減らし記憶データと
記憶データ読取り用の基準電圧とを判別する回路■構成
を簡単にすることができる。
〔v8施例〕
以下に本発明の1セル2ビツトメモリで■実施例を図面
に基いて説明する。
に基いて説明する。
箔1図において従来例第2図と同一番号、同一記号tv
回%、)ランジスタ、電位は従来例と同一のものである
。TR,、TR3はインバータIにより必ずどちらか1
つだけが選択されるs TR1が選択された時の基準電
圧tl−vRteT”sが選択された時の基準N EE
k ’7Rs トt ;b 、今、vlくvRlくT
2〈TR2< vs < vRs < T4 トfx
;b 様1c T 1− T 4゜TR1〜TR,0
gmを定める。TmがT2Oときvmはvlで、”i、
くVR,であるから差動増幅器4の出力X1tiOであ
る。したがってTR1が選択されVlくVRlより差動
増幅器5■出力x2も0となる。同[KTlnがT、O
ときVm tit V 2 ’?:、T2<VR1であ
るからXkはOである。したがってTR1が選択され%
vRl< v*ヨQ ”1 tilトfXル。
回%、)ランジスタ、電位は従来例と同一のものである
。TR,、TR3はインバータIにより必ずどちらか1
つだけが選択されるs TR1が選択された時の基準電
圧tl−vRteT”sが選択された時の基準N EE
k ’7Rs トt ;b 、今、vlくvRlくT
2〈TR2< vs < vRs < T4 トfx
;b 様1c T 1− T 4゜TR1〜TR,0
gmを定める。TmがT2Oときvmはvlで、”i、
くVR,であるから差動増幅器4の出力X1tiOであ
る。したがってTR1が選択されVlくVRlより差動
増幅器5■出力x2も0となる。同[KTlnがT、O
ときVm tit V 2 ’?:、T2<VR1であ
るからXkはOである。したがってTR1が選択され%
vRl< v*ヨQ ”1 tilトfXル。
TtnがT3OときVtnFivs’T:、TR2くT
3であるからxlは1である。したがってTR3が選択
され、vs<VRI!J)Xze:tOとなる、Tmが
T4vときV m td V 4 TI、”’ 2<
T4 ’?’ 6 ;E> カラXl t:l:1とな
る。したがってTR、が選択され、VR、(VmよりX
、は1となる。
3であるからxlは1である。したがってTR3が選択
され、vs<VRI!J)Xze:tOとなる、Tmが
T4vときV m td V 4 TI、”’ 2<
T4 ’?’ 6 ;E> カラXl t:l:1とな
る。したがってTR、が選択され、VR、(VmよりX
、は1となる。
以上O結果をまとめると表2の様になる。
表 2
ζO様にして、2ビツトOデータを読取ることがCきる
。
。
1セル2ビツトメモリについてO実施例を説明したが、
これ以)1.θ多1直しベル読覗り専用メモリに討して
も同様の実施全行うことができる。
これ以)1.θ多1直しベル読覗り専用メモリに討して
も同様の実施全行うことができる。
C発明の効果〕
以上述べた様に本発明によれば、複数り記憶データ判別
用の基準電圧のうち■幾つかによって記憶データを判別
した信号により、他■記憶データ判別用■基尽電圧を制
御することにより、記憶データを判別する回路のW4改
を簡単にすることができる。また判別信号が直接出が一
夕となるため、判別君号を出力データに変換するため■
特別なロジックを必要としない効果も有する。
用の基準電圧のうち■幾つかによって記憶データを判別
した信号により、他■記憶データ判別用■基尽電圧を制
御することにより、記憶データを判別する回路のW4改
を簡単にすることができる。また判別信号が直接出が一
夕となるため、判別君号を出力データに変換するため■
特別なロジックを必要としない効果も有する。
帆1図は本発明による記憶データ判別回路図。
訂2図は従来の記tはデータ判別回路図。
3.4・鳴差動増幅器
Tm・・・メモリーセル
TR,TR・・−基準電圧設定用トランジスタ加・・・
−インバータ 以 上
−インバータ 以 上
Claims (1)
- 多値レベル読取り専用メモリにおいて、記憶データを
判別する為の複数の記憶データ判別用の基準電圧のうち
の幾つかによつて記憶データを判別した信号により、他
の記憶データ判別用の基準電圧を制御することを特徴と
する多値レベル読取り専用メモリ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60193603A JPS6254896A (ja) | 1985-09-02 | 1985-09-02 | 多値レベル読取り専用メモリ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60193603A JPS6254896A (ja) | 1985-09-02 | 1985-09-02 | 多値レベル読取り専用メモリ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6254896A true JPS6254896A (ja) | 1987-03-10 |
Family
ID=16310689
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60193603A Pending JPS6254896A (ja) | 1985-09-02 | 1985-09-02 | 多値レベル読取り専用メモリ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6254896A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08297984A (ja) * | 1995-01-27 | 1996-11-12 | Sgs Thomson Microelectron Srl | 多レベル不揮発性メモリセル読み出し方法および回路 |
JPH08339692A (ja) * | 1995-03-23 | 1996-12-24 | Sgs Thomson Microelectron Srl | 多水準持久記憶素子の直列二値感知用感知回路 |
-
1985
- 1985-09-02 JP JP60193603A patent/JPS6254896A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08297984A (ja) * | 1995-01-27 | 1996-11-12 | Sgs Thomson Microelectron Srl | 多レベル不揮発性メモリセル読み出し方法および回路 |
JPH08339692A (ja) * | 1995-03-23 | 1996-12-24 | Sgs Thomson Microelectron Srl | 多水準持久記憶素子の直列二値感知用感知回路 |
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