JPH01317020A - Clock frequency switching system - Google Patents
Clock frequency switching systemInfo
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- JPH01317020A JPH01317020A JP63149399A JP14939988A JPH01317020A JP H01317020 A JPH01317020 A JP H01317020A JP 63149399 A JP63149399 A JP 63149399A JP 14939988 A JP14939988 A JP 14939988A JP H01317020 A JPH01317020 A JP H01317020A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は複数の異なる周波数のクロック信号を発生す
るクロック発振回路を備えたクロック出力回路のクロッ
ク周波数切換方式に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a clock frequency switching system for a clock output circuit including a clock oscillation circuit that generates clock signals of a plurality of different frequencies.
第４図はクロック信号に同期して動作する一般的な論理
回路およびその周辺回路を示すプロ・７り図である。図
において、５０及び５２はクロック信号が論理「１」で
ある期間にそれぞれの入力信号２０１及び２０３の値を
それぞれ取り込み、クロック信号が論理ｒＯＪＯ時には
クロック信号が論理「１」であった時に入力した値を保
持するランチ回路である。５１はラッチ回路を含まない
ゲート回路のみで構成された論理回路であり、入力信号
２０２の論理値の変更に従って一定時間後に出力信号２
０３の論理値を変更する。５３はシステム・クロック信
号１０２の論理値を反転して反転クロック信号２０５を
出力するインバータである。FIG. 4 is a schematic diagram showing a general logic circuit that operates in synchronization with a clock signal and its peripheral circuits. In the figure, 50 and 52 take in the values of the respective input signals 201 and 203, respectively, during the period when the clock signal is logic "1", and when the clock signal is logic rOJO, the values are input when the clock signal is logic "1". This is a launch circuit that holds a value. 51 is a logic circuit consisting only of a gate circuit without a latch circuit, and outputs the output signal 2 after a certain period of time according to a change in the logic value of the input signal 202.
Change the logical value of 03. 53 is an inverter that inverts the logical value of the system clock signal 102 and outputs an inverted clock signal 205.
次に第５図のタイミングチャートを参照して第４図の回
路の動作を説明する。人力信号２０１は、ラッチ回路５
０に入力され、システム・クロック信号１０２により遅
延され、出力信号２０２となる。この出力信号２０２は
論理回路５１により出力信号２０３となる。この出力信
号２０３は、ラッチ回路５２に入力され、クロック信号
２０５に応答して出力信号２０４となる。このようにラ
ッチ回路５０の入力信号２０１の論理値が「０」から「
１」に変化し、その後輪理値が「１」からｒＯＪになっ
た後、少し遅れてランチ回路５２の出力信号２０４の論
理値が「０」から「１」に変化し、その後輪理値が「１
」から「０」にな為。Next, the operation of the circuit shown in FIG. 4 will be explained with reference to the timing chart shown in FIG. The human input signal 201 is the latch circuit 5
0 and is delayed by system clock signal 102 to become output signal 202. This output signal 202 becomes an output signal 203 by the logic circuit 51. This output signal 203 is input to the latch circuit 52 and becomes an output signal 204 in response to a clock signal 205. In this way, the logic value of the input signal 201 of the latch circuit 50 changes from "0" to "
1", and after that the ring friction value changes from "1" to rOJ, the logic value of the output signal 204 of the launch circuit 52 changes from "0" to "1" after a little delay, and then the ring ring value changes from "0" to "1". is “1”
” to “0”.
第６図は従来のクロック周波数切換方式を採用したクロ
ック出力回路である。図において、ｌおよび２は異なる
周波数のクロック発振回路であり、３は非同期なりロッ
ク選択信号１０３によってクロック信号を選択するセレ
クタ回路である。セレクタ回路３はクロック選択信号１
０３の論理値が「０」の時にクロック発振回路１からの
クロック信号１００を選択し、クロック選択信号１０３
の論理値が「１」の時にクロック発振回路２からのクロ
ック信号１０１を選択する。FIG. 6 shows a clock output circuit employing a conventional clock frequency switching method. In the figure, 1 and 2 are clock oscillation circuits with different frequencies, and 3 is a selector circuit that selects a clock signal using an asynchronous or lock selection signal 103. Selector circuit 3 receives clock selection signal 1
When the logical value of 03 is "0", the clock signal 100 from the clock oscillation circuit 1 is selected, and the clock selection signal 103 is
When the logical value of is "1", the clock signal 101 from the clock oscillation circuit 2 is selected.
第７図は従来のクロック出力回路に対して非同期にクロ
ック選択信号１０３の論理値が「０」から「１」に変更
された時のシステム・クロック信号１０２の波形を説明
するためのタイミングチャートであり、クロック選択信
号１０３の値の変化により、システム・クロック信号１
０２は論理「０」の期間が変更以前より短い部分が発生
したことを示す。FIG. 7 is a timing chart for explaining the waveform of the system clock signal 102 when the logical value of the clock selection signal 103 is changed from "0" to "1" asynchronously with respect to the conventional clock output circuit. Yes, due to a change in the value of the clock selection signal 103, the system clock signal 1
02 indicates that a portion where the period of logic "0" is shorter than before the change has occurred.
第８図は、第７図のタイミングチャートの如くシステム
・クロック信号１０２が変化した場合における第４図の
回路の動作を示すタイミングチャートである。この第８
図は、ラッチ回路５０の出力信号２０２の論理値が「０
」から「１」に変化し、論理回路５１によって一定時間
後に論理回路５工の出力信号２０３の論理値が「０」か
らｒｌＪに変更される以前に、ラッチ回路５２のクロッ
ク信号２０５の論理値が「１」から「０」に変化してし
まった為に、ランチ回路５２の出力信号２０４が論理ｒ
ＯＪから論理「１」に変化しなかったことを示す。FIG. 8 is a timing chart showing the operation of the circuit of FIG. 4 when the system clock signal 102 changes as shown in the timing chart of FIG. This eighth
The figure shows that the logic value of the output signal 202 of the latch circuit 50 is "0".
” to “1”, and before the logic circuit 51 changes the logic value of the output signal 203 of the logic circuit 5 from “0” to rlJ after a certain period of time, the logic value of the clock signal 205 of the latch circuit 52 has changed from "1" to "0", so the output signal 204 of the launch circuit 52 becomes logic r.
It shows that there was no change from OJ to logic "1".
このように、クロック信号に同期して動作する回路は該
システム・クロック信号の１０２の論理値ｒＯＪまたは
論理値ｒｌＪの期間が短くなると誤動作する。As described above, a circuit that operates in synchronization with a clock signal malfunctions when the period of the logical value rOJ or the logical value rlJ of 102 of the system clock signal becomes short.
従来のクロック周波数切換方式は、上述したようにクロ
ック選択信号がクロック信号に同期しないような場合、
クロック信号の周波数を変更する時に、システム・クロ
ック信号を入力する後段の論理回路などが誤動作する可
能性があり、このためクロック信号の周波数を変更した
後、論理回路などをリセットしなければならず、そのま
ま論理回路などを動作させることができないという問題
点があった。In the conventional clock frequency switching method, when the clock selection signal is not synchronized with the clock signal as described above,
When changing the frequency of the clock signal, there is a possibility that the subsequent logic circuit that inputs the system clock signal may malfunction, so it is necessary to reset the logic circuit etc. after changing the frequency of the clock signal. However, there was a problem that logic circuits etc. could not be operated as they were.
この発明は上記のような問題点を解消するためになされ
たもので、クロック信号の周波数を変更する時に、シス
テム・クロック信号を入力する論理回路などが誤動作す
ることを防止し、クロック信号の周波数を変更した後、
論理回路などをリセットする必要をなくすることができ
るクロック周波数切換方式を得ることを目的とする。This invention was made in order to solve the above-mentioned problems, and it prevents the logic circuit that inputs the system clock signal from malfunctioning when changing the frequency of the clock signal. After changing the
The purpose of this invention is to obtain a clock frequency switching method that eliminates the need to reset logic circuits and the like.
この発明に係るクロック周波数切換方式は、クロック切
換信号１０４を入力しクロック選択信号１０３の変化を
セレクタ回路３からのクロック信号１０６に同期して有
効とするため同期化信号１０９およびこの同期化信号１
０９に基づいたりロック切換同期信号１１１を出力する
クロック切換同期回路１３と、セレクタ回路３からのク
ロック信号１０６とクロック切換同期回路１３からのク
ロック切換同期信号１１１との論理積をとりシステム・
クロック信号１０２を出力する論理積回路１８とを備え
、システム・クロックＬｌｔ１０２の周波数を変更する
場合に、クロック切換信号１０４をクロック切換同期回
路１３に入力して周波数切換前のセレクタ回路３からの
クロック信号１０６で同期化して得られた同期化信号１
０９により上記周波数を変更するために設定変更された
クロック選択信号１０３を有効化し、セレクト回路３か
ら周波数の変更されたクロック信号１０６を出力し、こ
の変更されたクロック信号１０６に同期してクロ・７り
切換同期回路１３から出力されたクロック切換同期信号
１１１により論理積回路１８から周波数の変更後のシス
テム・クロック信号１０２を出力することを特徴とする
ものである。The clock frequency switching method according to the present invention inputs the clock switching signal 104 and makes the change in the clock selection signal 103 valid in synchronization with the clock signal 106 from the selector circuit 3.
The clock switching synchronization circuit 13 outputs the lock switching synchronization signal 111 based on 09, the clock signal 106 from the selector circuit 3, and the clock switching synchronization signal 111 from the clock switching synchronization circuit 13.
and an AND circuit 18 that outputs a clock signal 102, and when changing the frequency of the system clock Llt102, the clock switching signal 104 is input to the clock switching synchronization circuit 13 and the clock from the selector circuit 3 before frequency switching is input. Synchronization signal 1 obtained by synchronizing with signal 106
09, the clock selection signal 103 whose settings have been changed in order to change the frequency is enabled, the select circuit 3 outputs the clock signal 106 whose frequency has been changed, and the clock signal 103 is output in synchronization with the changed clock signal 106. The system clock signal 102 whose frequency has been changed is outputted from the AND circuit 18 in accordance with the clock switching synchronization signal 111 outputted from the switching synchronization circuit 13.
システム・クロック信号１０２の周波数を変更する場合
、クロック切換同期回路１３はクロック切換信号１０４
を入力し、周波数切換前のセレクタ回路３からのクロッ
ク信号１０６で同期化して得られた同期化信号１０９を
出力する。この同期化信号１０９はクロック選択信号１
０３を有効化し、これによりセレクト回路３は周波数の
変更されたクロック信号１０６を出力する。論理積回路
１８は、その変更されたクロック信号１０６と、その変
更されたクロック信号１０６に同期してクロック切換同
期回路１３から出力されたクロック切換同期信号１１１
との論理積をとり、周波数の変更後のシステム・クロッ
ク信号１０２を出力する。When changing the frequency of the system clock signal 102, the clock switching synchronization circuit 13 changes the frequency of the clock switching signal 102.
is input, and a synchronization signal 109 obtained by synchronizing with the clock signal 106 from the selector circuit 3 before frequency switching is output. This synchronization signal 109 is the clock selection signal 1
03, thereby causing the select circuit 3 to output the clock signal 106 with a changed frequency. The AND circuit 18 receives the modified clock signal 106 and the clock switching synchronization signal 111 outputted from the clock switching synchronization circuit 13 in synchronization with the modified clock signal 106.
, and outputs the system clock signal 102 after changing the frequency.
第１図はこの発明の一実施例に係るクロック周波数切換
方式を採用したクロック出力回路の構成を示す回路図で
ある。図において、１．２は互いに周波数の異なるクロ
ック信号１００，１０１を発生する複数の発振回路、３
は複数のクロック発振回路１．２からのクロック信号１
００．］０１の一つをクロック選択信号１０３に応じて
選択して出力するセレクタ回路、４はクロック選択信号
を同期化するためのラッチ回路である。１３はクロック
切換信号１０４を入力し、クロック選択信号ｌ゛０３の
変化をセレクタ回路３からのクロック信号に同期して有
効とするための同期化信号１０９およびこの信号１０９
に基づいたクロック切換同期信号１１１を出力するクロ
ック切換同期回路である。このクロック切換同期回路１
３は、ランチ回路５〜１２と論理和回路１４とインバー
タ１５〜１７とを備えている。また、１０７はラッチ回
路８の出力信号、１０８はラッチ回路１２の出力信号で
ある。１日はセレクタ回路３からのクロック信号１０６
とクロック切換同期回路１３からのクロック切換同期信
号１１１との論理積をとりシステム・クロック信号１０
２を出力する論理積回路である。FIG. 1 is a circuit diagram showing the configuration of a clock output circuit employing a clock frequency switching method according to an embodiment of the present invention. In the figure, 1.2 is a plurality of oscillation circuits that generate clock signals 100 and 101 having different frequencies; 3;
is the clock signal 1 from multiple clock oscillation circuits 1.2
00. ]01 in accordance with the clock selection signal 103 and outputs the selected one, and 4 is a latch circuit for synchronizing the clock selection signal. 13 inputs the clock switching signal 104, and a synchronization signal 109 and this signal 109 for validating the change in the clock selection signal l'03 in synchronization with the clock signal from the selector circuit 3.
This is a clock switching synchronization circuit that outputs a clock switching synchronization signal 111 based on. This clock switching synchronous circuit 1
3 includes launch circuits 5-12, an OR circuit 14, and inverters 15-17. Further, 107 is an output signal of the latch circuit 8, and 108 is an output signal of the latch circuit 12. On the 1st, the clock signal 106 from the selector circuit 3
and the clock switching synchronization signal 111 from the clock switching synchronization circuit 13 to obtain the system clock signal 10.
This is an AND circuit that outputs 2.
次に第２図のタイミングチャートを参照して第１図の回
路の動作について説明する。Next, the operation of the circuit shown in FIG. 1 will be explained with reference to the timing chart shown in FIG.
クロック信号の周波数の切換前において、クロック選択
信号ＩＱ３及びラッチ回路４の出力信号１１０は、論理
ｒＯＪであり、クロック発振回路１からのクロック信号
１００を選択しているものとする。また、クロック切換
信号１０４の論理値は「０」であり、従ってラッチ回路
８の出力信号１０７は論理「０」、ラッチ回路１２の出
力信号１０日は論理「ｌ」、同期化信号１０９は論理「
０」、クロック切換同期信号１１１は論理「１」である
。まず、クロック選択信号１０３は論理「１」とする。It is assumed that before switching the frequency of the clock signal, the clock selection signal IQ3 and the output signal 110 of the latch circuit 4 are logic rOJ, and the clock signal 100 from the clock oscillation circuit 1 is selected. Further, the logic value of the clock switching signal 104 is "0", so the output signal 107 of the latch circuit 8 is logic "0", the output signal 10 of the latch circuit 12 is logic "L", and the synchronization signal 109 is logic "
0”, and the clock switching synchronization signal 111 is logic “1”. First, the clock selection signal 103 is set to logic "1".
しかし、同期化信号１０９が論理「０」である為にラッ
チ回路４の出力信号１１０は論理「０」のままである。However, since the synchronization signal 109 is at logic "0", the output signal 110 of the latch circuit 4 remains at logic "0".
その後、クロック切換信号１０４を論理「１」とすると
、インバータ１７およびランチ回路９．１０，１１．１
２により信号１０８が論理ｒＯＪとなり、一方、信号１
０７も論理ｒＯＪである為にセレクタ回路３からのクロ
ック信号１０６が論理ｒＯＪとなったと同時に、信号１
１１は論理「０」となる。したがって、以後システム・
クロック信号１０２は、クロック切換同期信号１１１が
論理「０」であるがぎり、クロック信号１０６の値に関
係なく、論理「０」となる。After that, when the clock switching signal 104 is set to logic "1", the inverter 17 and the launch circuits 9.10, 11.1
2 causes signal 108 to be logic rOJ, while signal 1
07 is also a logic rOJ, so at the same time the clock signal 106 from the selector circuit 3 becomes a logic rOJ, the signal 1
11 becomes logic "0". Therefore, from now on, the system
Clock signal 102 is at logic "0" regardless of the value of clock signal 106 as long as clock switching synchronization signal 111 is at logic "0".
次に同期化信号１０９が論理「１」になる為に、ランチ
回路４はクロック選択信号１０３の論理値「１」を取り
込み、これにより信号１１０が論理「１」となり、セレ
クタ回路３はクロック発振回路２からのクロック信号１
０１を選択する。この時点でクロック信号１０６はクロ
ック発振回路２により生成されるクロック信号１０１に
切り換わり、以後ランチ回路５〜１２はクロック発振回
路２からのクロック信号１０１に同期して動作する。Next, in order for the synchronization signal 109 to become logic "1", the launch circuit 4 takes in the logic value "1" of the clock selection signal 103, which causes the signal 110 to become logic "1", and the selector circuit 3 starts clock oscillation. Clock signal 1 from circuit 2
Select 01. At this point, the clock signal 106 is switched to the clock signal 101 generated by the clock oscillation circuit 2, and thereafter the launch circuits 5 to 12 operate in synchronization with the clock signal 101 from the clock oscillation circuit 2.
その後ラッチ回路５，６，７．８により信号１０７が論
理ｒｌＪとなり、クロック信号１０６が論理ｒＯＪとな
ったと同時に、クロック切換同期信号１１１は論理「１
」となる。以後、システム・クロック１０２はクロック
信号１０６の論理値に従ってその論理値が変更される。Thereafter, the latch circuits 5, 6, 7.8 cause the signal 107 to become logic rlJ, and at the same time the clock signal 106 becomes logic rOJ, the clock switching synchronization signal 111 becomes logic "1".
”. Thereafter, the logic value of system clock 102 is changed according to the logic value of clock signal 106.
次に第３図のタイミングチャートを参照してこの実施例
におけるクロック周波数切換後の動作を説明する。クロ
ック周波数切換後において、ラッチ回路８の出力信号１
０７の論理値は「１」、ラッチ回路１２の出力信号１０
８の論理値は「０」である。その後、クロック切換信号
１０４の畠４理値が「１」から「０」に変更されると、
まずラッチ回路９，１０．１１．１２により、信号１０
８の論理値が「１」となり、同期化信号１０９は論理「
０」となる。次いで、ランチ回路５．６，７゜８により
信号１０７は論理「０」となるが、クロック切換同期信
号１１１は論理「１」のまま安定している。以後は、ク
ロック選択信号１０３の値をいかに変更しようとも、同
期化信号１０９が論理ｒＯＪである為に、システム・ク
ロック（ｆ−Ｗ２Ｏ３の周波数は変更されない。Next, the operation after switching the clock frequency in this embodiment will be explained with reference to the timing chart of FIG. After switching the clock frequency, the output signal 1 of the latch circuit 8
The logic value of 07 is "1", and the output signal 10 of the latch circuit 12
The logical value of 8 is "0". After that, when the Hatake 4 logical value of the clock switching signal 104 is changed from "1" to "0",
First, the latch circuits 9, 10, 11, and 12 cause the signal 10 to
8 becomes "1", and the synchronization signal 109 becomes logic "1".
0”. Next, the signal 107 becomes logic "0" by the launch circuits 5.6, 7.8, but the clock switching synchronization signal 111 remains stable at logic "1". Thereafter, no matter how the value of the clock selection signal 103 is changed, the frequency of the system clock (f-W2O3) will not be changed because the synchronization signal 109 is the logic rOJ.
上記実施例によれば、クロック選択信号１０３に加え、
クロック周波数の切り換えを要求する同期化信号１０９
やクロック切換同期信号１１１などを設け、上記信号１
０９．１１１をクロック信号１０６に同期させ、クロッ
ク信号１０６が論理「０」となった後にシステム・クロ
ック信号１０２を停止させ、クロック周波数を切り換え
た作することはない。According to the above embodiment, in addition to the clock selection signal 103,
Synchronization signal 109 requesting switching of clock frequency
, a clock switching synchronization signal 111, etc. are provided, and the above signal 1
09.111 to the clock signal 106, and the system clock signal 102 is stopped after the clock signal 106 becomes a logic ``0'', there is no effect of switching the clock frequency.
上記実施例では互いに異なる周波数のクロック信号を発
生するクロック発振回路を２個設けた場合について説明
したが、互いに異なる周波数のクロック信号を発生する
発振回路は３個以上であってもよく、この場合も上記実
施例と同様の効果を奏する。In the above embodiment, a case was explained in which two clock oscillation circuits that generate clock signals with different frequencies are provided, but there may be three or more oscillation circuits that generate clock signals with different frequencies; This embodiment also produces the same effects as the above embodiment.
以上のように本発明によれば、システム・クロ・ツク信
号の周波数を変更する場合に、クロック切換信号をクロ
ック切換同期回路に入力して周波数切換前のセレクタ回
路からのクロック信号で同期化して得られた同！１１１
化信号により設定変更されたクロック選択信号を有効化
し、セレクト回路から周波数の変更されたクロック信号
を出力し、この変更されたクロック信号に同期してクロ
ック切換同期回路から出力されたクロック切換同期信号
により論理積回路から周波数の変更後のシステム・クロ
ック信号を出力するようにしたので、クロック信号の周
波数を変更する時に、上記クロック切換同期回路は正常
にセレクタ回路からのクロック信号を切り換え、これに
よりシステム・クロック信号を入力する論理回路などの
誤動作が防止され、また、クロック信号の周波数を変更
した後の論理回路などのリセット処理が不要となり、し
たがって信頼性の高いクロック出力回路を提供できると
いう効果が得られる。As described above, according to the present invention, when changing the frequency of the system clock signal, the clock switching signal is input to the clock switching synchronization circuit and synchronized with the clock signal from the selector circuit before frequency switching. Got same! 111
The clock selection signal whose setting has been changed by the switching signal is enabled, a clock signal with a changed frequency is output from the select circuit, and a clock switching synchronization signal is output from the clock switching synchronization circuit in synchronization with this changed clock signal. Since the AND circuit outputs the system clock signal after changing the frequency, when changing the frequency of the clock signal, the clock switching synchronization circuit normally switches the clock signal from the selector circuit. The effect is that malfunctions of logic circuits etc. that input the system clock signal are prevented, and there is no need to reset the logic circuits etc. after changing the frequency of the clock signal, thus providing a highly reliable clock output circuit. is obtained.
第１図はこの発明の一実施例に係るクロック周波数切換
方式を採用したクロック出力回路の回路図、第２図およ
び第３図はこの実施例の動作を説明するためのタイミン
グチャート、第４図は一般的な論理回路およびその周辺
回路を示すブロック図、第５図は第４図の回路の動作を
説明するためのタイミングチャート、第６図は従来のク
ロック周波数切換方式を採用したクロック出力回路のブ
ロック図、第７図はこの従来例の動作を説明するための
タイミングチャート、第８図は第４図の回路が誤動作す
ることを説明するためのタイミングチャートである。
１．２・・・・・・発振回路、３・・・・・・セレクタ
回路、１３・・・・・・クロック切換同期回路、１８・
旧・・論理積回路。
代理人 大君 増雄（ほか２名）
毛４区FIG. 1 is a circuit diagram of a clock output circuit employing a clock frequency switching method according to an embodiment of the present invention, FIGS. 2 and 3 are timing charts for explaining the operation of this embodiment, and FIG. 4 5 is a block diagram showing a general logic circuit and its peripheral circuits, FIG. 5 is a timing chart to explain the operation of the circuit in FIG. 4, and FIG. 6 is a clock output circuit using a conventional clock frequency switching method. FIG. 7 is a timing chart for explaining the operation of this conventional example, and FIG. 8 is a timing chart for explaining the malfunction of the circuit in FIG. 4. 1.2...Oscillation circuit, 3...Selector circuit, 13...Clock switching synchronous circuit, 18.
Old... logical product circuit. Agent Masuo Daikun (and 2 others) Ke 4th Ward
Claims (1)
ロック発振回路と、上記複数のクロック発振回路からの
クロック信号の一つをクロック選択信号に応じて選択し
て出力するセレクタ回路とを備えたクロック出力回路に
おいて、クロック切換信号を入力し上記クロック選択信
号の変化を上記セレクタ回路からのクロック信号に同期
して有効とするため同期化信号およびこの同期化信号に
基づいたクロック切換同期信号を出力するクロック切換
同期回路と、上記セレクタ回路からのクロック信号と上
記クロック切換同期回路からのクロック切換同期信号と
の論理積をとりシステム・クロック信号を出力する論理
積回路とを設け、上記システム・クロック信号の周波数
を変更する場合に、上記クロック切換信号を上記クロッ
ク切換同期回路に入力して周波数切換前の上記セレクタ
回路からのクロック信号で同期化して得られた同期化信
号により上記周波数を変更するために設定変更されたク
ロック選択信号を有効化し、上記セレクタ回路から周波
数の変更されたクロック信号を出力し、この変更された
クロック信号に同期して上記クロック切換同期回路から
出力されたクロック切換同期信号により上記論理積回路
から周波数の変更後のシステム・クロック信号を出力す
ることを特徴とするクロック周波数切換方式。A clock output circuit comprising a plurality of clock oscillation circuits that generate clock signals having mutually different frequencies, and a selector circuit that selects and outputs one of the clock signals from the plurality of clock oscillation circuits according to a clock selection signal. , a clock switching device inputting a clock switching signal and outputting a synchronization signal and a clock switching synchronization signal based on the synchronization signal in order to make the change in the clock selection signal valid in synchronization with the clock signal from the selector circuit. a synchronization circuit; and an AND circuit that performs an AND of a clock signal from the selector circuit and a clock switching synchronization signal from the clock switching synchronization circuit and outputs a system clock signal, When changing the frequency, the clock switching signal is input to the clock switching synchronization circuit and synchronized with the clock signal from the selector circuit before frequency switching, and the resulting synchronization signal is used to change the frequency. The changed clock selection signal is enabled, a clock signal with a changed frequency is output from the selector circuit, and the clock switching synchronization signal output from the clock switching synchronization circuit in synchronization with the changed clock signal is used to A clock frequency switching method characterized by outputting a frequency-changed system clock signal from an AND circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63149399A JPH01317020A (en) | 1988-06-17 | 1988-06-17 | Clock frequency switching system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63149399A JPH01317020A (en) | 1988-06-17 | 1988-06-17 | Clock frequency switching system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01317020A true JPH01317020A (en) | 1989-12-21 |
Family
ID=15474282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63149399A Pending JPH01317020A (en) | 1988-06-17 | 1988-06-17 | Clock frequency switching system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01317020A (en) |
-
1988
- 1988-06-17 JP JP63149399A patent/JPH01317020A/en active Pending
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