JP2849356B2 - 半導体チップのバーンイン電圧感知回路 - Google Patents
半導体チップのバーンイン電圧感知回路Info
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- 239000004065 semiconductor Substances 0.000 title claims description 56
- 238000006243 chemical reaction Methods 0.000 claims description 23
- 238000001514 detection method Methods 0.000 claims description 6
- 238000000034 method Methods 0.000 claims 1
- 230000005540 biological transmission Effects 0.000 description 13
- 238000010586 diagram Methods 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 5
- 230000010355 oscillation Effects 0.000 description 4
- 230000002950 deficient Effects 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 230000009849 deactivation Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000000415 inactivating effect Effects 0.000 description 1
- 102200091804 rs104894738 Human genes 0.000 description 1
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2855—Environmental, reliability or burn-in testing
-
- G—PHYSICS
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/26—Testing of individual semiconductor devices
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体チップのバ
ーンイン電圧感知回路に係るもので、詳しくは、バーン
イン動作時の電圧を半導体チップの製造工程偏差にかか
わりなく正常に感知し、バーンイン開始電圧（burn in
entry voltage ）とバーンイン終了電圧（burn in exit
voltage）間のヒステリシス特性を利用してバーンイン
動作を正確に行ない、信頼性を向上し得る半導体チップ
のバーンイン電圧感知回路に関するものである。
ーンイン電圧感知回路に係るもので、詳しくは、バーン
イン動作時の電圧を半導体チップの製造工程偏差にかか
わりなく正常に感知し、バーンイン開始電圧（burn in
entry voltage ）とバーンイン終了電圧（burn in exit
voltage）間のヒステリシス特性を利用してバーンイン
動作を正確に行ない、信頼性を向上し得る半導体チップ
のバーンイン電圧感知回路に関するものである。
【０００２】
【従来の技術】一般に、半導体素子を製造するとき、半
導体チップの不良品を初期の短時間内に摘出するため、
正常動作時よりも高電圧および高温度を前記半導体チッ
プに供給し、半導体チップの不良品を検出するテストと
してバーンイン（burn in ）動作を行なう。すなわち、
半導体チップのすべての素子に正常動作の電圧よりも高
い電圧を印加し、半導体チップの外部電圧レベルが正常
動作領域を超え、バーンイン動作に入るバーンイン開始
電圧（burn in entry voltage ）になると、所定電圧を
維持する内部電圧発生器からは外部電圧の変化に比例す
る電圧が発生され、バーンイン動作モードに変換され
る。その後、外部電圧が正常動作領域に還元されると、
内部電圧発生器により半導体チップの動作状態が正常モ
ードに還元されるようになっていた。
導体チップの不良品を初期の短時間内に摘出するため、
正常動作時よりも高電圧および高温度を前記半導体チッ
プに供給し、半導体チップの不良品を検出するテストと
してバーンイン（burn in ）動作を行なう。すなわち、
半導体チップのすべての素子に正常動作の電圧よりも高
い電圧を印加し、半導体チップの外部電圧レベルが正常
動作領域を超え、バーンイン動作に入るバーンイン開始
電圧（burn in entry voltage ）になると、所定電圧を
維持する内部電圧発生器からは外部電圧の変化に比例す
る電圧が発生され、バーンイン動作モードに変換され
る。その後、外部電圧が正常動作領域に還元されると、
内部電圧発生器により半導体チップの動作状態が正常モ
ードに還元されるようになっていた。
【０００３】そして、従来の半導体チップのバーンイン
電圧感知回路においては、図８に示したように、一方側
端子が外部電圧Ｖｄｄに連結されたＰＭＯＳトランジス
タ列１０と、該ＰＭＯＳトランジスタ列１０の他方側端
子にドレイン端子が連結されソース端子が接地されゲー
ト端子が基準電圧Ｖｒｅｆに連結されたＮＭＯＳトラン
ジスタ１１と、前記ＰＭＯＳトランジスタ列１０および
ＮＭＯＳトランジスタ１１の接続されたノードＮ１から
出力する電圧と基準電圧発生部（図示せず）から出力す
る基準電圧ＭＶＡとを比較する差動増幅器２０と、該差
動増幅器２０の出力信号をそれぞれ反転する各インバー
タ３０，４０，５０と、を備えていた。かつ、前記ＰＭ
ＯＳトランジスタ列１０においては、各ＰＭＯＳトラン
ジスタのゲート端子がそれぞれドレイン端子に連結され
ていた。また、前記差動増幅器２０においては、外部電
圧Ｖｄｄに各ソース端子が連結され各ゲート端子が相互
接続され各ドレイン端子が後述する各ＮＭＯＳトランジ
スタ２３，２４のドレイン端子に接続された各ＰＭＯＳ
トランジスタ２１，２２と、該ＰＭＯＳトランジスタ２
１のドレイン端子にドレイン端子が接続されソース端子
が後述するＮＭＯＳトランジスタ２５のドレイン端子に
接続されゲート端子が前記ノードＮ１に接続されたＮＭ
ＯＳトランジスタ２３と、前記ＰＭＯＳトランジスタ２
２のドレイン端子にドレイン端子が連結されソース端子
が後述するＮＭＯＳトランジスタ２５のドレイン端子に
接続されゲート端子が前記基準電圧ＭＶＡに連結された
ＮＭＯＳトランジスタ２４と、それらＮＭＯＳトランジ
スタ２３，２４の各ソース端子にドレイン端子が共通連
結されソース端子が接続されゲート端子が基準電圧発生
部（図示せず）の基準電圧ＢＩＡＳ端子に連結されたＮ
ＭＯＳトランジスタ２５と、を備え、前記ＰＭＯＳトラ
ンジスタ２１のゲート端子およびドレイン端子は相互連
結されていた。
電圧感知回路においては、図８に示したように、一方側
端子が外部電圧Ｖｄｄに連結されたＰＭＯＳトランジス
タ列１０と、該ＰＭＯＳトランジスタ列１０の他方側端
子にドレイン端子が連結されソース端子が接地されゲー
ト端子が基準電圧Ｖｒｅｆに連結されたＮＭＯＳトラン
ジスタ１１と、前記ＰＭＯＳトランジスタ列１０および
ＮＭＯＳトランジスタ１１の接続されたノードＮ１から
出力する電圧と基準電圧発生部（図示せず）から出力す
る基準電圧ＭＶＡとを比較する差動増幅器２０と、該差
動増幅器２０の出力信号をそれぞれ反転する各インバー
タ３０，４０，５０と、を備えていた。かつ、前記ＰＭ
ＯＳトランジスタ列１０においては、各ＰＭＯＳトラン
ジスタのゲート端子がそれぞれドレイン端子に連結され
ていた。また、前記差動増幅器２０においては、外部電
圧Ｖｄｄに各ソース端子が連結され各ゲート端子が相互
接続され各ドレイン端子が後述する各ＮＭＯＳトランジ
スタ２３，２４のドレイン端子に接続された各ＰＭＯＳ
トランジスタ２１，２２と、該ＰＭＯＳトランジスタ２
１のドレイン端子にドレイン端子が接続されソース端子
が後述するＮＭＯＳトランジスタ２５のドレイン端子に
接続されゲート端子が前記ノードＮ１に接続されたＮＭ
ＯＳトランジスタ２３と、前記ＰＭＯＳトランジスタ２
２のドレイン端子にドレイン端子が連結されソース端子
が後述するＮＭＯＳトランジスタ２５のドレイン端子に
接続されゲート端子が前記基準電圧ＭＶＡに連結された
ＮＭＯＳトランジスタ２４と、それらＮＭＯＳトランジ
スタ２３，２４の各ソース端子にドレイン端子が共通連
結されソース端子が接続されゲート端子が基準電圧発生
部（図示せず）の基準電圧ＢＩＡＳ端子に連結されたＮ
ＭＯＳトランジスタ２５と、を備え、前記ＰＭＯＳトラ
ンジスタ２１のゲート端子およびドレイン端子は相互連
結されていた。
【０００４】そして、このように構成された従来の半導
体チップのバーンイン電圧感知回路の作用を説明すると
次のようであった。
体チップのバーンイン電圧感知回路の作用を説明すると
次のようであった。
【０００５】まず、半導体チップに外部電圧Ｖｄｄが印
加すると、メモリセルアレイ（図示せず）駆動用の内部
基準電圧ＭＶＡとＮＭＯＳトランジスタ２５駆動用基準
電圧ＢＩＡＳとＮＭＯＳトランジスタ１１駆動用基準電
圧ＶＲＥＦとがそれぞれバーンイン電圧感知回路に印加
される。このとき、ＮＭＯＳトランジスタ１１はターン
オンされ、ノードＮ１には前記外部電圧Ｖｄｄが前記Ｐ
ＭＯＳトランジスタ列１０の各ＰＭＯＳトランジスタの
しきい電圧（threshold voltage ；Ｖｔｐ）だけ降下さ
れた電圧Ｖｄｄ−３｜Ｖｔｐ｜に現われる。次いで、差
動増幅器２０は、ＮＭＯＳトランジスタ２３のゲートに
印加する前記ノードＮ１の電圧Ｖｄｄ−３｜Ｖｔｐ｜と
ＮＭＯＳトランジスタ２４のゲート端子に印加する基準
電圧ＭＶＡレベルとを比較し該結果を出力する。そし
て、各トランジスタ２２，２４を通ってトランジスタ２
５に流れる電流は量は各トランジスタ２１，２３を通っ
てトランジスタ２５に流れる電流の量よりも多いため、
該差動増幅器２０の出力信号はすべてロー状態になる。
次いで、該ロー状態の出力信号は各インバータ３０，４
０でそれぞれ反転され、ローレベルのバーンインイネー
ブル信号ＢＩＮＥＮとして出力され、インバータ５０を
経てハイレベルのバーンインイネーブル信号／ＢＩＮＥ
Ｎに出力される。次いで、半導体チップが正常動作モー
ドであると認知し、外部電圧の変化にかかわりなく一定
の基準電圧ＭＶＡにより内部電圧を発生し、内部電圧を
一定に維持する。しかし、外部電圧Ｖｄｄが上昇してノ
ード電圧Ｖｄｄ−３｜Ｖｔｐ｜が基準電圧ＭＶＡよりも
大きくなると、前記の場合とは逆に、各トランジスタ２
１，２３を通ってトランジスタ２５に流れる電流の量が
前記各トランジスタ２２，２４を通ってトランジスタ２
５に流れる電流の量よりも大きくなるため、前記差動増
幅器２０の出力信号はハイレベルになる。次いで、該ハ
イレベルの出力信号は前記各インバータ３０，４０で順
次反転しハイレベルのバーンインイネーブル信号ＢＩＮ
ＥＮに出力され、インバータ５０を経てローレベルのバ
ーンインイネーブル信号ＢＩＮＥＮ信号に出力される。
次いで、半導体チップはバーンイン動作モードであると
認知し、外部電圧Ｖｄｄの変化に比例した電圧を内部電
圧発生用の基準電圧に選択し、バーンイン動作モードに
転換され、バーンイン動作が行なわれる。
加すると、メモリセルアレイ（図示せず）駆動用の内部
基準電圧ＭＶＡとＮＭＯＳトランジスタ２５駆動用基準
電圧ＢＩＡＳとＮＭＯＳトランジスタ１１駆動用基準電
圧ＶＲＥＦとがそれぞれバーンイン電圧感知回路に印加
される。このとき、ＮＭＯＳトランジスタ１１はターン
オンされ、ノードＮ１には前記外部電圧Ｖｄｄが前記Ｐ
ＭＯＳトランジスタ列１０の各ＰＭＯＳトランジスタの
しきい電圧（threshold voltage ；Ｖｔｐ）だけ降下さ
れた電圧Ｖｄｄ−３｜Ｖｔｐ｜に現われる。次いで、差
動増幅器２０は、ＮＭＯＳトランジスタ２３のゲートに
印加する前記ノードＮ１の電圧Ｖｄｄ−３｜Ｖｔｐ｜と
ＮＭＯＳトランジスタ２４のゲート端子に印加する基準
電圧ＭＶＡレベルとを比較し該結果を出力する。そし
て、各トランジスタ２２，２４を通ってトランジスタ２
５に流れる電流は量は各トランジスタ２１，２３を通っ
てトランジスタ２５に流れる電流の量よりも多いため、
該差動増幅器２０の出力信号はすべてロー状態になる。
次いで、該ロー状態の出力信号は各インバータ３０，４
０でそれぞれ反転され、ローレベルのバーンインイネー
ブル信号ＢＩＮＥＮとして出力され、インバータ５０を
経てハイレベルのバーンインイネーブル信号／ＢＩＮＥ
Ｎに出力される。次いで、半導体チップが正常動作モー
ドであると認知し、外部電圧の変化にかかわりなく一定
の基準電圧ＭＶＡにより内部電圧を発生し、内部電圧を
一定に維持する。しかし、外部電圧Ｖｄｄが上昇してノ
ード電圧Ｖｄｄ−３｜Ｖｔｐ｜が基準電圧ＭＶＡよりも
大きくなると、前記の場合とは逆に、各トランジスタ２
１，２３を通ってトランジスタ２５に流れる電流の量が
前記各トランジスタ２２，２４を通ってトランジスタ２
５に流れる電流の量よりも大きくなるため、前記差動増
幅器２０の出力信号はハイレベルになる。次いで、該ハ
イレベルの出力信号は前記各インバータ３０，４０で順
次反転しハイレベルのバーンインイネーブル信号ＢＩＮ
ＥＮに出力され、インバータ５０を経てローレベルのバ
ーンインイネーブル信号ＢＩＮＥＮ信号に出力される。
次いで、半導体チップはバーンイン動作モードであると
認知し、外部電圧Ｖｄｄの変化に比例した電圧を内部電
圧発生用の基準電圧に選択し、バーンイン動作モードに
転換され、バーンイン動作が行なわれる。
【０００６】
【発明が解決しようとする課題】しかるに、このような
従来の半導体チップのバーンイン電圧感知回路において
は、ＰＭＯＳトランジスタ列のしきい電圧によりバーン
イン電圧が決定されるため、半導体チップ製造工程の偏
差により該ＰＭＯＳトランジスタ列のしきい電圧Ｖｔｐ
が変化するとバーンイン電圧も変化し、変化したしきい
電圧Ｖｔｐによりバーンイン電圧が調整されるようにな
って、正確な調整を図り得ないという不都合な点があっ
た。
従来の半導体チップのバーンイン電圧感知回路において
は、ＰＭＯＳトランジスタ列のしきい電圧によりバーン
イン電圧が決定されるため、半導体チップ製造工程の偏
差により該ＰＭＯＳトランジスタ列のしきい電圧Ｖｔｐ
が変化するとバーンイン電圧も変化し、変化したしきい
電圧Ｖｔｐによりバーンイン電圧が調整されるようにな
って、正確な調整を図り得ないという不都合な点があっ
た。
【０００７】かつ、半導体チップが正常動作モードから
バーンイン動作モードに転換されると、短時間内に多量
の電流が外部電源から内部に流れ、半導体チップ内の抵
抗成分により電圧降下が発生し、該半導体チップ内の伝
達電圧は実際の外部電圧よりも低くなって、該低い外部
電圧がバーンイン電圧感知回路に印加するため、該バー
ンイン電圧感知回路はバーンイン条件の判断を誤認する
例があるという不都合な点があった。
バーンイン動作モードに転換されると、短時間内に多量
の電流が外部電源から内部に流れ、半導体チップ内の抵
抗成分により電圧降下が発生し、該半導体チップ内の伝
達電圧は実際の外部電圧よりも低くなって、該低い外部
電圧がバーンイン電圧感知回路に印加するため、該バー
ンイン電圧感知回路はバーンイン条件の判断を誤認する
例があるという不都合な点があった。
【０００８】また、半導体チップがバーンイン動作モー
ドから正常動作モードに変わると、該半導体チップ内の
電圧降下が減少されて半導体チップの動作状態を再びバ
ーンイン動作モードに転換させようとする不意のモード
変換動作の発振現象が反復して発生する憂いがあるとい
う不都合な点があった。
ドから正常動作モードに変わると、該半導体チップ内の
電圧降下が減少されて半導体チップの動作状態を再びバ
ーンイン動作モードに転換させようとする不意のモード
変換動作の発振現象が反復して発生する憂いがあるとい
う不都合な点があった。
【０００９】さらに、基準電圧Ｖｒｅｆ，ＢＩＡＳによ
り各ＮＭＯＳトランジスタ１１，２５は、常に、ターン
オンされるようになるため、電力が消耗して省エネルギ
ー化を図り得ないという不都合な点があった。
り各ＮＭＯＳトランジスタ１１，２５は、常に、ターン
オンされるようになるため、電力が消耗して省エネルギ
ー化を図り得ないという不都合な点があった。
【００１０】本発明の目的は、半導体製造工程の偏差に
かかわりなく正常な電圧からバーンイン動作の電圧が感
知されるようにし、バーンイン動作を正確に行なって信
頼性を向上し得る半導体チップのバーンイン電圧感知回
路を提供しようとするものである。
かかわりなく正常な電圧からバーンイン動作の電圧が感
知されるようにし、バーンイン動作を正確に行なって信
頼性を向上し得る半導体チップのバーンイン電圧感知回
路を提供しようとするものである。
【００１１】また、本発明の他の目的は、バーンイン開
始電圧とバーンイン終了電圧間のヒステリシス特性を利
用してバーンイン動作を行ない、従来のバーンイン動作
モードと正常動作モード間の発振現象を防止し得る半導
体チップのバーンイン電圧感知回路を提供しようとする
ものである。
始電圧とバーンイン終了電圧間のヒステリシス特性を利
用してバーンイン動作を行ない、従来のバーンイン動作
モードと正常動作モード間の発振現象を防止し得る半導
体チップのバーンイン電圧感知回路を提供しようとする
ものである。
【００１２】さらに、本発明のまた他の目的は、正常動
作モードの場合、バーンイン電圧感知回路の不要な要素
を非活性化させ、省エネルギー化を図り得る半導体チッ
プのバーンイン電圧感知回路を提供しようとするもので
ある。
作モードの場合、バーンイン電圧感知回路の不要な要素
を非活性化させ、省エネルギー化を図り得る半導体チッ
プのバーンイン電圧感知回路を提供しようとするもので
ある。
【００１３】
【課題を解決するための手段】請求項１に係る半導体チ
ップのバーンイン電圧感知回路は、印加する外部電圧の
レベルが所定の内部基準電圧レベルよりも大きいかを検
出し、該検出結果によりバーンインイネーブル信号を出
力する外部電圧感知部と、ヒステリシス特性を有してバ
ーンインイネーブル信号により制御され、分圧された外
部電圧と内部基準電圧とが印加する場合、分圧された外
部電圧が内部基準電圧にヒステリシス特性を加えた値よ
りも大きいとき第１状態のバーンイン信号を出力し、分
圧された外部電圧が内部基準電圧からヒステリシス特性
を引いた値よりも小さいとき第２状態のバーンイン信号
を出力するバーンイン転換感知部とを設けたものであ
る。
ップのバーンイン電圧感知回路は、印加する外部電圧の
レベルが所定の内部基準電圧レベルよりも大きいかを検
出し、該検出結果によりバーンインイネーブル信号を出
力する外部電圧感知部と、ヒステリシス特性を有してバ
ーンインイネーブル信号により制御され、分圧された外
部電圧と内部基準電圧とが印加する場合、分圧された外
部電圧が内部基準電圧にヒステリシス特性を加えた値よ
りも大きいとき第１状態のバーンイン信号を出力し、分
圧された外部電圧が内部基準電圧からヒステリシス特性
を引いた値よりも小さいとき第２状態のバーンイン信号
を出力するバーンイン転換感知部とを設けたものであ
る。
【００１４】請求項２に係る半導体チップのバーンイン
電圧感知回路は、請求項１の半導体チップのバーンイン
電圧感知回路において、第１状態のバーンイン信号は、
バーンイン動作の開始を表わす信号である。
電圧感知回路は、請求項１の半導体チップのバーンイン
電圧感知回路において、第１状態のバーンイン信号は、
バーンイン動作の開始を表わす信号である。
【００１５】請求項３に係る半導体チップのバーンイン
電圧感知回路は、請求項１の半導体チップのバーンイン
電圧感知回路において、第２状態のバーンイン信号は、
バーンイン動作の終了を表わす信号である。
電圧感知回路は、請求項１の半導体チップのバーンイン
電圧感知回路において、第２状態のバーンイン信号は、
バーンイン動作の終了を表わす信号である。
【００１６】請求項４に係る半導体チップのバーンイン
電圧感知回路は、請求項１の半導体チップのバーンイン
電圧感知回路において、外部電圧感知部に、外部電圧と
所定ノード間に直列に連結された複数個のＰＭＯＳトラ
ンジスタと、外部電圧が各ゲートに印加され、上記所定
ノードと接地間に直列に連結された複数個のＮＭＯＳト
ランジスタとを設け、上記複数個のＰＭＯＳトランジス
タのしきい電圧と、内部基準電圧と、上記複数個のＮＭ
ＯＳトランジスタに印加する余分の電圧と、を和した値
よりも外部電圧が大きいとき、バーンインイネーブル信
号が出力されるようになる。
電圧感知回路は、請求項１の半導体チップのバーンイン
電圧感知回路において、外部電圧感知部に、外部電圧と
所定ノード間に直列に連結された複数個のＰＭＯＳトラ
ンジスタと、外部電圧が各ゲートに印加され、上記所定
ノードと接地間に直列に連結された複数個のＮＭＯＳト
ランジスタとを設け、上記複数個のＰＭＯＳトランジス
タのしきい電圧と、内部基準電圧と、上記複数個のＮＭ
ＯＳトランジスタに印加する余分の電圧と、を和した値
よりも外部電圧が大きいとき、バーンインイネーブル信
号が出力されるようになる。
【００１７】請求項５に係る半導体チップのバーンイン
電圧感知回路は、請求項１の半導体チップのバーンイン
電圧感知回路において、前記バーンイン転換感知部に、
反転されたバーンインイネーブル信号により外部電圧を
スイッチングするＰＭＯＳトランジスタと、ヒステリシ
ス特性を有して上記ＰＭＯＳトランジスタにより動作さ
れ、分圧された外部電圧が内部基準電圧にヒステリシス
特性を加えた値よりも大きいとき第１状態のバーンイン
信号を出力し、外部電圧が内部基準電圧からヒステリシ
ス特性を引いた値よりも小さいとき第２状態のバーンイ
ン信号を出力する差動増幅器と、差動増幅器の出力信号
と反転されたバーンインイネーブル信号とが印加すると
き第１状態のバーンイン信号および第２状態のバーンイ
ン信号をそれぞれ出力するＮＯＲゲートとを設けたもの
である。
電圧感知回路は、請求項１の半導体チップのバーンイン
電圧感知回路において、前記バーンイン転換感知部に、
反転されたバーンインイネーブル信号により外部電圧を
スイッチングするＰＭＯＳトランジスタと、ヒステリシ
ス特性を有して上記ＰＭＯＳトランジスタにより動作さ
れ、分圧された外部電圧が内部基準電圧にヒステリシス
特性を加えた値よりも大きいとき第１状態のバーンイン
信号を出力し、外部電圧が内部基準電圧からヒステリシ
ス特性を引いた値よりも小さいとき第２状態のバーンイ
ン信号を出力する差動増幅器と、差動増幅器の出力信号
と反転されたバーンインイネーブル信号とが印加すると
き第１状態のバーンイン信号および第２状態のバーンイ
ン信号をそれぞれ出力するＮＯＲゲートとを設けたもの
である。
【００１８】請求項６に係る半導体チップのバーンイン
電圧感知回路は、印加する外部電圧のレベルが所定の内
部基準電圧レベルよりも大きいかを検出し、該検出結果
によりバーンインイネーブル信号を出力する外部電圧感
知部と、バーンインイネーブル信号によりイネーブルさ
れ、外部電圧の大きさに比例する第１基準電圧を出力す
る外部電圧分圧部と、バーンインイネーブル信号により
イネーブルされ、外部電圧の大きさに比例する第２基準
電圧を出力する内部基準電圧発生部と、ヒステリシス特
性を有して前記バーンインイネーブル信号により制御さ
れ、第１基準電圧が内部基準電圧にヒステリシス特性を
加えた値よりも大きいとき、バーンイン動作開始信号を
出力し、第１基準電圧が内部基準電圧からヒステリシス
特性を引いた値よりも小さいとき、バーンイン動作終了
信号を出力するバーンイン転換感知部と、バーンイン動
作開始信号およびバーンイン動作終了信号の状態に従い
第２基準電圧と内部基準電圧とを選択して出力する内部
電圧選択部とを設けたものである。
電圧感知回路は、印加する外部電圧のレベルが所定の内
部基準電圧レベルよりも大きいかを検出し、該検出結果
によりバーンインイネーブル信号を出力する外部電圧感
知部と、バーンインイネーブル信号によりイネーブルさ
れ、外部電圧の大きさに比例する第１基準電圧を出力す
る外部電圧分圧部と、バーンインイネーブル信号により
イネーブルされ、外部電圧の大きさに比例する第２基準
電圧を出力する内部基準電圧発生部と、ヒステリシス特
性を有して前記バーンインイネーブル信号により制御さ
れ、第１基準電圧が内部基準電圧にヒステリシス特性を
加えた値よりも大きいとき、バーンイン動作開始信号を
出力し、第１基準電圧が内部基準電圧からヒステリシス
特性を引いた値よりも小さいとき、バーンイン動作終了
信号を出力するバーンイン転換感知部と、バーンイン動
作開始信号およびバーンイン動作終了信号の状態に従い
第２基準電圧と内部基準電圧とを選択して出力する内部
電圧選択部とを設けたものである。
【００１９】請求項７に係る半導体チップのバーンイン
電圧感知回路は、請求項６の半導体チップのバーンイン
電圧感知回路において、内部電圧選択部は、以前に選択
された第２基準電圧または内部基準電圧を非活性化した
後、第２基準電圧と内部基準電圧とを選択し、各電圧間
の衝突を防止する。
電圧感知回路は、請求項６の半導体チップのバーンイン
電圧感知回路において、内部電圧選択部は、以前に選択
された第２基準電圧または内部基準電圧を非活性化した
後、第２基準電圧と内部基準電圧とを選択し、各電圧間
の衝突を防止する。
【００２０】
【発明の実施の形態】以下、本発明の実施の形態に対し
詳しく説明する。
詳しく説明する。
【００２１】本発明に係る半導体チップのバーンイン電
圧感知回路においては、図１に示したように、印加する
外部電圧Ｖｄｄのレベルを感知しバーンインイネーブル
信号ＢＩＥＮを出力する外部電圧感知部１００と、前記
バーンインイネーブル信号ＢＩＥＮにより外部電圧Ｖｄ
ｄを抵抗比に従い分圧し該分圧された電圧Ｖｄｉｖを出
力する外部電圧分圧部２００と、前記バーンインイネー
ブル信号ＢＩＥＮにより正常モード時の内部基準電圧Ｖ
ｉｎｔ−ｒｅｆおよび前記分圧された電圧Ｖｄｉｖを比
較してバーンイン信号ＢＵＲＮＩＮを出力するバーンイ
ン転換感知部３００と、前記バーンインイネーブル信号
ＢＩＥＮにより外部電圧Ｖｄｄの変化に比例するバーン
イン時の内部基準電圧Ｖｒｅｆ−ｂｉを出力する内部基
準電圧発生部４００と、前記バーンイン信号ＢＵＲＮＩ
Ｎにより正常動作時の内部基準電圧Ｖｉｎｔ−ｒｅｆお
よびバーンイン時の内部基準電圧Ｖｒｅｆ−ｂｉを選択
して出力する内部電圧選択部５００と、該内部電圧選択
部５００の出力信号Ｖｒｅｆ−ｍｕｘにより内部基準電
圧Ｖｉｎｔを発生し半導体チップ内の各素子を駆動する
内部電圧駆動部６００と、を備えている。
圧感知回路においては、図１に示したように、印加する
外部電圧Ｖｄｄのレベルを感知しバーンインイネーブル
信号ＢＩＥＮを出力する外部電圧感知部１００と、前記
バーンインイネーブル信号ＢＩＥＮにより外部電圧Ｖｄ
ｄを抵抗比に従い分圧し該分圧された電圧Ｖｄｉｖを出
力する外部電圧分圧部２００と、前記バーンインイネー
ブル信号ＢＩＥＮにより正常モード時の内部基準電圧Ｖ
ｉｎｔ−ｒｅｆおよび前記分圧された電圧Ｖｄｉｖを比
較してバーンイン信号ＢＵＲＮＩＮを出力するバーンイ
ン転換感知部３００と、前記バーンインイネーブル信号
ＢＩＥＮにより外部電圧Ｖｄｄの変化に比例するバーン
イン時の内部基準電圧Ｖｒｅｆ−ｂｉを出力する内部基
準電圧発生部４００と、前記バーンイン信号ＢＵＲＮＩ
Ｎにより正常動作時の内部基準電圧Ｖｉｎｔ−ｒｅｆお
よびバーンイン時の内部基準電圧Ｖｒｅｆ−ｂｉを選択
して出力する内部電圧選択部５００と、該内部電圧選択
部５００の出力信号Ｖｒｅｆ−ｍｕｘにより内部基準電
圧Ｖｉｎｔを発生し半導体チップ内の各素子を駆動する
内部電圧駆動部６００と、を備えている。
【００２２】かつ、前記外部電圧感知部１００において
は、図２に示したように、各ＰＭＯＳトランジスタ１１
０，１２０および３個のＮＭＯＳトランジスタを有した
ＮＭＯＳトランジスタ列１３０が外部電圧Ｖｄｄと接地
間に連結されている。そして、前記ＰＭＯＳトランジス
タ１１０のゲート端子はドレイン端子に接続され、前記
ＰＭＯＳトランジスタ１２０のゲート端子に正常動作時
の内部基準電圧Ｖｉｎｔ−ｒｅｆが印加され、前記ＮＭ
ＯＳトランジスタ列１３０の各ゲート端子には外部電圧
Ｖｄｄがそれぞれ印加される。かつ、前記ＰＭＯＳトラ
ンジスタ１２０とＮＭＯＳトランジスタ列１３０との接
続点ノードＮ２から出力した信号が各インバータ１４
０，１５０を経てバーンインイネーブル信号ＢＩＥＮと
して出力されるようになっている。
は、図２に示したように、各ＰＭＯＳトランジスタ１１
０，１２０および３個のＮＭＯＳトランジスタを有した
ＮＭＯＳトランジスタ列１３０が外部電圧Ｖｄｄと接地
間に連結されている。そして、前記ＰＭＯＳトランジス
タ１１０のゲート端子はドレイン端子に接続され、前記
ＰＭＯＳトランジスタ１２０のゲート端子に正常動作時
の内部基準電圧Ｖｉｎｔ−ｒｅｆが印加され、前記ＮＭ
ＯＳトランジスタ列１３０の各ゲート端子には外部電圧
Ｖｄｄがそれぞれ印加される。かつ、前記ＰＭＯＳトラ
ンジスタ１２０とＮＭＯＳトランジスタ列１３０との接
続点ノードＮ２から出力した信号が各インバータ１４
０，１５０を経てバーンインイネーブル信号ＢＩＥＮと
して出力されるようになっている。
【００２３】また、前記外部電圧分圧部２００において
は、図３に示したように、ＰＭＯＳトランジスタ２１
０、各抵抗Ｒ１，Ｒ２およびＮＭＯＳトランジスタ２２
０がそれぞれ外部電圧Ｖｄｄと接地間に直列に連結さ
れ、該ＮＭＯＳトランジスタ２２０のゲート端子に前記
外部電圧１００のバーンインイネーブル信号ＢＩＥＮが
印加され、該バーンインイネーブル信号ＢＩＥＮがイン
バータ２３０で反転され前記ＰＭＯＳトランジスタ２１
０のゲート端子に印加するようになっている。さらに、
前記各抵抗Ｒ１，Ｒ２間の接続点から外部電圧の分圧さ
れた信号Ｖｄｉｖが出力され、該接続点と接地間にＮＭ
ＯＳトランジスタ２４０が連結され、該ＮＭＯＳトラン
ジスタ２４０のゲート端子に前記インバータ２３０の出
力信号が印加するようになっている。
は、図３に示したように、ＰＭＯＳトランジスタ２１
０、各抵抗Ｒ１，Ｒ２およびＮＭＯＳトランジスタ２２
０がそれぞれ外部電圧Ｖｄｄと接地間に直列に連結さ
れ、該ＮＭＯＳトランジスタ２２０のゲート端子に前記
外部電圧１００のバーンインイネーブル信号ＢＩＥＮが
印加され、該バーンインイネーブル信号ＢＩＥＮがイン
バータ２３０で反転され前記ＰＭＯＳトランジスタ２１
０のゲート端子に印加するようになっている。さらに、
前記各抵抗Ｒ１，Ｒ２間の接続点から外部電圧の分圧さ
れた信号Ｖｄｉｖが出力され、該接続点と接地間にＮＭ
ＯＳトランジスタ２４０が連結され、該ＮＭＯＳトラン
ジスタ２４０のゲート端子に前記インバータ２３０の出
力信号が印加するようになっている。
【００２４】さらに、バーンイン反転感知部３００にお
いては、図４に示したように、前記外部電圧感知部１０
０のバーンインイネーブル信号ＢＩＥＮを反転するイン
バータ３１０と、該インバータ３１０の出力信号により
外部電圧ＶｄｄをスイッチングするＰＭＯＳトランジス
タ３２０と、該ＰＭＯＳトランジスタ３２０の出力外部
電圧Ｖｄｄにより前記外部電圧分圧部２００から出力す
る電圧Ｖｄｉｖと正常モード時の内部基準電圧Ｖｉｎｔ
−ｒｅｆとを差動増幅して出力する差動増幅器３５０
と、該差動増幅器３５０の出力信号とインバータ３１０
の出力信号とを否定論理和して出力するＮＯＲゲート３
３０と、該ＮＯＲゲート３３０の出力信号を反転しバー
ンイン信号ＢＵＲＮＩＮを出力するインバータ３４０
と、を備えている。
いては、図４に示したように、前記外部電圧感知部１０
０のバーンインイネーブル信号ＢＩＥＮを反転するイン
バータ３１０と、該インバータ３１０の出力信号により
外部電圧ＶｄｄをスイッチングするＰＭＯＳトランジス
タ３２０と、該ＰＭＯＳトランジスタ３２０の出力外部
電圧Ｖｄｄにより前記外部電圧分圧部２００から出力す
る電圧Ｖｄｉｖと正常モード時の内部基準電圧Ｖｉｎｔ
−ｒｅｆとを差動増幅して出力する差動増幅器３５０
と、該差動増幅器３５０の出力信号とインバータ３１０
の出力信号とを否定論理和して出力するＮＯＲゲート３
３０と、該ＮＯＲゲート３３０の出力信号を反転しバー
ンイン信号ＢＵＲＮＩＮを出力するインバータ３４０
と、を備えている。
【００２５】そして、前記内部基準電圧発生部４００に
おいては、図５に示したように、前記図３の外部電圧分
圧部２００と同様に構成され、ただ、各抵抗Ｒ４，Ｒ３
の抵抗値だけが異なって、バーンイン時の内部基準電圧
Ｖｒｅｆ−ｂｉを出力するようになっている。
おいては、図５に示したように、前記図３の外部電圧分
圧部２００と同様に構成され、ただ、各抵抗Ｒ４，Ｒ３
の抵抗値だけが異なって、バーンイン時の内部基準電圧
Ｖｒｅｆ−ｂｉを出力するようになっている。
【００２６】かつ、前記内部電圧選択部５００において
は、図６に示すように、前記バーンイン転換感知部３０
０のバーンイン信号ＢＵＲＮＩＮとインバータ５２３の
出力信号とを否定論理積するＮＡＮＤゲート５１１と、
該ＮＡＮＤゲート５１１の出力信号を順次反転する各イ
ンバータ５１２，５１３と、該インバータ５１３の出力
信号がＰＭＯＳトランジスタ５１５のゲートおよびイン
バータ５１４に印加し該インバータ５１４で反転された
信号がＮＭＯＳトランジスタ５１６のゲートに印加する
と正常動作時の内部基準電圧Ｖｉｎｔ−ｒｅｆを伝達す
るトランスミッションゲートＴ１と、前記バーンイン信
号ＢＵＲＮＩＮを反転するインバータ５０１と、該イン
バータ５０１の出力信号および前記インバータ５１３の
出力信号を否定論理積するＮＡＮＤゲート５２１と、該
ＮＡＮＤゲート５２１の出力信号を順次反転する各イン
バータ５２２，５２３と、該インバータ５２３の出力信
号がＰＭＯＳトランジスタ５２５のゲートおよびインバ
ータ５２４に印加し、該インバータ５２４で反転された
信号がＮＭＯＳトランジスタ５２６のゲートに印加する
とバーンイン時の内部基準電圧Ｖｒｅｆ−ｂｉを伝達す
るトランスミッションゲートＴ２と、を備えている。
は、図６に示すように、前記バーンイン転換感知部３０
０のバーンイン信号ＢＵＲＮＩＮとインバータ５２３の
出力信号とを否定論理積するＮＡＮＤゲート５１１と、
該ＮＡＮＤゲート５１１の出力信号を順次反転する各イ
ンバータ５１２，５１３と、該インバータ５１３の出力
信号がＰＭＯＳトランジスタ５１５のゲートおよびイン
バータ５１４に印加し該インバータ５１４で反転された
信号がＮＭＯＳトランジスタ５１６のゲートに印加する
と正常動作時の内部基準電圧Ｖｉｎｔ−ｒｅｆを伝達す
るトランスミッションゲートＴ１と、前記バーンイン信
号ＢＵＲＮＩＮを反転するインバータ５０１と、該イン
バータ５０１の出力信号および前記インバータ５１３の
出力信号を否定論理積するＮＡＮＤゲート５２１と、該
ＮＡＮＤゲート５２１の出力信号を順次反転する各イン
バータ５２２，５２３と、該インバータ５２３の出力信
号がＰＭＯＳトランジスタ５２５のゲートおよびインバ
ータ５２４に印加し、該インバータ５２４で反転された
信号がＮＭＯＳトランジスタ５２６のゲートに印加する
とバーンイン時の内部基準電圧Ｖｒｅｆ−ｂｉを伝達す
るトランスミッションゲートＴ２と、を備えている。
【００２７】このように構成された本発明に係る半導体
チップのバーンイン電圧感知回路の作用を説明すると次
のようである。
チップのバーンイン電圧感知回路の作用を説明すると次
のようである。
【００２８】まず、図２に示したように、バーンイン電
圧感知回路の外部電圧感知部１００に外部電圧Ｖｄｄが
印加すると、該外部電圧感知部１００は印加する外部電
圧Ｖｄｄのレベルを感知し、該感知した外部電圧Ｖｄｄ
が次式（１）の場合、該外部電圧感知部１００から出力
するバーンインイネーブル信号ＢＩＥＮはローレベルに
維持される。
圧感知回路の外部電圧感知部１００に外部電圧Ｖｄｄが
印加すると、該外部電圧感知部１００は印加する外部電
圧Ｖｄｄのレベルを感知し、該感知した外部電圧Ｖｄｄ
が次式（１）の場合、該外部電圧感知部１００から出力
するバーンインイネーブル信号ＢＩＥＮはローレベルに
維持される。
【００２９】
【数１】
【００３０】すなわち、印加する外部電圧ＶｄｄがＰＭ
ＯＳトランジスタ１２０のゲートに印加する内部基準電
圧Ｖｉｎｔ−ｒｅｆと、各ＰＭＯＳトランジスタ１１
０，１２０のしきい電圧Ｖｔｐと、該外部電圧Ｖｄｄが
各ゲートに印加するとき既に常にオン状態のＮＭＯＳト
ランジスタ列１３０に供給される余分の電圧αと、を和
した値よりも小さいと、それらＰＭＯＳトランジスタ１
１０，１２０はオフされる。したがって、それらＰＭＯ
Ｓトランジスタ１１０，１２０がオフで、ＮＭＯＳトラ
ンジスタ１３０がオンであるため、ノードＮ２に現われ
る電圧はローレベルになる。次いで、該ノードＮ２のロ
ーレベル電圧はインバータ１４０，１５０を順次通っ
て、ローレベルのバーンインイネーブル信号ＢＩＥＮと
して出力され、バーンイン転換感知部３００、外部電圧
分圧部２００、および内部基準電圧発生部４００にそれ
ぞれ印加される。この場合、該ノードＮ２の電圧が前記
余分の電圧αの影響を少なく受けるようにするため、前
記各ＰＭＯＳトランジスタ１１０，１２０の大きさ（Ｗ
／Ｌ）P を大きく設定し、逆に、電流消費を最小に減ら
すため前記ＮＭＯＳトランジスタ列１３０の各トランジ
スタの大きさ（Ｗ／Ｌ） N は前記各ＰＭＯＳトランジス
タ１１０，１２０の大きさ（Ｗ／Ｌ）P よりも小さく設
定する。
ＯＳトランジスタ１２０のゲートに印加する内部基準電
圧Ｖｉｎｔ−ｒｅｆと、各ＰＭＯＳトランジスタ１１
０，１２０のしきい電圧Ｖｔｐと、該外部電圧Ｖｄｄが
各ゲートに印加するとき既に常にオン状態のＮＭＯＳト
ランジスタ列１３０に供給される余分の電圧αと、を和
した値よりも小さいと、それらＰＭＯＳトランジスタ１
１０，１２０はオフされる。したがって、それらＰＭＯ
Ｓトランジスタ１１０，１２０がオフで、ＮＭＯＳトラ
ンジスタ１３０がオンであるため、ノードＮ２に現われ
る電圧はローレベルになる。次いで、該ノードＮ２のロ
ーレベル電圧はインバータ１４０，１５０を順次通っ
て、ローレベルのバーンインイネーブル信号ＢＩＥＮと
して出力され、バーンイン転換感知部３００、外部電圧
分圧部２００、および内部基準電圧発生部４００にそれ
ぞれ印加される。この場合、該ノードＮ２の電圧が前記
余分の電圧αの影響を少なく受けるようにするため、前
記各ＰＭＯＳトランジスタ１１０，１２０の大きさ（Ｗ
／Ｌ）P を大きく設定し、逆に、電流消費を最小に減ら
すため前記ＮＭＯＳトランジスタ列１３０の各トランジ
スタの大きさ（Ｗ／Ｌ） N は前記各ＰＭＯＳトランジス
タ１１０，１２０の大きさ（Ｗ／Ｌ）P よりも小さく設
定する。
【００３１】かつ、図３に示したように、前記外部電圧
分圧部２００のＮＭＯＳトランジスタ２２０のゲートに
前記ローレベルのバーンインイネーブル信号ＢＩＥＮが
印加され、インバータ２３０でハイレベルに反転された
後、ＰＭＯＳトランジスタ２１０およびＮＭＯＳトラン
ジスタ２４０のゲートにそれぞれ印加される。したがっ
て、それらＰＭＯＳトランジスタ２１０およびＮＭＯＳ
トランジスタ２２０はそれぞれオフされ、ＮＭＯＳトラ
ンジスタ２４０はオンになって外部電圧分圧部２００か
らの出力電圧Ｖｄｉｖはローレベルになる。また、図４
に示したように、バーンイン転換感知部３００のインバ
ータ３１０に印加したローレベルのバーンインイネーブ
ル信号ＢＩＥＮはハイレベルに反転してＰＭＯＳトラン
ジスタ３２０のゲートに印加され、該ＰＭＯＳトランジ
スタ３２０はオフされ差動増幅器３５０が遮断される。
次いで、ハイレベルのバーンインイネーブル信号ＢＩＥ
ＮはＮＯＲゲート３３０の一方側端子に印加され、該Ｎ
ＯＲゲート３３０の他方側端子に印加する差動増幅器３
５０の出力信号にはかかわりなくローレベルの信号が出
力される。次いで、該ローレベルの信号はインバータ３
４０に印加してハイレベルに反転され、バーンイン転換
感知部３００からはハイレベルのバーンイン信号ＢＵＲ
ＮＩＮが出力される。さらに、内部基準電圧発生部４０
０に印加したローレベルのバーンインイネーブル信号Ｂ
ＩＥＮは、該内部基準電圧発生部４００が各抵抗Ｒ３，
Ｒ４の値だけを除きすべての構造が図３の外部電圧分圧
部２００と同様であるため、該内部基準電圧発生部４０
０の各要素を通った後ローレベルのバーンイン時の内部
基準電圧Ｖｒｅｆ−ｉｎとして出力される。
分圧部２００のＮＭＯＳトランジスタ２２０のゲートに
前記ローレベルのバーンインイネーブル信号ＢＩＥＮが
印加され、インバータ２３０でハイレベルに反転された
後、ＰＭＯＳトランジスタ２１０およびＮＭＯＳトラン
ジスタ２４０のゲートにそれぞれ印加される。したがっ
て、それらＰＭＯＳトランジスタ２１０およびＮＭＯＳ
トランジスタ２２０はそれぞれオフされ、ＮＭＯＳトラ
ンジスタ２４０はオンになって外部電圧分圧部２００か
らの出力電圧Ｖｄｉｖはローレベルになる。また、図４
に示したように、バーンイン転換感知部３００のインバ
ータ３１０に印加したローレベルのバーンインイネーブ
ル信号ＢＩＥＮはハイレベルに反転してＰＭＯＳトラン
ジスタ３２０のゲートに印加され、該ＰＭＯＳトランジ
スタ３２０はオフされ差動増幅器３５０が遮断される。
次いで、ハイレベルのバーンインイネーブル信号ＢＩＥ
ＮはＮＯＲゲート３３０の一方側端子に印加され、該Ｎ
ＯＲゲート３３０の他方側端子に印加する差動増幅器３
５０の出力信号にはかかわりなくローレベルの信号が出
力される。次いで、該ローレベルの信号はインバータ３
４０に印加してハイレベルに反転され、バーンイン転換
感知部３００からはハイレベルのバーンイン信号ＢＵＲ
ＮＩＮが出力される。さらに、内部基準電圧発生部４０
０に印加したローレベルのバーンインイネーブル信号Ｂ
ＩＥＮは、該内部基準電圧発生部４００が各抵抗Ｒ３，
Ｒ４の値だけを除きすべての構造が図３の外部電圧分圧
部２００と同様であるため、該内部基準電圧発生部４０
０の各要素を通った後ローレベルのバーンイン時の内部
基準電圧Ｖｒｅｆ−ｉｎとして出力される。
【００３２】次いで、図６に示したように、前記バーン
イン転換感知部３００から出力したハイレベルのバーン
イン信号ＢＵＲＮＩＮは内部電圧選択部５００のインバ
ータ５０１およびＮＡＮＤゲート５１１に印加され、該
インバータ５０１でローレベルに反転してＮＡＮＤゲー
ト５２１の一方側端子に出力され、該ＮＡＮＤゲート５
２１は他方端子に印加する信号にはかかわりなくハイレ
ベルの信号を出力する。次いで該出力信号は各インバー
タ５２２，５２３に印加して順次反転され、該インバー
タ５２３からはハイレベルの信号が出力してトランスミ
ッションゲートＴ２のＰＭＯＳトランジスタ５２５に印
加され、該トランスミッションゲートＴ２のＮＭＯＳト
ランジスタ５２６には前記ハイレベルの信号がインバー
タ５２４により反転されてローレベルの信号が印加され
る。したがって、該トランスミッションゲートＴ２はオ
フされ、バーンイン時の内部基準電圧Ｖｒｅｆ−ｂｉは
伝達されなくなる。一方、前記インバータ５２３から出
力したハイレベルの信号と前記バーンイン信号ＢＵＲＮ
ＩＮとは前記ＮＡＮＤゲート５１１で否定論理積され、
ローレベルの信号が各インバータ５１２，５１３に印加
して順次反転され、ローレベルの信号がトランスミッシ
ョンゲートＴ１のＰＭＯＳトランジスタ５１５に印加
し、該トランスミッションゲートＴ１のＮＭＯＳトラン
ジスタ５１６にはインバータ５１４より反転されたハイ
レベルの信号が印加される。したがって、該トランスミ
ッションゲートＴ１はオンになり、印加する正常動作時
の内部基準電圧Ｖｉｎｔ−ｒｅｆを伝達するようになる
ので、内部基準電圧選択部５００からは、該正常動作時
の内部基準電圧Ｖｉｎｔ−ｒｅｆを選択した内部基準電
圧信号Ｖｒｅｆ−ｍｕｘが出力される。次いで、該内部
基準電圧信号Ｖｒｅｆ−ｍｕｘにより内部電圧駆動部６
００は外部電圧Ｖｄｄの変化によりかかわりなく常に一
定な内部電圧Ｖｉｎｔで半導体チップ内部の素子を駆動
させ、前記外部電圧分圧部２００、バーンイン転換感知
部３００、およびバーンイン時の内部基準電圧発生部４
００はすべて動作しなくなるため、電力の消耗が節減さ
れる。
イン転換感知部３００から出力したハイレベルのバーン
イン信号ＢＵＲＮＩＮは内部電圧選択部５００のインバ
ータ５０１およびＮＡＮＤゲート５１１に印加され、該
インバータ５０１でローレベルに反転してＮＡＮＤゲー
ト５２１の一方側端子に出力され、該ＮＡＮＤゲート５
２１は他方端子に印加する信号にはかかわりなくハイレ
ベルの信号を出力する。次いで該出力信号は各インバー
タ５２２，５２３に印加して順次反転され、該インバー
タ５２３からはハイレベルの信号が出力してトランスミ
ッションゲートＴ２のＰＭＯＳトランジスタ５２５に印
加され、該トランスミッションゲートＴ２のＮＭＯＳト
ランジスタ５２６には前記ハイレベルの信号がインバー
タ５２４により反転されてローレベルの信号が印加され
る。したがって、該トランスミッションゲートＴ２はオ
フされ、バーンイン時の内部基準電圧Ｖｒｅｆ−ｂｉは
伝達されなくなる。一方、前記インバータ５２３から出
力したハイレベルの信号と前記バーンイン信号ＢＵＲＮ
ＩＮとは前記ＮＡＮＤゲート５１１で否定論理積され、
ローレベルの信号が各インバータ５１２，５１３に印加
して順次反転され、ローレベルの信号がトランスミッシ
ョンゲートＴ１のＰＭＯＳトランジスタ５１５に印加
し、該トランスミッションゲートＴ１のＮＭＯＳトラン
ジスタ５１６にはインバータ５１４より反転されたハイ
レベルの信号が印加される。したがって、該トランスミ
ッションゲートＴ１はオンになり、印加する正常動作時
の内部基準電圧Ｖｉｎｔ−ｒｅｆを伝達するようになる
ので、内部基準電圧選択部５００からは、該正常動作時
の内部基準電圧Ｖｉｎｔ−ｒｅｆを選択した内部基準電
圧信号Ｖｒｅｆ−ｍｕｘが出力される。次いで、該内部
基準電圧信号Ｖｒｅｆ−ｍｕｘにより内部電圧駆動部６
００は外部電圧Ｖｄｄの変化によりかかわりなく常に一
定な内部電圧Ｖｉｎｔで半導体チップ内部の素子を駆動
させ、前記外部電圧分圧部２００、バーンイン転換感知
部３００、およびバーンイン時の内部基準電圧発生部４
００はすべて動作しなくなるため、電力の消耗が節減さ
れる。
【００３３】そして、たとえば、外部電圧Ｖｄｄが３．
３±０．３Ｖで、正常動作時の内部基準電圧Ｖｉｎｔ−
ｒｅｆが２．５Ｖ、しきい電圧Ｖｔｐが０．８Ｖである
と、式（１）の右辺（Ｖｉｎｔ−ｒｅｆ＋２｜Ｖｔｐ｜
＋α）の値は４．１Ｖ＋αとなる。このとき、式（１）
の左辺の外部電圧Ｖｄｄの最大値は３．６Ｖであるた
め、半導体チップは正常動作を行なう。
３±０．３Ｖで、正常動作時の内部基準電圧Ｖｉｎｔ−
ｒｅｆが２．５Ｖ、しきい電圧Ｖｔｐが０．８Ｖである
と、式（１）の右辺（Ｖｉｎｔ−ｒｅｆ＋２｜Ｖｔｐ｜
＋α）の値は４．１Ｖ＋αとなる。このとき、式（１）
の左辺の外部電圧Ｖｄｄの最大値は３．６Ｖであるた
め、半導体チップは正常動作を行なう。
【００３４】かつ、外部電圧Ｖｄｄが漸次上昇し、次式
（２）の条件が満足されるようになると、バーンイン電
圧感知回路はバーンイン準備モードに転換される。該バ
ーンイン準備モードというのは、バーンイン動作モード
への転換のため、前記半導体チップのバーンイン電圧感
知回路の外部電圧分圧部２００、バーンイン転換感知部
３００、および内部基準電圧発生部４００がすべて活性
化される区間をいう。
（２）の条件が満足されるようになると、バーンイン電
圧感知回路はバーンイン準備モードに転換される。該バ
ーンイン準備モードというのは、バーンイン動作モード
への転換のため、前記半導体チップのバーンイン電圧感
知回路の外部電圧分圧部２００、バーンイン転換感知部
３００、および内部基準電圧発生部４００がすべて活性
化される区間をいう。
【００３５】
【数２】
【００３６】この場合、外部電圧感知部１００の各ＰＭ
ＯＳトランジスタ１１０，１２０がターンオンされてノ
ードＮ２の電圧がハイレベルになり、該ハイレベルの信
号は各インバータ１４０，１５０で順次反転され、該外
部電圧感知部１００からはハイレベルのバーンインイネ
ーブル信号ＢＩＥＮが出力される。次いで、該ハイレベ
ルのバーンインイネーブル信号ＢＩＥＮは外部電圧分圧
部２００に印加してＰＭＯＳトランジスタ２１０および
ＮＭＯＳトランジスタ２２０がそれぞれターンオンさ
れ、ＮＭＯＳトランジスタ２４０はターンオフされるた
め、該外部電圧分圧部２００からは次式（３）に示した
ように各抵抗Ｒ１，Ｒ２の抵抗値の比に外部電圧Ｖｄｄ
の分圧された電圧Ｖｄｉｖが出力される。
ＯＳトランジスタ１１０，１２０がターンオンされてノ
ードＮ２の電圧がハイレベルになり、該ハイレベルの信
号は各インバータ１４０，１５０で順次反転され、該外
部電圧感知部１００からはハイレベルのバーンインイネ
ーブル信号ＢＩＥＮが出力される。次いで、該ハイレベ
ルのバーンインイネーブル信号ＢＩＥＮは外部電圧分圧
部２００に印加してＰＭＯＳトランジスタ２１０および
ＮＭＯＳトランジスタ２２０がそれぞれターンオンさ
れ、ＮＭＯＳトランジスタ２４０はターンオフされるた
め、該外部電圧分圧部２００からは次式（３）に示した
ように各抵抗Ｒ１，Ｒ２の抵抗値の比に外部電圧Ｖｄｄ
の分圧された電圧Ｖｄｉｖが出力される。
【００３７】
【数３】
【００３８】また、該ハイレベルのバーンインイネーブ
ル信号ＢＩＥＮが内部基準電圧発生部４００に印加し、
該内部基準電圧発生部４００からはバーンイン動作時の
内部電圧Ｖｉｎｔの基準となるバーンイン時の内部基準
電圧Ｖｒｅｆ−ｂｉが発生され、内部電圧選択部５００
に次式（４）に示したような内部基準電圧Ｖｒｅｆ−ｂ
ｉが印加される。
ル信号ＢＩＥＮが内部基準電圧発生部４００に印加し、
該内部基準電圧発生部４００からはバーンイン動作時の
内部電圧Ｖｉｎｔの基準となるバーンイン時の内部基準
電圧Ｖｒｅｆ−ｂｉが発生され、内部電圧選択部５００
に次式（４）に示したような内部基準電圧Ｖｒｅｆ−ｂ
ｉが印加される。
【００３９】
【数４】
【００４０】一方、前記外部電圧分圧部２００の出力電
圧Ｖｄｉｖが内部基準電圧Ｖｉｎｔ−ｒｅｆよりも大き
くない（Ｖｄｉｖ＜Ｖｉｎｔ−ｒｅｆ）場合、バーンイ
ン転換感知部３００からハイレベルのバーンイン信号Ｂ
ＵＲＮＩＮが出力される。すなわち、この場合、図４に
示したように、ハイレベルのバーンインイネーブル信号
ＢＩＥＮがインバータ３１０に印加してローレベルに反
転され、ＰＭＯＳトランジスタ３２０およびＮＯＲゲー
ト３３０に印加される。次いで、該ＮＯＲゲート３３０
では一方端子に入力する信号がローレベルであるため、
他方側端子に入力する差動増幅器３５０の出力信号の状
態に依存されるが、該差動増幅器３５０にはターンオン
されたＰＭＯＳトランジスタ３２０から外部電圧Ｖｄｄ
が印加され、ＮＭＯＳトランジスタ３５７に印加する前
記外部電圧分圧部２００からの分圧電圧Ｖｄｉｖよりも
ＮＭＯＳトランジスタ３５８に印加する内部基準電圧Ｖ
ｉｎｔ−ｒｅｆの方が大きい（Ｖｄｉｖ＜Ｖｉｎｔ−ｒ
ｅｆ）と、各ＰＭＯＳトランジスタ３５１，３５３を通
って各ＮＭＯＳトランジスタ３５７，３６０に流れる電
流の量よりも各ＰＭＯＳトランジスタ３５２，３５４を
通って各ＮＭＯＳトランジスタ３５８，３６０に流れる
電流の量が非常に多くなる。したがって、ＰＭＯＳトラ
ンジスタ３５６のゲートに印加する電圧はローレベルに
なり、ＰＭＯＳトランジスタ３５５のゲートに印加する
電圧はハイレベルになって、ＰＭＯＳトランジスタ３５
６はターンオンされ、ＰＭＯＳトランジスタ３５５はタ
ーンオフされる。次いで、該ＰＭＯＳトランジスタ３５
５のターンオフによりＮＭＯＳトランジスタ３５９，３
６１がそれぞれターンオフされるため、ノードＮ３から
はハイレベルの差動増幅された電圧がＮＯＲゲート３３
０に出力される。次いでＮＯＲゲート３３０は差動増幅
器３５０から印加するハイレベルの信号と前記インバー
タ３２０から印加するローレベルの信号とを否定論理和
してローレベルの信号を出力し、該ローレベルの信号は
インバータ３４０で反転してハイレベルのバーンイン信
号ＢＵＲＮＩＮが出力される。ここで、ＮＭＯＳトラン
ジスタ３６０は基準電圧Ｖｒｅｆが印加するため常にタ
ーンオン状態を維持する。次いで、該バーンイン転換感
知部３００からはハイレベルのバーンイン信号ＢＵＲＮ
ＩＮが継続出力するため内部電圧選択部５００は印加す
る正常動作時の内部基準電圧Ｖｉｎｔ−ｒｅｆを出力電
圧Ｖｒｅｆ−ｍｕｘとして選択する。したがって、半導
体チップの内部電圧Ｖｉｎｔは、外部電圧Ｖｄｄが増加
しバーンイン準備モードのＶｄｄ＞Ｖｉｎｔ−ｒｅｆ＋
２｜Ｖｔｐ｜＋αになっても、外部電圧分圧部２００の
分圧電圧Ｖｄｉｖが内部基準電圧Ｖｉｎｔ−ｒｅｆより
も大きくならない限り、一定の電圧を維持する。かつ、
このとき、消耗電流はバーンインイネーブル信号ＢＩＥ
Ｎにより活性化される要素のため正常動作時におけるよ
りもバーンイン準備モード時における方が多くなるが、
該バーンイン準備モード時には既に外部電圧Ｖｄｄが正
常動作時の領域を外れた状態であるので、増加する電流
は問題にならない。
圧Ｖｄｉｖが内部基準電圧Ｖｉｎｔ−ｒｅｆよりも大き
くない（Ｖｄｉｖ＜Ｖｉｎｔ−ｒｅｆ）場合、バーンイ
ン転換感知部３００からハイレベルのバーンイン信号Ｂ
ＵＲＮＩＮが出力される。すなわち、この場合、図４に
示したように、ハイレベルのバーンインイネーブル信号
ＢＩＥＮがインバータ３１０に印加してローレベルに反
転され、ＰＭＯＳトランジスタ３２０およびＮＯＲゲー
ト３３０に印加される。次いで、該ＮＯＲゲート３３０
では一方端子に入力する信号がローレベルであるため、
他方側端子に入力する差動増幅器３５０の出力信号の状
態に依存されるが、該差動増幅器３５０にはターンオン
されたＰＭＯＳトランジスタ３２０から外部電圧Ｖｄｄ
が印加され、ＮＭＯＳトランジスタ３５７に印加する前
記外部電圧分圧部２００からの分圧電圧Ｖｄｉｖよりも
ＮＭＯＳトランジスタ３５８に印加する内部基準電圧Ｖ
ｉｎｔ−ｒｅｆの方が大きい（Ｖｄｉｖ＜Ｖｉｎｔ−ｒ
ｅｆ）と、各ＰＭＯＳトランジスタ３５１，３５３を通
って各ＮＭＯＳトランジスタ３５７，３６０に流れる電
流の量よりも各ＰＭＯＳトランジスタ３５２，３５４を
通って各ＮＭＯＳトランジスタ３５８，３６０に流れる
電流の量が非常に多くなる。したがって、ＰＭＯＳトラ
ンジスタ３５６のゲートに印加する電圧はローレベルに
なり、ＰＭＯＳトランジスタ３５５のゲートに印加する
電圧はハイレベルになって、ＰＭＯＳトランジスタ３５
６はターンオンされ、ＰＭＯＳトランジスタ３５５はタ
ーンオフされる。次いで、該ＰＭＯＳトランジスタ３５
５のターンオフによりＮＭＯＳトランジスタ３５９，３
６１がそれぞれターンオフされるため、ノードＮ３から
はハイレベルの差動増幅された電圧がＮＯＲゲート３３
０に出力される。次いでＮＯＲゲート３３０は差動増幅
器３５０から印加するハイレベルの信号と前記インバー
タ３２０から印加するローレベルの信号とを否定論理和
してローレベルの信号を出力し、該ローレベルの信号は
インバータ３４０で反転してハイレベルのバーンイン信
号ＢＵＲＮＩＮが出力される。ここで、ＮＭＯＳトラン
ジスタ３６０は基準電圧Ｖｒｅｆが印加するため常にタ
ーンオン状態を維持する。次いで、該バーンイン転換感
知部３００からはハイレベルのバーンイン信号ＢＵＲＮ
ＩＮが継続出力するため内部電圧選択部５００は印加す
る正常動作時の内部基準電圧Ｖｉｎｔ−ｒｅｆを出力電
圧Ｖｒｅｆ−ｍｕｘとして選択する。したがって、半導
体チップの内部電圧Ｖｉｎｔは、外部電圧Ｖｄｄが増加
しバーンイン準備モードのＶｄｄ＞Ｖｉｎｔ−ｒｅｆ＋
２｜Ｖｔｐ｜＋αになっても、外部電圧分圧部２００の
分圧電圧Ｖｄｉｖが内部基準電圧Ｖｉｎｔ−ｒｅｆより
も大きくならない限り、一定の電圧を維持する。かつ、
このとき、消耗電流はバーンインイネーブル信号ＢＩＥ
Ｎにより活性化される要素のため正常動作時におけるよ
りもバーンイン準備モード時における方が多くなるが、
該バーンイン準備モード時には既に外部電圧Ｖｄｄが正
常動作時の領域を外れた状態であるので、増加する電流
は問題にならない。
【００４１】次いで、外部電圧Ｖｄｄが継続増加し、外
部電圧分圧部２００の出力分圧電圧Ｖｄｉｖが正常動作
時の内部基準電圧Ｖｉｎｔ−ｒｅｆより一層大きくなる
と、バーンイン転換感知部３００の差動増幅器３５０で
は、ＰＭＯＳトランジスタ３５２，３５４をそれぞれ通
った後ＮＭＯＳトランジスタ３５８，３６０を経て流れ
る電流量よりもＰＭＯＳトランジスタ３５１，３５３を
それぞれ通った後ＮＭＯＳトランジスタ３５７，３６０
を経て流れる電流量が非常に多くなる。かつ、ＰＭＯＳ
トランジスタ３５６のゲートに印加する電圧はハイレベ
ルに転換され、ＰＭＯＳトランジスタ３５５のゲートに
印加する電圧はローレベルに転換されるため、ＰＭＯＳ
トランジスタ３５６はターンオフされ、ＰＭＯＳトラン
ジスタ３５５はターンオンされる。次いで、該ＰＭＯＳ
トランジスタ３５５のターンオンによりＮＭＯＳトラン
ジスタ３５９，３６１がそれぞれターンオンされ、ノー
ドＮ３からローレベルの電圧が出力してＮＯＲゲート３
３０に印加され、該ＮＯＲゲート３３０で否定論理和さ
れたハイレベルの信号がインバータ３４０に印加され、
該インバータ３４０でローレベルに反転される。したが
って、外部電圧Ｖｄｄが継続増加し外部電圧分圧部２０
０の出力分圧電圧Ｖｄｉｖが基準電圧Ｖｉｎｔ−ｒｅｆ
よりも大きくなると、バーンイン転換感知部３００から
はローレベルのバーンイン信号ＢＵＲＮＩＮを内部電圧
選択部５００に出力する。
部電圧分圧部２００の出力分圧電圧Ｖｄｉｖが正常動作
時の内部基準電圧Ｖｉｎｔ−ｒｅｆより一層大きくなる
と、バーンイン転換感知部３００の差動増幅器３５０で
は、ＰＭＯＳトランジスタ３５２，３５４をそれぞれ通
った後ＮＭＯＳトランジスタ３５８，３６０を経て流れ
る電流量よりもＰＭＯＳトランジスタ３５１，３５３を
それぞれ通った後ＮＭＯＳトランジスタ３５７，３６０
を経て流れる電流量が非常に多くなる。かつ、ＰＭＯＳ
トランジスタ３５６のゲートに印加する電圧はハイレベ
ルに転換され、ＰＭＯＳトランジスタ３５５のゲートに
印加する電圧はローレベルに転換されるため、ＰＭＯＳ
トランジスタ３５６はターンオフされ、ＰＭＯＳトラン
ジスタ３５５はターンオンされる。次いで、該ＰＭＯＳ
トランジスタ３５５のターンオンによりＮＭＯＳトラン
ジスタ３５９，３６１がそれぞれターンオンされ、ノー
ドＮ３からローレベルの電圧が出力してＮＯＲゲート３
３０に印加され、該ＮＯＲゲート３３０で否定論理和さ
れたハイレベルの信号がインバータ３４０に印加され、
該インバータ３４０でローレベルに反転される。したが
って、外部電圧Ｖｄｄが継続増加し外部電圧分圧部２０
０の出力分圧電圧Ｖｄｉｖが基準電圧Ｖｉｎｔ−ｒｅｆ
よりも大きくなると、バーンイン転換感知部３００から
はローレベルのバーンイン信号ＢＵＲＮＩＮを内部電圧
選択部５００に出力する。
【００４２】次いで、図６に示したように、該ローレベ
ルのバーンイン信号ＢＵＲＮＩＮが内部電圧選択部５０
０のＮＯＲゲート５１１に印加すると、該ＮＯＲゲート
５１１からはハイレベルの信号が出力して各インバータ
５１２，５１３に順次印加され反転される。次いで、該
インバータ５１３から出力するハイレベルの信号はトラ
ンスミッションゲートＴ１のＰＭＯＳトランジスタ５１
５に印加され、同時にインバータ５１４に印加してロー
レベルに反転された信号がＮＭＯＳトランジスタ５１６
に印加され、該トランスミッションゲートＴ１はターン
オフされる。かつ、該インバータ５１３から出力するハ
イレベルの信号はＮＡＮＤゲート５２１に印加され、該
ＮＡＮＤゲート５２１は印加するすべての信号がハイレ
ベルであるため、ローレベルの信号を出力し、該ローレ
ベルの信号は各インバータ５２２，５２３に順次印加し
て反転され、該インバータ５２３からはローレベルの信
号がトランスミッションゲートＴ２のＰＭＯＳトランジ
スタ５２５に印加され、同時にインバータ５２０に印加
してハイレベルに反転された信号がＮＭＯＳトランジス
タ５２６に印加され、該トランスミッションゲートＴ２
はターンオンされる。したがって、内部電圧選択部５０
０では、外部電圧Ｖｄｄが継続増加し外部電圧分圧部２
００の出力分圧Ｖｄｉｖが正常動作時の内部基準電圧Ｖ
ｉｎｔ−ｒｅｆより一層大きくなると、バーンイン時の
内部基準電圧Ｖｒｅｆ−ｂｉを出力信号Ｖｒｅｆ−ｍｕ
ｘとして選択する。すなわち、内部電圧選択部５００
は、一定値を維持する正常動作時の内部基準電圧Ｖｉｎ
ｔ−ｒｅｆでなく、外部電圧Ｖｄｄの変化に比例するバ
ーンイン時の内部基準電圧Ｖｒｅｆ−ｂｉを選択して出
力するため、バーンイン動作モードの転換が行なわれ
る。
ルのバーンイン信号ＢＵＲＮＩＮが内部電圧選択部５０
０のＮＯＲゲート５１１に印加すると、該ＮＯＲゲート
５１１からはハイレベルの信号が出力して各インバータ
５１２，５１３に順次印加され反転される。次いで、該
インバータ５１３から出力するハイレベルの信号はトラ
ンスミッションゲートＴ１のＰＭＯＳトランジスタ５１
５に印加され、同時にインバータ５１４に印加してロー
レベルに反転された信号がＮＭＯＳトランジスタ５１６
に印加され、該トランスミッションゲートＴ１はターン
オフされる。かつ、該インバータ５１３から出力するハ
イレベルの信号はＮＡＮＤゲート５２１に印加され、該
ＮＡＮＤゲート５２１は印加するすべての信号がハイレ
ベルであるため、ローレベルの信号を出力し、該ローレ
ベルの信号は各インバータ５２２，５２３に順次印加し
て反転され、該インバータ５２３からはローレベルの信
号がトランスミッションゲートＴ２のＰＭＯＳトランジ
スタ５２５に印加され、同時にインバータ５２０に印加
してハイレベルに反転された信号がＮＭＯＳトランジス
タ５２６に印加され、該トランスミッションゲートＴ２
はターンオンされる。したがって、内部電圧選択部５０
０では、外部電圧Ｖｄｄが継続増加し外部電圧分圧部２
００の出力分圧Ｖｄｉｖが正常動作時の内部基準電圧Ｖ
ｉｎｔ−ｒｅｆより一層大きくなると、バーンイン時の
内部基準電圧Ｖｒｅｆ−ｂｉを出力信号Ｖｒｅｆ−ｍｕ
ｘとして選択する。すなわち、内部電圧選択部５００
は、一定値を維持する正常動作時の内部基準電圧Ｖｉｎ
ｔ−ｒｅｆでなく、外部電圧Ｖｄｄの変化に比例するバ
ーンイン時の内部基準電圧Ｖｒｅｆ−ｂｉを選択して出
力するため、バーンイン動作モードの転換が行なわれ
る。
【００４３】特に、本発明に係る半導体チップのバーン
イン電圧感知回路のバーンイン転換感知部３００におい
ては、差動増幅器３５０に印加する外部電圧Ｖｄｄの分
圧電圧Ｖｄｉｖと正常動作時の内部基準電圧Ｖｉｎｔ−
ｒｅｆとの間に次のような関係が成立する。
イン電圧感知回路のバーンイン転換感知部３００におい
ては、差動増幅器３５０に印加する外部電圧Ｖｄｄの分
圧電圧Ｖｄｉｖと正常動作時の内部基準電圧Ｖｉｎｔ−
ｒｅｆとの間に次のような関係が成立する。
【００４４】 正常動作モード→バーンイン動作モー
ド
ド
【００４５】
【数５】
【００４６】 バーンイン動作モード→正常動作モー
ド
ド
【００４７】
【数６】 Ｖｄｉｖ＜Ｖｉｎｔ−ｒｅｆ−Δ …（６）
【００４８】 正常動作モード→バーンイン動作モー
ド
ド
【００４９】
【数７】
【００５０】 バーンイン動作モード→正常動作モード
【００５１】
【数８】
【００５２】ここで、上記式（７），（８）は式
（５），（６）に前記式（３）を適用し導出したもので
ある。かつ、上記式（５）〜（８）中Δは図４に示した
ＰＭＯＳトランジスタ３５１〜３５４の大きさＷ／Ｌに
より決定される電圧であって、外部電圧Ｖｄｄの変化に
従い、チップの動作状態が正常動作モードからバーンイ
ン動作モードに転換される場合の電圧とバーンイン動作
モードから正常動作モードに還元される場合の電圧とが
ヒステリシス的な特性を表わすようにしたものである。
すなわち、正常動作モードからバーンイン動作モードに
転換される場合の分圧電圧Ｖｄｉｖは正常動作時の内部
基準電圧にΔを加えた値よりも大きくなるべきであり、
バーンイン動作モードから正常動作モードに還元される
場合の分圧電圧Ｖｄｉｖは正常動作時の内部基準電圧Ｖ
ｉｎｔ−ｒｅｆからΔを減算した値よりも小さくなるべ
きである。
（５），（６）に前記式（３）を適用し導出したもので
ある。かつ、上記式（５）〜（８）中Δは図４に示した
ＰＭＯＳトランジスタ３５１〜３５４の大きさＷ／Ｌに
より決定される電圧であって、外部電圧Ｖｄｄの変化に
従い、チップの動作状態が正常動作モードからバーンイ
ン動作モードに転換される場合の電圧とバーンイン動作
モードから正常動作モードに還元される場合の電圧とが
ヒステリシス的な特性を表わすようにしたものである。
すなわち、正常動作モードからバーンイン動作モードに
転換される場合の分圧電圧Ｖｄｉｖは正常動作時の内部
基準電圧にΔを加えた値よりも大きくなるべきであり、
バーンイン動作モードから正常動作モードに還元される
場合の分圧電圧Ｖｄｉｖは正常動作時の内部基準電圧Ｖ
ｉｎｔ−ｒｅｆからΔを減算した値よりも小さくなるべ
きである。
【００５３】一層詳しく説明すると、図４に示したよう
に、チップの動作モードが正常動作モードからバーンイ
ン動作モードに転換されるためには、外部電圧分圧部２
００の出力電圧Ｖｄｉｖが正常動作時の内部基準電圧Ｖ
ｉｎｔ−ｒｅｆよりも大きくなるべきである。このと
き、差動増幅３５０に流れる電流においては、ＰＭＯＳ
トランジスタ３５１，３５３をそれぞれ通った後、ＮＭ
ＯＳトランジスタ３５７，３６０を経て流れる電流の量
が多いが、ＰＭＯＳトランジスタ３５２，３５４をそれ
ぞれ通ったＮＭＯＳトランジスタ３５８，３６０を経て
流れる電流の量も存在するため、正常動作モードからバ
ーンイン動作モードに完全に転換されるためには、前記
分圧電圧Ｖｄｉｖが、ただ正常動作時の内部基準電圧Ｖ
ｉｎｔ−ｒｅｆよりも大きくなるべきであるということ
でなく、前記電流成分に従い決定される電圧Δを考慮し
た電圧Ｖｉｎｔ−ｒｅｆ＋Δよりも大きくなるべきであ
るということである。
に、チップの動作モードが正常動作モードからバーンイ
ン動作モードに転換されるためには、外部電圧分圧部２
００の出力電圧Ｖｄｉｖが正常動作時の内部基準電圧Ｖ
ｉｎｔ−ｒｅｆよりも大きくなるべきである。このと
き、差動増幅３５０に流れる電流においては、ＰＭＯＳ
トランジスタ３５１，３５３をそれぞれ通った後、ＮＭ
ＯＳトランジスタ３５７，３６０を経て流れる電流の量
が多いが、ＰＭＯＳトランジスタ３５２，３５４をそれ
ぞれ通ったＮＭＯＳトランジスタ３５８，３６０を経て
流れる電流の量も存在するため、正常動作モードからバ
ーンイン動作モードに完全に転換されるためには、前記
分圧電圧Ｖｄｉｖが、ただ正常動作時の内部基準電圧Ｖ
ｉｎｔ−ｒｅｆよりも大きくなるべきであるということ
でなく、前記電流成分に従い決定される電圧Δを考慮し
た電圧Ｖｉｎｔ−ｒｅｆ＋Δよりも大きくなるべきであ
るということである。
【００５４】このようなことは、バーンイン動作モード
で外部電圧Ｖｄｄが減少し、再び正常動作モードに還元
する場合も同様に適用される。
で外部電圧Ｖｄｄが減少し、再び正常動作モードに還元
する場合も同様に適用される。
【００５５】上記式（７），（８）で、バーンイン開始
電圧を示す式（７）からバーンイン終了電圧を示す式
（８）を引くと次式（９）が成立する。
電圧を示す式（７）からバーンイン終了電圧を示す式
（８）を引くと次式（９）が成立する。
【００５６】
【数９】
【００５７】したがって、本発明において、バーンイン
開始電圧とバーンイン終了電圧との差に係る外部電圧Ｖ
ｄｄに対するヒステリシス電圧δは、差動増幅器３５０
のヒステリシス電圧Δと図３の各抵抗Ｒ１，Ｒ２の抵抗
値とにより決定される。このようにして、バーンイン動
作モードへの転換が行なわれると、内部電圧駆動部６０
０は、外部電圧Ｖｄｄの変化に比例する電圧Ｖｒｅｆ−
ｂｉによりチップ内の素子を駆動する。その後、バーン
イン動作モードから正常動作モードに還元されるために
は、外部電圧Ｖｄｄがバーンイン開始電圧よりも外部電
圧Ｖｄｄに対するヒステリシス電圧δだけ降下される場
合に限って正常モードに還元される。たとえば、外部電
圧ＶｄｄがＶｄｄ＝３．３±０．３Ｖのチップにおい
て、内部基準電圧Ｖｉｎｔ−ｒｅｆが２．５Ｖ、｜Ｖｔ
ｐ｜が０．８Ｖのバーンイン開始電圧は４．８Ｖ、外部
電圧Ｖｄｄに対するヒステリシス電圧δは０．５Ｖ、γ
＝０．６Ｖであると、前記式（９）により差動増幅器３
５０のヒステリシス電圧Δは０．１５Ｖとなる。この場
合、外部電圧Ｖｄｄが増加しても内部電圧駆動部６００
は正常動作時の内部基準電圧Ｖｉｎｔ−ｒｅｆにより駆
動され、内部電圧Ｖｉｎｔを一定に維持させる。次い
で、外部電圧Ｖｄｄが継続増加しＶｄｄ＞４．１Ｖにな
ると、前式（２）によりバーンイン電圧感知回路はバー
ンイン準備モードになる。このようなバーンイン準備モ
ードにおいても、外部電圧Ｖｄｄがバーンイン開始電圧
４．８Ｖよりも小さい区間では、内部電圧Ｖｉｎｔが外
部電圧Ｖｄｄにかかわりなく一定値に維持される。か
つ、バーンイン転換感知部３００、外部電圧分圧部２０
０、および内部基準電圧発生部４００は、バーンイン動
作モードへの転換に必要な要素を活性化させながら外部
電圧Ｖｄｄを継続観察する。
開始電圧とバーンイン終了電圧との差に係る外部電圧Ｖ
ｄｄに対するヒステリシス電圧δは、差動増幅器３５０
のヒステリシス電圧Δと図３の各抵抗Ｒ１，Ｒ２の抵抗
値とにより決定される。このようにして、バーンイン動
作モードへの転換が行なわれると、内部電圧駆動部６０
０は、外部電圧Ｖｄｄの変化に比例する電圧Ｖｒｅｆ−
ｂｉによりチップ内の素子を駆動する。その後、バーン
イン動作モードから正常動作モードに還元されるために
は、外部電圧Ｖｄｄがバーンイン開始電圧よりも外部電
圧Ｖｄｄに対するヒステリシス電圧δだけ降下される場
合に限って正常モードに還元される。たとえば、外部電
圧ＶｄｄがＶｄｄ＝３．３±０．３Ｖのチップにおい
て、内部基準電圧Ｖｉｎｔ−ｒｅｆが２．５Ｖ、｜Ｖｔ
ｐ｜が０．８Ｖのバーンイン開始電圧は４．８Ｖ、外部
電圧Ｖｄｄに対するヒステリシス電圧δは０．５Ｖ、γ
＝０．６Ｖであると、前記式（９）により差動増幅器３
５０のヒステリシス電圧Δは０．１５Ｖとなる。この場
合、外部電圧Ｖｄｄが増加しても内部電圧駆動部６００
は正常動作時の内部基準電圧Ｖｉｎｔ−ｒｅｆにより駆
動され、内部電圧Ｖｉｎｔを一定に維持させる。次い
で、外部電圧Ｖｄｄが継続増加しＶｄｄ＞４．１Ｖにな
ると、前式（２）によりバーンイン電圧感知回路はバー
ンイン準備モードになる。このようなバーンイン準備モ
ードにおいても、外部電圧Ｖｄｄがバーンイン開始電圧
４．８Ｖよりも小さい区間では、内部電圧Ｖｉｎｔが外
部電圧Ｖｄｄにかかわりなく一定値に維持される。か
つ、バーンイン転換感知部３００、外部電圧分圧部２０
０、および内部基準電圧発生部４００は、バーンイン動
作モードへの転換に必要な要素を活性化させながら外部
電圧Ｖｄｄを継続観察する。
【００５８】その後、外部電圧Ｖｄｄが一層増加しＶｄ
ｄ＞４．８Ｖになると、前記バーンイン転換感知部３０
０から出力されるバーンイン信号ＢＵＲＮＩＮはハイレ
ベルからローレベルに変換し、チップの動作をバーンイ
ン動作モードに変換される。次いで、前述したように、
チップの内部電圧Ｖｉｎｔは外部電圧Ｖｄｄの変化に比
例して変化され、バーンイン動作が行なわれる。そし
て、一旦バーンイン動作モードに転換されたチップは、
ヒステリシス特性により外部電圧ＶｄｄがＶｄｄ＜４．
８ＶでなくＶｄｄ＜４．３Ｖになるときのみ、バーンイ
ン動作モードから正常動作モードに還元される。
ｄ＞４．８Ｖになると、前記バーンイン転換感知部３０
０から出力されるバーンイン信号ＢＵＲＮＩＮはハイレ
ベルからローレベルに変換し、チップの動作をバーンイ
ン動作モードに変換される。次いで、前述したように、
チップの内部電圧Ｖｉｎｔは外部電圧Ｖｄｄの変化に比
例して変化され、バーンイン動作が行なわれる。そし
て、一旦バーンイン動作モードに転換されたチップは、
ヒステリシス特性により外部電圧ＶｄｄがＶｄｄ＜４．
８ＶでなくＶｄｄ＜４．３Ｖになるときのみ、バーンイ
ン動作モードから正常動作モードに還元される。
【００５９】図７は、外部電圧Ｖｄｄが０Ｖから６．５
Ｖまで変化する場合の内部電圧Ｖｉｎｔの変化状態を示
したグラフであって、外部電圧Ｖｄｄが４．１Ｖになる
まで内部電圧Ｖｉｎｔは一定電圧２．５Ｖを維持する。
図中、外部電圧Ｖｄｄが４．１Ｖから４．８Ｖまではバ
ーンイン準備モードであって、該バーンイン準備モード
ではバーンイン時の内部基準電圧Ｖｒｅｆ−ｂｉが外部
電圧Ｖｄｄと比例して増加するが内部電圧選択部５００
が正常動作時の内部基準電圧Ｖｉｎｔ−ｒｅｆを選択し
て出力するためチップは継続して内部電圧２．５Ｖにて
駆動される。次いで、外部電圧Ｖｄｄがバーンイン開始
電圧４．８Ｖに至ると、内部電圧選択部５００はバーン
イン時の内部基準電圧Ｖｒｅｆ−ｂｉをチップの駆動電
圧として選択するため、チップはバーンイン動作モード
で動作され、一旦バーンイン動作モードになったチップ
は外部電圧Ｖｄｄが４．３Ｖ以下に降下するときまで継
続してバーンイン動作を行なう。そして、外部電圧Ｖｄ
ｄが４．３Ｖ以下になるとバーンイン動作モードから正
常動作モードに還元され、図中、バーンイン開始電圧と
バーンイン終了電圧間の０．５Ｖの区間が外部電圧Ｖｄ
ｄに対するヒステリシスとなる。
Ｖまで変化する場合の内部電圧Ｖｉｎｔの変化状態を示
したグラフであって、外部電圧Ｖｄｄが４．１Ｖになる
まで内部電圧Ｖｉｎｔは一定電圧２．５Ｖを維持する。
図中、外部電圧Ｖｄｄが４．１Ｖから４．８Ｖまではバ
ーンイン準備モードであって、該バーンイン準備モード
ではバーンイン時の内部基準電圧Ｖｒｅｆ−ｂｉが外部
電圧Ｖｄｄと比例して増加するが内部電圧選択部５００
が正常動作時の内部基準電圧Ｖｉｎｔ−ｒｅｆを選択し
て出力するためチップは継続して内部電圧２．５Ｖにて
駆動される。次いで、外部電圧Ｖｄｄがバーンイン開始
電圧４．８Ｖに至ると、内部電圧選択部５００はバーン
イン時の内部基準電圧Ｖｒｅｆ−ｂｉをチップの駆動電
圧として選択するため、チップはバーンイン動作モード
で動作され、一旦バーンイン動作モードになったチップ
は外部電圧Ｖｄｄが４．３Ｖ以下に降下するときまで継
続してバーンイン動作を行なう。そして、外部電圧Ｖｄ
ｄが４．３Ｖ以下になるとバーンイン動作モードから正
常動作モードに還元され、図中、バーンイン開始電圧と
バーンイン終了電圧間の０．５Ｖの区間が外部電圧Ｖｄ
ｄに対するヒステリシスとなる。
【００６０】したがって、本発明においては、一旦転換
されたバーンイン動作モードから正常動作モードに還元
されるためにはヒステリシス特性により外部電圧Ｖｄｄ
が十分に降下されるべきであるので、従来のようにバー
ンイン開始動作とバーンイン終了動作とが反復して行な
われる発振現象が防止される。
されたバーンイン動作モードから正常動作モードに還元
されるためにはヒステリシス特性により外部電圧Ｖｄｄ
が十分に降下されるべきであるので、従来のようにバー
ンイン開始動作とバーンイン終了動作とが反復して行な
われる発振現象が防止される。
【００６１】以上説明したように、本発明に係る半導体
チップのバーンイン電圧感知回路においては、外部電圧
感知部およびバーンイン転換感知部を備え、半導体製造
工程の偏差にかかわりなく、正常の電圧からバーンイン
動作の電圧を感知するようになっているため、バーンイ
ン動作を正確に行ない、製品の信頼性を向上し得るとい
う効果がある。かつ、バーンイン開始電圧とバーンイン
終了電圧間のヒステリシス特性を利用してバーンイン動
作を行なうようになっているため、従来のバーンイン動
作モードと正常動作間で起こる発振現象が防止されると
いう効果がある。また、正常動作モードの場合はバーン
イン電圧感知回路の不要な要素が非活性化されるので、
省エネルギー化を図り得るという効果がある。
チップのバーンイン電圧感知回路においては、外部電圧
感知部およびバーンイン転換感知部を備え、半導体製造
工程の偏差にかかわりなく、正常の電圧からバーンイン
動作の電圧を感知するようになっているため、バーンイ
ン動作を正確に行ない、製品の信頼性を向上し得るとい
う効果がある。かつ、バーンイン開始電圧とバーンイン
終了電圧間のヒステリシス特性を利用してバーンイン動
作を行なうようになっているため、従来のバーンイン動
作モードと正常動作間で起こる発振現象が防止されると
いう効果がある。また、正常動作モードの場合はバーン
イン電圧感知回路の不要な要素が非活性化されるので、
省エネルギー化を図り得るという効果がある。
【図１】本発明に係る半導体チップのバーンイン電圧感
知回路の構成を示したブロック図である。
知回路の構成を示したブロック図である。
【図２】図１の外部電圧感知部の回路図である。
【図３】図１の外部電圧分圧部の回路図である。
【図４】図１のバーンイン転換感知部の回路図である。
【図５】図１の内部基準電圧発生部の回路図である。
【図６】図１の内部電圧選択部の回路図である。
【図７】本発明の半導体チップのバーンイン電圧感知回
路に係る外部電圧と内部電圧間の変化状態を表示した図
である。
路に係る外部電圧と内部電圧間の変化状態を表示した図
である。
【図８】従来の半導体チップのバーンイン電圧感知回路
を示した回路図である。
を示した回路図である。
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G01R 31/28 - 31/3193 G01R 31/26 G06F 11/22 H01L 21/66 G11C 29/00
Claims (7)
- 【請求項１】 外部から印加する電圧の大きさに従い半
導体チップのバーンイン動作モードを検出するバーンイ
ン電圧感知回路であって、 印加する外部電圧のレベルが所定の内部基準電圧レベル
よりも大きいかを検出し、該検出結果によりバーンイン
イネーブル信号を出力する外部電圧感知部と、 ヒステリシス特性を有して前記バーンインイネーブル信
号により制御され、分圧された外部電圧と前記内部基準
電圧とが印加する場合、前記分圧された外部電圧が前記
内部基準電圧に前記ヒステリシス特性を加えた値よりも
大きいとき第１状態のバーンイン信号を出力し、前記分
圧された外部電圧が前記内部基準電圧から前記ヒステリ
シス特性を引いた値よりも小さいとき第２状態のバーン
イン信号を出力するバーンイン転換感知部と、 を備えた半導体チップのバーンイン電圧感知回路。 - 【請求項２】 前記第１状態のバーンイン信号は、バー
ンイン動作の開始を表わす信号である請求項１に記載の
半導体チップのバーンイン電圧感知回路。 - 【請求項３】 前記第２状態のバーンイン信号は、バー
ンイン動作の終了を表わす信号である請求項１に記載の
半導体チップのバーンイン電圧感知回路。 - 【請求項４】 前記外部電圧感知部は、 外部電圧と所定ノード間に直列に連結された複数個のＰ
ＭＯＳトランジスタと、 外部電圧が各ゲートに印加され、前記所定ノードと接地
間に直列に連結された複数個のＮＭＯＳトランジスタ
と、 を備え、 前記複数個のＰＭＯＳトランジスタのしきい値電圧と、
前記内部基準電圧と、前記複数個のＮＭＯＳトランジス
タに印加する余分の電圧と、を和した値よりも前記外部
電圧が大きいとき、前記バーンインイネーブル信号が出
力されるようになる請求項１に記載の半導体チップのバ
ーンイン電圧感知回路。 - 【請求項５】 前記バーンイン転換感知部は、 反転された前記バーンインイネーブル信号により外部電
圧をスイッチングするＰＭＯＳトランジスタと、 ヒステリシス特性を有して前記ＰＭＯＳトランジスタに
より動作され、前記分圧された外部電圧が前記内部基準
電圧に前記ヒステリシス特性を加えた値よりも大きいと
き前記第１状態のバーンイン信号を出力し、前記外部電
圧が前記内部基準電圧から前記ヒステリシス特性を引い
た値よりも小さいとき前記第２状態のバーンイン信号を
出力する差動増幅器と、 該差動増幅器の出力信号と反転されたバーンインイネー
ブル信号とが印加するとき前記第１状態のバーンイン信
号および前記第２状態のバーンイン信号をそれぞれ出力
するＮＯＲゲートと、を備えた請求項１に記載の半導体
チップのバーンイン電圧感知回路。 - 【請求項６】 外部から印加する電圧の大きさに従い半
導体チップのバーンイン動作モードを検出するバーンイ
ン電圧感知回路であって、 印加する外部電圧のレベルが所定の内部基準電圧レベル
よりも大きいかを検出し、該検出結果によりバーンイン
イネーブル信号を出力する外部電圧感知部と、 前記バーンインイネーブル信号によりイネーブルされ、
前記外部電圧の大きさに比例する第１基準電圧を出力す
る外部電圧分圧部と、 前記バーンインイネーブル信号によりイネーブルされ、
前記外部電圧の大きさに比例する第２基準電圧を出力す
る内部基準電圧発生部と、 ヒステリシス特性を有して前記バーンインイネーブル信
号により制御され、前記第１基準電圧が前記内部基準電
圧に前記ヒステリシス特性を加えた値よりも大きいと
き、バーンイン動作開始信号を出力し、前記第１基準電
圧が前記内部基準電圧から前記ヒステリシス特性を引い
た値よりも小さいとき、バーンイン動作終了信号を出力
するバーンイン転換感知部と、 前記バーンイン動作開始信号および前記バーンイン動作
終了信号の状態に従い前記第２基準電圧と前記内部基準
電圧とを選択して出力する内部電圧選択部と、を備えた
半導体チップのバーンイン電圧感知回路。 - 【請求項７】 前記内部電圧選択部は、以前に選択され
た第２基準電圧または内部基準電圧を非活性化した後、
前記第２基準電圧と内部基準電圧とを選択し、各電圧間
の衝突を防止する請求項６に記載の半導体チップのバー
ンイン電圧感知回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940029942A KR970008141B1 (ko) | 1994-11-15 | 1994-11-15 | 반도체장치의 번인회로 |
| KR94P29942 | 1994-11-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08233907A JPH08233907A (ja) | 1996-09-13 |
| JP2849356B2 true JP2849356B2 (ja) | 1999-01-20 |
Family
ID=19397962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7295269A Expired - Fee Related JP2849356B2 (ja) | 1994-11-15 | 1995-11-14 | 半導体チップのバーンイン電圧感知回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5656944A (ja) |
| JP (1) | JP2849356B2 (ja) |
| KR (1) | KR970008141B1 (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2830799B2 (ja) * | 1995-10-25 | 1998-12-02 | 日本電気株式会社 | 半導体集積回路装置 |
| US5751158A (en) * | 1995-11-07 | 1998-05-12 | Micron Technology, Inc. | Method and apparatus for selectively deriving a boosted voltage exceeding an internal voltage |
| JPH09304481A (ja) * | 1996-05-17 | 1997-11-28 | Nissan Motor Co Ltd | オンボードスクリーニング装置 |
| US6037792A (en) | 1996-12-21 | 2000-03-14 | Stmicroelectronics, Inc. | Burn-in stress test mode |
| US7102421B1 (en) | 1998-04-20 | 2006-09-05 | Vanguard International Semiconductor Corporation | Dynamically adjustable on-chip supply voltage generation |
| US6137301A (en) | 1998-05-11 | 2000-10-24 | Vanguard International Semiconductor Company | EPROM used as a voltage monitor for semiconductor burn-in |
| DE19852429C1 (de) * | 1998-11-13 | 2000-11-23 | Siemens Ag | Halbleiterbaustein für Burn-In-Testanordnung |
| US6650105B2 (en) | 2000-08-07 | 2003-11-18 | Vanguard International Semiconductor Corporation | EPROM used as a voltage monitor for semiconductor burn-in |
| US6683467B1 (en) | 2000-09-29 | 2004-01-27 | Intel Corporation | Method and apparatus for providing rotational burn-in stress testing |
| JP3866111B2 (ja) * | 2002-01-18 | 2007-01-10 | 株式会社ルネサステクノロジ | 半導体集積回路及びバーンイン方法 |
| KR100626367B1 (ko) * | 2003-10-02 | 2006-09-20 | 삼성전자주식회사 | 내부전압 발생장치 |
| US7802141B2 (en) * | 2004-03-05 | 2010-09-21 | Denso Corporation | Semiconductor device having one-chip microcomputer and over-voltage application testing method |
| KR100587233B1 (ko) * | 2004-06-14 | 2006-06-08 | 삼성전자주식회사 | 반도체 메모리소자의 번인테스트 방법 |
| US20070159744A1 (en) * | 2006-01-06 | 2007-07-12 | Ramen Dutta | High voltage pin for low voltage process |
| KR100800489B1 (ko) * | 2006-12-21 | 2008-02-04 | 삼성전자주식회사 | 반도체 집적 회로의 기준 전압 제공 장치 |
| JP5104118B2 (ja) * | 2007-08-09 | 2012-12-19 | 富士通セミコンダクター株式会社 | 内部電源回路 |
| CN101425031B (zh) * | 2007-10-29 | 2010-07-21 | 英业达股份有限公司 | 多电压准位检测电路 |
| US7459903B1 (en) * | 2007-11-26 | 2008-12-02 | Inventec Corporation | Multi-level voltage detection circuit |
| JP7175555B2 (ja) * | 2018-03-09 | 2022-11-21 | エイブリック株式会社 | テスト回路及び半導体装置 |
| US11099231B2 (en) | 2019-09-30 | 2021-08-24 | Nxp Usa, Inc. | Stress test on circuit with low voltage transistor |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5068599A (en) * | 1989-10-23 | 1991-11-26 | Texas Instruments Incorporated | Integrated circuit having an enabling circuit for controlling primary and secondary subcircuits |
| DE69319273T2 (de) * | 1992-04-27 | 1998-11-05 | Fujitsu Ltd | Testverfahren für integrierte Halbleiter-Schaltung |
-
1994
- 1994-11-15 KR KR1019940029942A patent/KR970008141B1/ko not_active IP Right Cessation
-
1995
- 1995-11-14 JP JP7295269A patent/JP2849356B2/ja not_active Expired - Fee Related
- 1995-11-15 US US08/559,700 patent/US5656944A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08233907A (ja) | 1996-09-13 |
| US5656944A (en) | 1997-08-12 |
| KR970008141B1 (ko) | 1997-05-21 |
| KR960018599A (ko) | 1996-06-17 |
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