KR970008141B1 - 반도체장치의 번인회로 - Google Patents

반도체장치의 번인회로 Download PDF

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Abstract

요약없음.

Description

반도체장치의 번인회로
제1도는 종래 반도체장치의 번인전환 감지회로도.
제2도는 본 발명의 반도체장치의 번인회로 구성도.
제3도는 제2도에서 번인전환 대기모드 감지부의 상세회로도.
제4도는 제2도에서 번인전환 감지부의 상세회로도.
제5도는 제2도에서 외부전압 분배부의 상세회로도.
제6도는 제2도에서 번인시 내부전압용 기준전압 발생부의 상세회로도.
제7도는 제2도에서 내부전압용 기준전압 선택부의 상세회로도.
제8도는 본 발명에서 외부전압과 내부전압의 관계그래프.
* 도면의 주요부분에 대한 부호의 설명
100 : 번인전환 감지부101 : 번인전환 대기모드 감지부
102 : 번인전환 감지부103 : 외부전압 분배부
104 : 번인시 내부전압용 기준전압 발생부
105 : 내부전압용 기준전압 선택부
106 : 내부전압 구동부
본 발명은 공정조건의 변화에도 불구하고 안정적인 번인전환 전압을 제공하여 정상동작 및 번인시험의 신뢰성을 높이도록 하는 반도체장치에 관한 것으로, 특히 번인전환 이후에 외부전원의 변화에 의한 정상동작으로의 복귀에 히스테리시스를 주어 번인전환시의 반도체장치의 내부적인 잡음에 의한 불안정현상을 방지하기 위한 반도체장치의 번인회로에 관한 것이다.
종래 반도체장치의 번인전환 감지회로는 제1도에 도시된 바와같이 두개의 입력단과 한개의 출력단을 갖는 씨모스 차동증폭기(60)의 한 입력단은 기준전압 입력단(MVA)에 연결되고, 상기 씨모스 차동증폭기(60)의 나머지 한 입력단과 외부전원(Vdd) 사이에는 게이트단자와 소오스단자 서로 연결되어 다이오드형태로 연결된 3개의 피모스 트랜지스터(10)가 직렬연결되며, 상기 씨모스 차동증폭기(60)의 나머지 한 입력단은, 게이트단자가 기준전압(VRFE)에 소오스단자는 접지(VSS)에 연결되는 엔모스 트랜지스터(11)의 드레인에 연결되며, 상기 씨모스 차동증폭기(60)의 전류소오스 역할을 하는 엔모스 트랜지스터(12)의 게이트단자는 고정된 전압인 바이어스(BIAS)에 연결되고, 상기 씨모스 차동증폭기(60)의 출력단자는 인버터(17)(18)를 거쳐 번인전환 감지신호(BINEN)로 연결되며, 그 신호(BINEN)는 또 다른 인버터(19)의 입력단자로 연결되고 그의 출력은 번인전환 감지신호(BINEN)에 연결되어 구성된다.
이와같이 구성된 종래의 기술에 대하여 상세히 살펴보면 다음과 같다.
기준전압(VREF)(MVA)과 바이어스전압(BIAS)은 모든 기준전압의 일종으로 외부전압의 변화에도 불구하고 거의 일정한 값을 갖는다고 볼 수 있다.
따라서, 반도체장치에 외부전원이 인가되면 상기의 기준전압(VREF)과 바이어스전압(BIAS)와 엔모스 트랜지스터(11)과 (12)가 충분한 전류를 흘릴수 있도록 충분히 높은 전압으로 그 엔모스 트랜지스터(11)(12)의 게이트로 인가된다.
상기에서도 같이 전압을 인가한 상태에서 정상동작과 번인시험동작의 구분은, 외부전압(Vdd)을 내부전압용 기준전압의 하나로써 외부전압에 관계 없이 항상 일정하게 유지되는 기준전압(MVA)과 비교하여 번인전환여부를 결정함에 있어 상기 외부전압(Vdd)이 다음과 같은 관계에 있는 경우에는 반도체장치는 번인시험이 아닌 정상동작을 하게된다.(BINEN='LOW')
Vdd-3｜VTP｜＜MVA……………………………………………………………(1)
단, VTP는 피모스 트랜지스터의 드레쉬홀드 전압
상기 식(1)의 경우 반도체장치의 내부전압은 외부전압의 변화에 관계 없이 일정한 전압인 MVA를 이용하여 내부전압을 발생시킴으로써 일정한 내부전압을 유지하게 된다.
그리고, 외부전압이 상승하여 다음과 같은 조건이 되면 반도체장치는 번인동작으로 전환이 이루어진다.
(BINEN='HIGH')
Vdd-3｜VTP｜＞MVA……………………………………………………………(2)
상기 식(2)의 경우에는 반도체장치의 내부전압의 발생에 사용되는 기준전압이 외부전압에 관계없이 일정한 전압을 유지하는 전압(MVA)에서 외부전압(Vdd)의 변화에 비례하는 전압인 VLBIN로 변경된다.
따라서, 반도체장치의 내부전압은 상기 식(2)를 만족하는 경우에는 번인시험동작으로 전환되어 외부전압의 변화에 내부전압이 따라서 대응하는 번인시험이 가능해진다.
그러나, 상기에서와 같은 종래의 기술에 있어서 공정조건의 변화에 의하여 피모스 트랜지스터의 드레쉬 홀드 전압(VTP)이 변하는 경우 그 변화에 따른 번인전환전압의 불안정현상이 따르고, 그 전압의 미세조정이 어려운 문제점이 있다.
또한, 반도체장치가 정상동작에서 번인동작으로 전환되면 내부전압이 정상동작시보다 증가함에 따라 번인전환시 많은 양의 전류가 짧은 시간안에 외부전원에서 내부전압으로 흐르게되므로 반도체장치내의 저항성분에 의한 전압강하가 발생하여 반도체장치 내부에서의 외부전원값이 외부에서 가해준 저납보다 낮게 될 수 있으나, 이 경우 낮아진 외부전압이 번인전환회로에 가해진 번인전환회로가 번인조건에서 벗어나는 것으로 잘못 알고 번인모드에서 빠져나와 정상동작모드로 환원될 위험성이 있다.
그리고, 번인모드에서 빠져나오면 다시 반도체장치의 내부전압이 외부 전압에 관계없이 일정한 전압으로 유지되려하므로 내부의 전압강하가 줄어들어 다시 번인전환이 이루어지고, 번인전환이 이루어지면 다시 내부전압강하에 의해 번인전환으로 빠져나오는 일련의 과정이 반복되는 발진현상이 일어날 수 있는 문제점이 있다.
따라서, 본 발명의 목적은, 공정조건의 변화에도 불구하고 안정적으로 일정한 전압에서 번인전환이 가능하도록 한 반도체장치의 번인회로를 제공함에 있다.
본 발명의 다른 목적은, 공정조건의 변화에도 불구하고 안정적인 번인전환 전압을 제공함으로써 정상동작 및 번인시험의 신뢰성을 높이도록 반도체장치의 번인회로를 제공함에 있다.
본 발명의 또 다른 목적은, 안정적인 번인전환 전압을 제공함에 있어서 전력소모를 최소화하기 위한 반도체 장치의 번인 회로를 제공함에 있다.
본 발명의 또 다른 목적은 안정적인 번인전환전압을 제공함에 있어서, 번인전환 이후 외부전원의 변화에 의한 정상동작으로의 복귀에 히스테리시스를 주어 번인전환시의 내부적인 잡음에 의한 불안정현상을 방지하기 위한 반도체장치의 번인회로를 제공함에 있다.
상기 목적을 달성하기 위한 본 발명은, 기준전압 발생기로 부터 외부전압에 관계없이 일정한 기준전압(Vref)을 인가되면 외부전압이 반도체장치의 정상동작 영역의 상한보다 높은 제1전압을 넘는지를 감지하여 반도체 장치를 번인전환 대기모드로 전환시키는 번인전환 대기모드 감지부(101)와, 상기 번인전환 대기모드 감지부(101)에 의해 번인전환 대기모드가 되면 활성화되어 외부전압이 제1전압보다 높은 제2전압이상이 되면 반도체장치의 동작을 번인동작으로 전환시키는 번인전환 감지부(102)와, 상기 번인전환 대기모드 감지부(101)에 의해 번인전환 대기모드가 되면 활성화되어 외부전압을 저항을 이용하여 일정비율로 나눈 전압을 발생시켜 상기 번인전환 감지부(102)의 입력으로 전달하는 외부전압 분배부(103)와, 상기 번인전환 대기모드 감지부(101)에 의해 번인전환 대기모드가 되면 활성화되어 번인시험시의 내부전압의 기준이 되는 전압을 발생시키는 번인시 내부전압용 기준전압 발생부(104)와, 상기 번인시 내부전압용 기준전압발생부(104)로 부터 입력받은 번인시 내부전압용 기준전압을 상기 번인전환감지부(102)의 출력에 따라 선택하여 출력하는 내부전압용 기준전압 선택부(105)와, 상기 내부전압용 기준전압 선택부(105)의 출력을 기준으로 반도체장치의 내부전압을 발생시키는 내부전압 구동부(106)로 구성한다.
이와같이 구성된 본 발명의 작용 및 효과에 대하여 상세히 설명하면 다음과 같다.
반도체장치의 초기불량을 짧은 시간안에 걸러내기 위한 반도체장치의 번인시험은 일반화되어 있는데, 한편, 반도체소자의 미세화에 따른 신뢰성 저하를 방지하고 다른 반도체장치와 함께 사용되는 경우에 문제가 되는 외부전원전압의 사양을 만족시키고, 저소비전력을 동시에 구현하기 위하여 반도체장치에 외부전압보다 낮은 내부전압 발생기를 설치하여 사용하는 것, 또한, 특히 반도체메모리 분야에서는 일반적인 경향이 되고 있다.
상기에서와 같이 내부전압 발생기는 일반적으로 정상동작 영역에서는 외부전원의 변화에도 불구하고, 일정한 전압을 유지하는 특성을 갖으며, 이는 반도체장치의 신뢰성과 안정적인 동작을 보장하기 위한 것이 주된 이유가 된다.
정상 동작시의 외부전원보다 높은 전압과 고온에서 이루어지는 번인시험은 반도체장치내의 모든 반도체 소자에 정상동작 조건보다 높은 전압을 가해야만 원하는 번인시험이 가능함에 따라 번인 시험시에는 내부 전압 발생기도 외부전압 관계없이 일정한 전압을 발생시키는 동작에서 외부전압 비례하는 전압을 발생시키는 번인동작으로 전환이 필요하게 된다.
따라서 번인시험을 가능하게 하기 위해서는 외부전압이 정상동작영역을 넘어 번인시험조건이 되는 것을 감지하고, 이에따라 내부전압 발생기의 동작특성을 번인동작으로 전환이 필요하게 된다.
따라서, 번인전환에 대하여 제2도 내지 제8도에 의거하여 살펴보면 다음과 같다.
제3도에서 번인전환 대기모드 감지신호(BIEN)는 외부전압(Vdd)이 다음과 같은 조건을 만족하는 한 "로우" 상태를 유지한다.
Vdd＜Vint_ref+2｜VTP｜+α……………………………………………………(3)
상기 식(3)에서는 α는 피모스 트랜지스터(31)(32)가 "온"되어 앤모스 트랜지스터(33)가 접지로 흐르는 전류보다 많은 전류를 인버터(34)로 공급할 수 있도록 해주는데 필요한 여분의 전압을 의미한다.
그리고, 실제로 상기 여분의 전압(α)의 영향을 적게받기 위해서는 피모스 트랜지스터(31)(32)의 크기(W/L)P를 크게 설정하는 반면에, 엔모스 트랜지스터(33)의 크기(W/L)N는 번인전환 준비모드에서 소모전류를 최소화하기 위하여 (W/L)P보다 작게 사용한다.
따라서, 상기 식(3)을 만족하는 경우에는 피모스 트랜지스터(31)(32)는 오프상태이고, 엔모스 트랜지스터(33)는 온상태가 됨에 따라 번인전환 대기 모드 감지신호(BIEN)는 "로우"상태가 됨에 따라 이 신호를 입력받는 번인전환 감지부(102), 외부전압 분배부(103) 그리고 번인시 내부전압용 기준전압 발생부(104)는 비활성되어, 상기 외부전압 분배부(103)는 OV의 출력전압(Vidiv)을 번인전환 감지부(102)로 출력하고, 번인시 내부전압용 기준전압 발생부(104)도 OV의 기준전압(Vref_bi)을 출력하며, 상기 번인전환 감지부(102)의 출력신호(BURNIN*)는 하이상태의 신호를 출력한다.
따라서, OV의 기준전압(Vref_bi)과 하이상태의 번인전환 감지신호(BURNIN*)를 입력받은 내부전압용 기준전압 선택부(105)는 제7도에서와 같이 기준전압 입력단을 통해 입력되는 기준전압((Vint_ref)을 그의 멀티플렉서 출력전압(Vref_mux)으로 하여 내부전압 구동부(106)로 전달하게 된다.
결국, 상기 내부전압구동부(106)는 외부전압에 관계없이 항상 일정한 전압을 유지하는 기준전압(Vint_ref)을 입력하여 내부전압을 구동하게 된다.
그러므로, 반도체장치의 내부전압은 외부전압의 변화에 관게없이 일정한 전압(Vint)을 유지하게 된다.
상기에서와 같이 내부전압이 외부전압의 변화에 관계없이 일정한 전압(Vint)을 유지할 경우 번인전환 감지수(102)와, 외부전압 분배부(103) 그리고 번인시 내부전압용 기준전압 발생부(104)는 번인전환 대기모드 감지신호(BIEN)에 의하여 완전히 동작하지 않는 상태가 되므로 대기상태의 전류 소모는 발생하지 않게 된다.
따라서, 저소비 전력제품의 설계에 적합함을 알 수 있다.
외부전압(Vdd)이 점차 상승하여 다음과 같은 조건인 만족되면 번인전환 대기모드 감지부(101)는 번인전환 준비모드로 전환된다.
Vdd＞Vint_ref+2｜VTP｜+α……………………………………………………(4)
상기에서와 같은 경우 상기 번인전환 대기모드 감지부(101)의 피모스 트랜지스터(31)(32)가 온되고 엔모스 트랜지스터(33)는 오프됨에 따라 인버터(34)를 충전시켜 번인전환 대기모드 감지신호(BIEN)는 "하이"상태가 된다.
그러면 번인전환 감지부(102)와, 외부전압 분배부(103) 및 번인시 내부전압용 기준전압 발생부(104)가 활성화된다.
번인전환 준비모드가 되면 활성화된 번인시 내부전압용 금속 발생부(104)는 하이상태의 번인전환 대기모드 감지신호(BIEN)가 입력되면 인버터(61)에 의해 반전되어 로우상태로 피모스 트랜지스터(62) 게이트로 입력됨에 따라 턴온되고 또한 하이상태의 번인전환 대기모드 감지신호(BIEN)에 의해 엔모스 트랜지스터(63)가 턴온됨에 따라 외부전압(Vdd)은 저항(R3)(R4)에 의해 분압되어 번인시의 내부전압의 기준이 되는 번인시 내부 전압용 기준전압(Vref_bi)을 내부전압용 기준전압 선택부(105)로 발생한다.
이때, 상기 번인시 내부전압용 기준전압(Vref_bi)은
그러나, 번인전환 감지부(102)는 하이상태의 번인전환 감지신호(BURNIN*)를 유지하고 있음에 따라 상기 내부전압용 기준전압 선택부(105)는 아직도 기준전압 입력단을 통해 입력되는 기준전압(Vint-ref)을 내부 전압용 기준전압(Vref_mux)으로 하여 출력시킨다. 결국 내부전압 역시 외부전압과 관계 없이 일정한 전압을 유지하게 된다.
단, 번인전환 준비모드에서는 내부전압은 정상동작시와 동일하게 외부전압에 관계없이 일정하게 유지되나, 번인전환 대기모드 감지신호(BIEN)에 의하여 활성화되는 요소들에 의한 대기상태의 전류소모가 따르게 한다.
따라서, 번인전환 준비모드에서의 대기상태 전류의 양은 정상동작시보다 많아지거나 번인전환 준비모드로 전환되는 외부전압(Vdd)이 이미 정상동작시의 외부전압(Vdd)의 영역의 상한보다 높기때문에 문제가 되지 않는다.
그리고, 활성화된 번인전환 감지부(102)는 제4도에서와 같이 반도체 장치의 내부전압의 기준전압(Vint_ref)과 외부전압을 저항으로 분압시킨 분압전압(Vidiv)을 각각 차동증폭부(45)의 엔모스 트랜지스터(458)(457)의 게이트로 입력받아 비교한다.
이때 분압전압(Vdiv)은 외부전압(Vdd)에 비례하는 전압으로 다음과 같이 표현된다.
외부전압(Vdd)이 더 증가하여 분압전압(Vdiv)이 기준전압(Vint_ref)보다 크면 번인전환 감지신호(BURNIN*)가 "로우"상태가 되어 번인모드로 전환되게 된다. 그리고 분압전압(Vdiv)이 기준전압(Vint_ref)보다 작으면 반도체 장치는 정상동작을 하게 된다.
특히, 번인전환 감지부(102)는 히스테리시스를 갖는 차동증폭기로 구성되어 있어 다음과 같은 관계를 갖는다.
Vdiv＞Vint_ref+△……………… 정상모드번인모드 전환 ………………(7)
Vdiv＜Vint_ref+△……………… 번인모드정상모드 전환 ………………(8)
상기 식(7)~(10)에서 △는 제4도에서 피모스 트랜지스터(453~456)의 크기(W/L)에 의하여 결정되는 히스테리시스를 의미한다,
안정적인 번인전환을 위해서는 외부전압(Vdd) 에 대한 히스테리시스(δ)를 0.5V로 설정하고, 외부전압(Vdd)에 대한 히스테리시스(δ)는 상기 식(9)(10)에 의하여 아래식(11)과 같이 주어진다. 따라서 번인전환을 결정하는 히스테리시스를 갖는 차동증폭부(45)의 히스테리시스를 결정할 수 있다.
따라서, 번인전환이 이루어지면 번인전환 감지신호(BURNIN*)가 "로우" 상태가 되므로 제7도에서와 같은 내부전압용 기준전압 선택부(105)는 기준전압(Vint_ret) 대신 번인시 내부전압용 기준전압 발생부(104)의 출력전압(Vref_bi)을 그의 출력전압(Vint_ㅡmux)으로 연결시킨다.
이에따라, 내부전압 구동부(106)는 외부전압에 관계없이 일정한 전압을 유지하는 기준전압(Vint_ref) 대신 외부전압에 비례하여 변하는 번인시 내부전압용 기준전압(Vref_bi)을 레귤레이터(85)의 기준전압으로 받게 된다.
따라서, 상기 내부전압 구동부(106)는 외부전압과 관계없이 일정한 전압을 유지하던 정상동작에서 외부전압에 비례하여 내부전압도 따라서 변하는 번인동작으로 전환하게 된다.
한번 번인동작으로의 전환이 이루어지면, 히스테리스를 갖는 차동증폭기로 이루어진 번인전환 감지부(102)에 의하여 외부전압이 번인전환전압보다 히스테리시스 전압 이하로 떨어지는 경우에만 번인동작에서 해제된다.
예를들어, 외부전압(Vdd)이 Vdd=3.3V±0.3V 사양의 반도체장치에 있어서 내부전압(Vint)는 2.5V, 번인전환전압은 4.8V, 번인전환의 히스테리시스(δ)는 0.5V로 하는 경우에는 γ=0.6V로 가정하면, 상기 식(11)에 의하여 △=0.15가 되도록 설정하면 된다.
이 경우, 반도체장치는 외부전압 Vdd＜4.8V인 구간에서는 내부전압이 외부전압에 관계없이 일정한 내부전압(Vint)을 유지한다. 단, 상기 식(3)에 의하여 외부전압 Vdd＞4.1v가 번인준비 모드가 된다. 이때는 내부전압은 계속하여 내부전압(Vint)으로 유지되면서 번인전환 감지부(102)와 외부전압 감지부(103) 그리고 번인시 내부전압용 기준전압 발생부(104)등 번인전환에 필요한 요소들을 활성화시킴으로써 외부전압을 계속관찰하여 번인전환 전압을 감지한다.
외부전압 Vdd＞4.8V가 되면 상기 번인전환 감지부(102)의 출력인 번인전환 감지신호(BURNIN*)가 "하이" 상태에서 "로우" 상태로 변함으로써 반도체장치는 번인모드로 전환된다.
번인모드로 전환이 이루어지면, 반도체장치의 내부전압(Vint)은 위에서 설명한 바와같이 외부전압에 비례하는 전압을 발생하게 되고, 일단 번인모드로 전환된 반도체장치는 히스테리시스를 갖는 차동증폭기로 이루어진 번인전환 감지부(102)에 의하여 Vdd＜4.3V가 되어야만 번인모드에서 빠져나가게 된다.
제8도는 번인전환 준비모드 및 번인시험 모드등을 도시한 것으로, 외부전압(Vdd)이 0V에서 6.5까지 변속할 때 내부전압(Vint) 및 번인전환 대기모드 감지신호(BIEN), 그리고 번인전환시의 감지신호(BURNIN*)와 번인에서 정상동작으로 환원시의 신호(BURNIN*)를 보여준다.
그리고 제8도에서와 같이 외부전압(Vdd)이 번이전압(약 4.8V)를 넘기전까지는 내부전압은 약 2.5V로 일정하게 유지되고, 외부전압(Vdd)이 번인전압을 넘어서면 내부전압은 번인시 내부전압용 기준전압(Vref_bi)에 의하여 외부전압에 비례하는 전압으로 변하게 되며, 하단에 표시한 것은 외부전압(Vdd)이 OV에서 6.5V로 상승한 후, 다시 OV로 낮아지는 두가지 경우를 동시에 표시한 것으로, A-B구간 및 F-G구간은 정상 동작 구간이다. C는 번인전환 준비모드로 전환되는 지점이며, D-E구간은 번인시험구간이며, D와 E의 차이가 바로 번인전환의 히스테리시스를 나타낸다.
이상에서 상세히 설명한 바와 같이 본 발명은 히스테리시스를 갖는 차동증폭기를 사용함으로써 번인전환 동작의 안정화를 기하고, 안정적인 번인시험을 가능하게 함으로써 번인시험의 신뢰성을 높일 수 있도록 한 효과가 있다.

Claims (5)

  1. 기준전압발생기로 부터 일정한 기준전압(Vref)이 인가되면 외부전압이 반도체장치의 정상동작 영역의 상한보다 높은 제1전압을 넘는지를 감지하여 반도체장치를 번인전환 대기모드로 전환시키는 번인전환 대기모드 감지부(101)와, 상기 번인전환 대기모드 감지부(101)에 의해 번인전환 대기모드가 되면 활성화되어 외부전압이 제1전압보다 높은 제2전압이상이 되면 반도체장치의 동작을 번인동작으로 전환시키는 번인전환 감지부(102)와, 상기에서 번인전환 대기모드가 되면 활성화되어 외부전압을 저항을 이용하여 일정비율로 나눈 전압을 발생시켜 상기 번인전환 감지부(102)의 입력으로 전달하는 외부전압 분배구(103)와, 상기에서 번인전환 모드가 되면 활성화되어 번인시험시의 내부전압의 기준이되는 전압을 발생시키는 번인시 내부전압용 기준전압 발생부(104)와, 상기 번인시 내부전압용 기준전압 발생부(104)로 부터 입력받은 번인시 내부전압용 기준전압을 상기 번인전환감지부(102)의 출력에 따라 선택하여 출력하는 내부전압용 기준전압 선택부(105)와, 상기 내부전압용 기준전압 선택부(105)의 출력을 기준으로 반도체 장치의 내부전압을 발생시키는 내부전압 구동부(106)로 구성된 것을 특징으로 하는 반도체장치의 번인회로.
  2. 제1항에 있어서, 외부전압이 반도체장치의 정상동작 영역의 상한보다 높은 제1전압을 넘게되면 그 내부의 번인전환 감지부(102), 외부전압 분배부(103) 그리고 번인시 내부전압용 기준전압 발생부(104)을 활성화시키고, 그 활성화된 각 부는 외부전압이 제1전압보다 높은 제2전압에서 반도체 장치의 동작을 번인시험동작으로 전환가능하도록 한 것을 특징으로 하는 반도체장치의 번인회로.
  3. 제1항에 있어서, 제2전압에서 번인시험 동작으로의 전환이 일어난 후, 정상동작으로의 환원은 제2전압보다 낮은 제3전압에서 이루어진 것을 특징으로 하는 반도체장치의 번인회로.
  4. 제1항에 있어서, 번인전환 감지부는 히스테리시스를 갖는 차동증폭기인 것을 특징으로 하는 반도체장치의 번인회로.
  5. 제1항에 있어서, 제1전압을 반도체장치의 정상동작 영역의 상한보다 높아, 복합체의 정상동작시에는 전력소모를 최소화할 수 있고, 제2전압보다 낮아 히스테리시스를 보장할 수 있도록 한 것을 특징으로 하는 반도체장치의 번인회로.
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2830799B2 (ja) * 1995-10-25 1998-12-02 日本電気株式会社 半導体集積回路装置
US5751158A (en) * 1995-11-07 1998-05-12 Micron Technology, Inc. Method and apparatus for selectively deriving a boosted voltage exceeding an internal voltage
JPH09304481A (ja) * 1996-05-17 1997-11-28 Nissan Motor Co Ltd オンボードスクリーニング装置
US6037792A (en) 1996-12-21 2000-03-14 Stmicroelectronics, Inc. Burn-in stress test mode
US7102421B1 (en) 1998-04-20 2006-09-05 Vanguard International Semiconductor Corporation Dynamically adjustable on-chip supply voltage generation
US6137301A (en) * 1998-05-11 2000-10-24 Vanguard International Semiconductor Company EPROM used as a voltage monitor for semiconductor burn-in
DE19852429C1 (de) * 1998-11-13 2000-11-23 Siemens Ag Halbleiterbaustein für Burn-In-Testanordnung
US6650105B2 (en) 2000-08-07 2003-11-18 Vanguard International Semiconductor Corporation EPROM used as a voltage monitor for semiconductor burn-in
US6683467B1 (en) 2000-09-29 2004-01-27 Intel Corporation Method and apparatus for providing rotational burn-in stress testing
JP3866111B2 (ja) * 2002-01-18 2007-01-10 株式会社ルネサステクノロジ 半導体集積回路及びバーンイン方法
KR100626367B1 (ko) * 2003-10-02 2006-09-20 삼성전자주식회사 내부전압 발생장치
US7802141B2 (en) * 2004-03-05 2010-09-21 Denso Corporation Semiconductor device having one-chip microcomputer and over-voltage application testing method
KR100587233B1 (ko) * 2004-06-14 2006-06-08 삼성전자주식회사 반도체 메모리소자의 번인테스트 방법
US20070159744A1 (en) * 2006-01-06 2007-07-12 Ramen Dutta High voltage pin for low voltage process
KR100800489B1 (ko) * 2006-12-21 2008-02-04 삼성전자주식회사 반도체 집적 회로의 기준 전압 제공 장치
JP5104118B2 (ja) * 2007-08-09 2012-12-19 富士通セミコンダクター株式会社 内部電源回路
CN101425031B (zh) * 2007-10-29 2010-07-21 英业达股份有限公司 多电压准位检测电路
US7459903B1 (en) * 2007-11-26 2008-12-02 Inventec Corporation Multi-level voltage detection circuit
JP7175555B2 (ja) * 2018-03-09 2022-11-21 エイブリック株式会社 テスト回路及び半導体装置
US11099231B2 (en) 2019-09-30 2021-08-24 Nxp Usa, Inc. Stress test on circuit with low voltage transistor

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5068599A (en) * 1989-10-23 1991-11-26 Texas Instruments Incorporated Integrated circuit having an enabling circuit for controlling primary and secondary subcircuits
EP0568294B1 (en) * 1992-04-27 1998-06-24 Fujitsu Limited Method for testing semiconductor integrated circuit

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US5656944A (en) 1997-08-12
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KR960018599A (ko) 1996-06-17

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