JP2849289B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2849289B2 JP2849289B2 JP4254192A JP25419292A JP2849289B2 JP 2849289 B2 JP2849289 B2 JP 2849289B2 JP 4254192 A JP4254192 A JP 4254192A JP 25419292 A JP25419292 A JP 25419292A JP 2849289 B2 JP2849289 B2 JP 2849289B2
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は半導体装置におけるＦ
ＥＴのバイアス制御に関し、特にゲート電圧をドレイン
電流が一定になるよう自己調整するバイアス回路に関す
るものである。
ＥＴのバイアス制御に関し、特にゲート電圧をドレイン
電流が一定になるよう自己調整するバイアス回路に関す
るものである。
【０００２】
【従来の技術】図５は従来の半絶縁性化合物半導体基板
上に形成されたデプレション型ＦＥＴを用いた高周波信
号増幅回路において、該ＦＥＴを抵抗分割回路を使用し
てバイアスする回路を示す回路図、図６はＦＥＴのピン
チオフ電圧のばらつきによるドレイン電流のバイアス点
の軌跡を示す図である。
上に形成されたデプレション型ＦＥＴを用いた高周波信
号増幅回路において、該ＦＥＴを抵抗分割回路を使用し
てバイアスする回路を示す回路図、図６はＦＥＴのピン
チオフ電圧のばらつきによるドレイン電流のバイアス点
の軌跡を示す図である。
【０００３】図において、１は半絶縁性化合物半導体基
板上に形成された高周波信号を扱う主となるＦＥＴであ
るデプレション型ＦＥＴのＦＥＴ(1) 、２はＦＥＴ(1)
１のドレイン側の負荷抵抗ＲD 、３はＦＥＴ(1) １用の
ドレイン直流電圧ＶDD、４はＦＥＴ(1) １用のゲート側
バイアス抵抗ＲG 、５はＦＥＴ(1) １用のゲート直流電
圧ＶGG、６，７はゲート直流電圧ＶGGの分圧抵抗Ｒ１，
Ｒ２、８は高周波信号入力ＲＦin、９は高周波信号出力
ＲＦout である。
板上に形成された高周波信号を扱う主となるＦＥＴであ
るデプレション型ＦＥＴのＦＥＴ(1) 、２はＦＥＴ(1)
１のドレイン側の負荷抵抗ＲD 、３はＦＥＴ(1) １用の
ドレイン直流電圧ＶDD、４はＦＥＴ(1) １用のゲート側
バイアス抵抗ＲG 、５はＦＥＴ(1) １用のゲート直流電
圧ＶGG、６，７はゲート直流電圧ＶGGの分圧抵抗Ｒ１，
Ｒ２、８は高周波信号入力ＲＦin、９は高周波信号出力
ＲＦout である。
【０００４】次に動作について説明する。高周波信号を
増幅するＦＥＴを用いた半導体回路として、図５のソー
ス接地回路がよく用いられる。デプレッション型ＦＥＴ
のＦＥＴ(1) は化合物半導体からなり、特有のプロセス
を持ち、そのドレイン−ソース電流ＩD1の調整に能動層
をエッチングするリセス電流調整が用いられる。このた
めこのリセス電流調整によってＦＥＴ(1) １のピンチオ
フ電圧Ｖt0がばらつき、飽和ドレイン電流にばらつきが
生じる。ＦＥＴ(1) １のゲートバイアス点を決定するに
は、ＦＥＴ(1) １にドレイン直流電圧ＶDD３を印加し、
このときドレイン負荷抵抗ＲD ２を通して流れるドレイ
ン電流ＩD1を一定にするために、ゲート直流電圧ＶGG５
を一定にした場合、分圧抵抗Ｒ1 ，Ｒ2 ６，７の抵抗比
を調整し、その分割電圧をゲートバイアス抵抗４ＲG を
通してＦＥＴ(1) １のゲートに印加するようにしてその
ゲート電圧によりＦＥＴ(1) １のドレイン電流ＩD1を制
御するようにする。
増幅するＦＥＴを用いた半導体回路として、図５のソー
ス接地回路がよく用いられる。デプレッション型ＦＥＴ
のＦＥＴ(1) は化合物半導体からなり、特有のプロセス
を持ち、そのドレイン−ソース電流ＩD1の調整に能動層
をエッチングするリセス電流調整が用いられる。このた
めこのリセス電流調整によってＦＥＴ(1) １のピンチオ
フ電圧Ｖt0がばらつき、飽和ドレイン電流にばらつきが
生じる。ＦＥＴ(1) １のゲートバイアス点を決定するに
は、ＦＥＴ(1) １にドレイン直流電圧ＶDD３を印加し、
このときドレイン負荷抵抗ＲD ２を通して流れるドレイ
ン電流ＩD1を一定にするために、ゲート直流電圧ＶGG５
を一定にした場合、分圧抵抗Ｒ1 ，Ｒ2 ６，７の抵抗比
を調整し、その分割電圧をゲートバイアス抵抗４ＲG を
通してＦＥＴ(1) １のゲートに印加するようにしてその
ゲート電圧によりＦＥＴ(1) １のドレイン電流ＩD1を制
御するようにする。
【０００５】
【発明が解決しようとする課題】従来の高周波信号増幅
用ソース接地回路におけるバイアス回路は以上のように
構成されているので、ＦＥＴ(1) のピンチオフ電圧のば
らつきから飽和ドレイン電流が図６のＩDDS1，ＩDDS2，
ＩDDS3のように変化し分圧抵抗Ｒ1 ，Ｒ2 による分圧信
号を固定しＶGS1 が一定である場合には図６に示される
ように、バイアス点が変動し、またこのバイアス点を分
圧比を変えることによって調整する場合には、このＦＥ
Ｔの電流特性（図６の特性）を調べる必要があり、調整
に時間がかかるなどの問題点があった。
用ソース接地回路におけるバイアス回路は以上のように
構成されているので、ＦＥＴ(1) のピンチオフ電圧のば
らつきから飽和ドレイン電流が図６のＩDDS1，ＩDDS2，
ＩDDS3のように変化し分圧抵抗Ｒ1 ，Ｒ2 による分圧信
号を固定しＶGS1 が一定である場合には図６に示される
ように、バイアス点が変動し、またこのバイアス点を分
圧比を変えることによって調整する場合には、このＦＥ
Ｔの電流特性（図６の特性）を調べる必要があり、調整
に時間がかかるなどの問題点があった。
【０００６】この発明は上記のような問題点を解消する
ためになされたもので、主となるＦＥＴの飽和ドレイン
電流がばらついてもバイアス点の変動を自動的に調整す
ることのできる高周波信号増幅回路におけるバイアス回
路を得ることを目的とする。
ためになされたもので、主となるＦＥＴの飽和ドレイン
電流がばらついてもバイアス点の変動を自動的に調整す
ることのできる高周波信号増幅回路におけるバイアス回
路を得ることを目的とする。
【０００７】
【課題を解決するための手段】この発明にかかるバイア
ス回路は、ゲート側分割抵抗の一方を、主となる第１の
ＦＥＴと同一基板上に形成した副となる第２のＦＥＴに
置き換え、該第２のＦＥＴのドレイン電極側と抵抗との
接続点の電圧を上記第１のＦＥＴのゲート電極に印加す
るようにして、この第２のＦＥＴの定電流特性を利用し
てゲートバイアス点の自己調整がなされるようにしたも
のである。またこのバイアス電圧を主となるＦＥＴに印
加する際に、高周波信号がバイアス回路に漏れ込むのを
防止するため、高インピーダンスな個別の抵抗またはイ
ンダクタンスあるいはその両者の直列回路を設けたもの
である。
ス回路は、ゲート側分割抵抗の一方を、主となる第１の
ＦＥＴと同一基板上に形成した副となる第２のＦＥＴに
置き換え、該第２のＦＥＴのドレイン電極側と抵抗との
接続点の電圧を上記第１のＦＥＴのゲート電極に印加す
るようにして、この第２のＦＥＴの定電流特性を利用し
てゲートバイアス点の自己調整がなされるようにしたも
のである。またこのバイアス電圧を主となるＦＥＴに印
加する際に、高周波信号がバイアス回路に漏れ込むのを
防止するため、高インピーダンスな個別の抵抗またはイ
ンダクタンスあるいはその両者の直列回路を設けたもの
である。
【０００８】
【作用】この発明におけるバイアス回路は、半絶縁性化
合物半導体基板上に主となるデプレション型ＦＥＴ（第
１のＦＥＴ）と同一基板上に副となる第２のＦＥＴを形
成するから、プロセス的なばらつきがあっても同一基板
上に形成した両ＦＥＴのばらつきは小さくなり、主とな
る第１のＦＥＴの飽和ドレイン電流が副となる第２のＦ
ＥＴのゲート幅に比例するため、主となる第１のＦＥＴ
のリセス電流が小さい場合、副となる第２のＦＥＴもそ
の電流が小さくなって主となる第１のＦＥＴのゲート電
圧を浅くしドレイン電流を増加する方向にバイアス点を
移動させ、一方、主となる第１のＦＥＴのリセス電流が
大きい場合、副となる第２のＦＥＴもその電流が小さく
なって主となる第１のＦＥＴのゲート電圧を深くし、ド
レイン電流を減少する方向にバイアス点を移動させ、こ
のようにしてバイアス点を自動的に調整することができ
る。
合物半導体基板上に主となるデプレション型ＦＥＴ（第
１のＦＥＴ）と同一基板上に副となる第２のＦＥＴを形
成するから、プロセス的なばらつきがあっても同一基板
上に形成した両ＦＥＴのばらつきは小さくなり、主とな
る第１のＦＥＴの飽和ドレイン電流が副となる第２のＦ
ＥＴのゲート幅に比例するため、主となる第１のＦＥＴ
のリセス電流が小さい場合、副となる第２のＦＥＴもそ
の電流が小さくなって主となる第１のＦＥＴのゲート電
圧を浅くしドレイン電流を増加する方向にバイアス点を
移動させ、一方、主となる第１のＦＥＴのリセス電流が
大きい場合、副となる第２のＦＥＴもその電流が小さく
なって主となる第１のＦＥＴのゲート電圧を深くし、ド
レイン電流を減少する方向にバイアス点を移動させ、こ
のようにしてバイアス点を自動的に調整することができ
る。
【０００９】
【実施例】実施例１．以下この発明の一実施例を図につ
いて説明する。図１はこの発明の一実施例によるバイア
ス回路の構成を示し、図１において、図５と同一符号は
同一または相当部分を示す。１０は主となるＦＥＴ(1)
と同一基板上に形成した副となるＦＥＴ(2) であり、そ
のゲート電極とソース電極とは相互に接続しており、本
バイアス回路はこれを図５の抵抗分割回路の抵抗７の代
わりに用いているものである。
いて説明する。図１はこの発明の一実施例によるバイア
ス回路の構成を示し、図１において、図５と同一符号は
同一または相当部分を示す。１０は主となるＦＥＴ(1)
と同一基板上に形成した副となるＦＥＴ(2) であり、そ
のゲート電極とソース電極とは相互に接続しており、本
バイアス回路はこれを図５の抵抗分割回路の抵抗７の代
わりに用いているものである。
【００１０】図２は本バイアス回路において、ＦＥＴ
(1) の飽和ドレイン電流がＩDSS1，ＩDSS2，ＩDSS3とば
らついた時のＦＥＴ(1) のバイアス点ＶGS1 ，ＶGS2 ，
ＶGS3の軌跡を示し、図３はＦＥＴ(1) と同一基板上に
形成されたゲート幅の小さい副となるＦＥＴ(2) の定電
流特性（ＶDS2 −ＩD2特性）を示し、図４はゲート直流
電圧ＶGGに対する、抵抗分割回路，本バイアス回路それ
ぞれの場合の主となるＦＥＴ(1) の、それぞれピンチオ
フ電圧Ｖt0＝−３Ｖ，−２．５Ｖ，−２．０Ｖの場合の
ドレイン電流ＩD1を示している。
(1) の飽和ドレイン電流がＩDSS1，ＩDSS2，ＩDSS3とば
らついた時のＦＥＴ(1) のバイアス点ＶGS1 ，ＶGS2 ，
ＶGS3の軌跡を示し、図３はＦＥＴ(1) と同一基板上に
形成されたゲート幅の小さい副となるＦＥＴ(2) の定電
流特性（ＶDS2 −ＩD2特性）を示し、図４はゲート直流
電圧ＶGGに対する、抵抗分割回路，本バイアス回路それ
ぞれの場合の主となるＦＥＴ(1) の、それぞれピンチオ
フ電圧Ｖt0＝−３Ｖ，−２．５Ｖ，−２．０Ｖの場合の
ドレイン電流ＩD1を示している。
【００１１】次に本発明のバイアス回路の動作について
説明する。図１の主となるＦＥＴ(1) １はゲート幅Ｗｇ
１を持つ。この主となるＦＥＴ(1) １と同一の半絶縁性
化合物半導体基板上にゲート幅の小さい副となるＦＥＴ
(2) １０を形成する。このＦＥＴ(2) １０はゲート電極
とソース電極を共通化した構造をとる。そしてＦＥＴ
(1) とＦＥＴ(2) のゲート幅Ｗｇ１とＷｇ２が比例関係
にある場合、これらＦＥＴの飽和ドレイン電流も比例関
係が成り立つ。この性質を利用した場合、ＦＥＴ(2) １
０のドレイン電流ＩD2は以下の式で表せる。
説明する。図１の主となるＦＥＴ(1) １はゲート幅Ｗｇ
１を持つ。この主となるＦＥＴ(1) １と同一の半絶縁性
化合物半導体基板上にゲート幅の小さい副となるＦＥＴ
(2) １０を形成する。このＦＥＴ(2) １０はゲート電極
とソース電極を共通化した構造をとる。そしてＦＥＴ
(1) とＦＥＴ(2) のゲート幅Ｗｇ１とＷｇ２が比例関係
にある場合、これらＦＥＴの飽和ドレイン電流も比例関
係が成り立つ。この性質を利用した場合、ＦＥＴ(2) １
０のドレイン電流ＩD2は以下の式で表せる。
【００１２】
【数１】
【００１３】ここで、ＩD1はＦＥＴ(1) １を流れるドレ
イン電流である。ＦＥＴ(1) １のゲートバイアス電圧
は、
イン電流である。ＦＥＴ(1) １のゲートバイアス電圧
は、
【００１４】
【数２】
【００１５】の関係が得られる。従って本実施例のバイ
アス回路では、図２にその動作原理を示すように、ＦＥ
Ｔ(1) の飽和ドレイン電流がＩDSS1からＩDSS2、あるい
はＩDSS3とばらついたとき、ＦＥＴ(1) のドレイン電流
が小さくなると同時にＦＥＴ(2) のドレイン電流も小さ
くなってＦＥＴ(1) のゲートバイアスはＶGS1 からＶGS
2 と浅く、あるいはＶGS3 と深くなり、その結果ＦＥＴ
(1) １のドレイン電流ＩDSをほぼ一定に保つことができ
る、あるいはある一定の範囲内に抑え込むことができる
というものである。
アス回路では、図２にその動作原理を示すように、ＦＥ
Ｔ(1) の飽和ドレイン電流がＩDSS1からＩDSS2、あるい
はＩDSS3とばらついたとき、ＦＥＴ(1) のドレイン電流
が小さくなると同時にＦＥＴ(2) のドレイン電流も小さ
くなってＦＥＴ(1) のゲートバイアスはＶGS1 からＶGS
2 と浅く、あるいはＶGS3 と深くなり、その結果ＦＥＴ
(1) １のドレイン電流ＩDSをほぼ一定に保つことができ
る、あるいはある一定の範囲内に抑え込むことができる
というものである。
【００１６】図４はこの動作よりＦＥＴ(1) １とＦＥＴ
(2) １０のゲート幅を５０：１とし、ＦＥＴのピンチオ
フ電圧Ｖt0＝−２．５Ｖに対してこれをＶt0＝−３．０
Ｖ，−２．０Ｖとした時のＶGGを変化させた場合のＩD1
の変化を示す。この結果から、ＶGG＝−５Ｖ（ＶDDはＶ
DD＝５Ｖ）でドレイン電流を設定した場合、以下の表１
のような結果が得られる。これにより、Ｖt0の変化に対
してバイアス点の変動が、本バイアス回路では従来に比
し大幅に小さくなることがわかる。
(2) １０のゲート幅を５０：１とし、ＦＥＴのピンチオ
フ電圧Ｖt0＝−２．５Ｖに対してこれをＶt0＝−３．０
Ｖ，−２．０Ｖとした時のＶGGを変化させた場合のＩD1
の変化を示す。この結果から、ＶGG＝−５Ｖ（ＶDDはＶ
DD＝５Ｖ）でドレイン電流を設定した場合、以下の表１
のような結果が得られる。これにより、Ｖt0の変化に対
してバイアス点の変動が、本バイアス回路では従来に比
し大幅に小さくなることがわかる。
【００１７】
【表１】
【００１８】また本バイアス回路においては、副となる
ＦＥＴ(2) １０と抵抗Ｒ１（６）の接続点から得られる
電圧に対して、主となるＦＥＴ(1) １の高周波信号が漏
れるのを防止するため、両者間は高インピーダンスな抵
抗であるゲート抵抗４ＲG を介して接続している。
ＦＥＴ(2) １０と抵抗Ｒ１（６）の接続点から得られる
電圧に対して、主となるＦＥＴ(1) １の高周波信号が漏
れるのを防止するため、両者間は高インピーダンスな抵
抗であるゲート抵抗４ＲG を介して接続している。
【００１９】実施例２．本実施例２は、上記両者間を高
抵抗４ＲG に代えて高インピーダンスなインダクタンス
を介して接続したものである。
抵抗４ＲG に代えて高インピーダンスなインダクタンス
を介して接続したものである。
【００２０】実施例３．本実施例３は、上記両者間を高
インピーダンスなインダクタンスと抵抗の直列回路を介
して接続したものである。
インピーダンスなインダクタンスと抵抗の直列回路を介
して接続したものである。
【００２１】
【発明の効果】以上のように、この発明にかかるバイア
ス回路によれば、半絶縁性化合物半導体基板上に実際に
動作する主となる第１のＦＥＴと同一基板上に副となる
第２のＦＥＴを形成し、第１のＦＥＴのゲート側分割抵
抗の一方を、該第１のＦＥＴと同一基板上に形成した副
となる第２のＦＥＴに置き換え、該第２のＦＥＴのドレ
イン電極側と抵抗との接続点の電圧を上記第１のＦＥＴ
のゲート電極に印加するようにして、上記第２のＦＥＴ
の定電流特性を利用して主となる第１のＦＥＴのゲート
バイアス点を自己調整できるようにしたので、主となる
第１のＦＥＴのピンチオフ電圧の変動によるバイアス点
の変動を緩和することができ、抵抗分割回路で調整する
時間を短縮することができる効果がある。
ス回路によれば、半絶縁性化合物半導体基板上に実際に
動作する主となる第１のＦＥＴと同一基板上に副となる
第２のＦＥＴを形成し、第１のＦＥＴのゲート側分割抵
抗の一方を、該第１のＦＥＴと同一基板上に形成した副
となる第２のＦＥＴに置き換え、該第２のＦＥＴのドレ
イン電極側と抵抗との接続点の電圧を上記第１のＦＥＴ
のゲート電極に印加するようにして、上記第２のＦＥＴ
の定電流特性を利用して主となる第１のＦＥＴのゲート
バイアス点を自己調整できるようにしたので、主となる
第１のＦＥＴのピンチオフ電圧の変動によるバイアス点
の変動を緩和することができ、抵抗分割回路で調整する
時間を短縮することができる効果がある。
【図１】この発明の一実施例によるバイアス回路の回路
構成を示す図。
構成を示す図。
【図２】この発明の一実施例によるバイアス点の軌跡を
示す図。
示す図。
【図３】この発明の一実施例で用いるＦＥＴ(2) の定電
流特性を示す図。
流特性を示す図。
【図４】この発明の一実施例と従来の抵抗分割回路によ
るバイアス点のＶGG依存性を示す図。
るバイアス点のＶGG依存性を示す図。
【図５】従来の抵抗分割回路によるバイアス回路の構成
を示す図。
を示す図。
【図６】従来の抵抗分割回路によるバイアス点の軌跡を
示した図。
示した図。
【符号の説明】 １ デプレション型電界効果トランジスタであるＦＥ
Ｔ(1) ２ ドレイン側負荷抵抗 ３ ドレイン直流電圧 ４ ケート側バイアス抵抗 ５ ゲート直流電圧 ６，７ ＶGG分圧抵抗Ｒ1 ，Ｒ2 ８ 高周波入力 ９ 高周波出力 １０ デプレション型電界効果トランジスタであるＦＥ
Ｔ(2)
Ｔ(1) ２ ドレイン側負荷抵抗 ３ ドレイン直流電圧 ４ ケート側バイアス抵抗 ５ ゲート直流電圧 ６，７ ＶGG分圧抵抗Ｒ1 ，Ｒ2 ８ 高周波入力 ９ 高周波出力 １０ デプレション型電界効果トランジスタであるＦＥ
Ｔ(2)
Claims (4)
- 【請求項１】 半絶縁性化合物半導体基板上に形成され
たデプレション型の高周波信号を扱う，主となる第１の
電界効果トランジスタ（以下ＦＥＴと称す）を有する半
導体装置において、 上記同一基板上に上記第１のＦＥＴとゲート幅の異なる
第２のＦＥＴを形成し、 該第２のＦＥＴのゲート電極とソース電極とを短絡させ
これに電圧源を接続して定電流源とするとともに、その
ＦＥＴのドレイン電極と接地または他の電源電位との間
に抵抗を接続し、 上記第２のＦＥＴのドレイン電極側と抵抗との接続点の
電圧を上記第１のＦＥＴのゲート電極に印加して、該ゲ
ート電圧の制御を行い、バイアス点を自動的に調整する
ようにしたことを特徴とする半導体装置。 - 【請求項２】 上記定電流源となる第２のＦＥＴと上記
抵抗との接続点と、上記第１のＦＥＴのゲートとの間
を、高いインピーダンスを有する抵抗とインダクタンス
の直列回路を介して接続したことを特徴とする請求項１
記載の半導体装置。 - 【請求項３】 上記定電流源となる第２のＦＥＴと上記
抵抗との接続点と、上記第１のＦＥＴのゲートとの間
を、高抵抗のみを介して接続したことを特徴とする請求
項１記載の半導体装置。 - 【請求項４】 上記定電流源となる第２のＦＥＴと上記
抵抗との接続点と、上記第１のＦＥＴのゲートとの間
を、高いインピーダンスを有するインダクタンスのみを
介して接続したことを特徴とする請求項１記載の半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4254192A JP2849289B2 (ja) | 1992-08-28 | 1992-08-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4254192A JP2849289B2 (ja) | 1992-08-28 | 1992-08-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0685558A JPH0685558A (ja) | 1994-03-25 |
| JP2849289B2 true JP2849289B2 (ja) | 1999-01-20 |
Family
ID=17261526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4254192A Expired - Fee Related JP2849289B2 (ja) | 1992-08-28 | 1992-08-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2849289B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09260957A (ja) * | 1996-01-18 | 1997-10-03 | Fujitsu Ltd | 半導体増幅回路 |
| US6191868B1 (en) | 1997-09-08 | 2001-02-20 | Hitachi, Ltd. | Distributed PWM halftoning unit and printer |
| FR2842963B1 (fr) * | 2002-07-23 | 2004-09-17 | Da Lightcom | Dispositif de charge active permettant de polariser un circuit amplificateur distribue tres large bande avec controle de gain |
| JP2012095041A (ja) * | 2010-10-26 | 2012-05-17 | Fujitsu Ltd | バイアス回路 |
| US9584072B1 (en) * | 2015-08-13 | 2017-02-28 | Raytheon Company | DC bias regulator for cascode amplifier |
| KR102630710B1 (ko) * | 2015-12-31 | 2024-01-26 | 엘지디스플레이 주식회사 | 엑스레이 검출기용 어레이기판, 이를 포함하는 엑스레이 검출기, 엑스레이 검출기용 어레이기판의 제조방법 및 엑스레이 검출기의 제조방법 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0793410B2 (ja) * | 1987-12-28 | 1995-10-09 | 三菱電機株式会社 | 半導体装置 |
-
1992
- 1992-08-28 JP JP4254192A patent/JP2849289B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0685558A (ja) | 1994-03-25 |
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