JP2844664B2 - Differential amplifier circuit - Google Patents
Differential amplifier circuitInfo
- Publication number
- JP2844664B2 JP2844664B2 JP1116116A JP11611689A JP2844664B2 JP 2844664 B2 JP2844664 B2 JP 2844664B2 JP 1116116 A JP1116116 A JP 1116116A JP 11611689 A JP11611689 A JP 11611689A JP 2844664 B2 JP2844664 B2 JP 2844664B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- differential amplifier
- collector
- amplifier circuit
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Networks Using Active Elements (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は不平衡−平衡変換を目的とした前置用の差動
増幅回路に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a front differential amplifier circuit for unbalanced-balanced conversion.
近年テレビ用のチューナーや無線送受信装置の変復調
回路として、モノシリックIC化に適した二重平衡差動増
幅回路がよく用いられる。この二重平衡差動増幅回路
は、平衡な入力端子を２つ備えており入力信号は平衡入
力を前提としている。しかし、通常高周波信号では不平
衡入力となるため、この二重平衡差動増幅回路の入力段
に不平衡−平衡のための手頃な回路として差動増幅回路
が用いられる。この前置差動増幅回路には、S/N比を良
くするために比較的高いレベルの信号が入力されるため
に、それ自身の利得により差動増幅回路が飽和しないよ
うに低利得であることが望まれる。このような差動増幅
回路の一例を第３図に示す。2. Description of the Related Art In recent years, a double-balanced differential amplifier circuit suitable for a monolithic IC has been frequently used as a tuner for a television or a modulation / demodulation circuit of a wireless transmission / reception device. This double balanced differential amplifier circuit has two balanced input terminals, and the input signal is premised on a balanced input. However, since a high-frequency signal usually has an unbalanced input, a differential amplifier circuit is used as an affordable circuit for unbalance-balance in the input stage of the double balanced differential amplifier circuit. Since a relatively high level signal is input to the pre-differential amplifier circuit to improve the S / N ratio, the gain is low so that the differential amplifier circuit is not saturated by its own gain. It is desired. FIG. 3 shows an example of such a differential amplifier circuit.
第３図に示す従来例では、トランジスタQ1とトランジ
スタQ2のそれぞれのエミッタを通常抵抗値の等しい抵抗
R1と抵抗R2を介して定電流源I1に接続し、それぞれのコ
レクタは負荷抵抗R9,R10を通して電源電圧端子VCCに接
続し、それぞれのベースは通常等しい所定の電圧になる
ように抵抗R5,R及びR7,R8によりバイアスされる。入力
信号は不平衡で入力されるため、一方の入力端子である
トランジスタQ1のベースに加えられ、もう一方の入力端
子であるトランジスタQ2のベースはコンデンサC1により
高周波的に接地される。その結果、出力端子であるトラ
ンジスタQ1とQ2のコレクタに互いに逆位相の平衡な信号
が出力される。In the conventional example shown in FIG. 3, the emitters of the transistors Q1 and Q2 are normally connected to resistors having the same resistance.
Connected to the constant current source I1 via R1 and resistor R2, each collector is connected to the power supply voltage terminal V CC through load resistors R9, R10, and each base is connected to the resistor R5, Biased by R and R7, R8. Since the input signal is input unbalanced, it is applied to the base of the transistor Q1 as one input terminal, and the base of the transistor Q2 as the other input terminal is grounded at high frequency by the capacitor C1. As a result, balanced signals having opposite phases are output to the collectors of the transistors Q1 and Q2, which are output terminals.
このような差動増幅回路において、低利得とするため
には、抵抗R1,R2の値を大きくすることが有効である
が、抵抗R1,R2の値を大きくすればする程、高周波信号
入力時の平衡出力である２つの出力端子OUT,▲▼
の抵抗及び180度の位相差にずれが生じてくる。すなわ
ち、定電流源I1は一般にトランジスタを用いるためにそ
のコレクタに付いている浮遊容量が抵抗R1とR2の間に存
在している。In such a differential amplifier circuit, it is effective to increase the values of the resistors R1 and R2 in order to obtain a low gain. Output terminals OUT, ▲ ▼
Shifts in the resistance and the phase difference of 180 degrees. That is, since the constant current source I1 generally uses a transistor, the stray capacitance attached to the collector exists between the resistors R1 and R2.
このため、入力端子INに加えられた信号がトランジス
タQ1のエミッタから抵抗R1,R2を通してトランジスタQ2
のエミッタに伝えられる間に、信号の一部がこの浮遊容
量により失われる。この作用は浮遊容量の値が非常に小
さいので入力信号周波数が高い時でないと影響がない
が、低利得とするために抵抗R1,R2の値を大きくすると
実際に使用する周波数まで影響を及ぼしてくる。この様
子を第４図に示す。平衡出力である２つの出力端子の出
力振幅の違いは、次段に接続される二重平衡差動増幅回
路に平衡入力において、同相信号として検出されるため
に悪影響を与えるという問題を有する。Therefore, the signal applied to the input terminal IN is applied to the transistor Q2 from the emitter of the transistor Q1 through the resistors R1 and R2.
Some of the signal is lost due to this stray capacitance while it is being transmitted to the emitter. This effect has no effect unless the input signal frequency is high because the value of the stray capacitance is very small.However, if the values of the resistors R1 and R2 are increased to obtain a low gain, it will affect the frequency actually used. come. This is shown in FIG. The difference between the output amplitudes of the two output terminals, which are balanced outputs, has a problem that the double-balanced differential amplifier circuit connected to the next stage has an adverse effect because it is detected as a common-mode signal at the balanced input.
一方、この種の差動増幅回路で生じる平衡出力振幅の
ずれを改善する方法として差動増幅回路を２段縦続に接
続した差動増幅回路が考えられる。すなわち、前述した
高周波での平衡出力の振幅のずれは不平衡入力であるた
め生じるのであるから、その出力を平衡入力としてさら
に同形式の差同増幅回路に入力すれば直接不平衡入力し
た場合より出力振幅のずれが減少する。しかし、同形式
の差動増幅回路を２段縦続接続するためには、前段の差
動増幅回路の出力DC電位と後段の差動増幅回路の入力段
のDC電位との整合をとるために中間にエミッタフォロア
やレベルシフト回路が必要であり、周波数特性の劣化や
消費電力の増加を招くという問題を有する。On the other hand, as a method of improving the deviation of the balanced output amplitude that occurs in this type of differential amplifier circuit, a differential amplifier circuit in which two differential amplifier circuits are connected in cascade can be considered. In other words, the above-mentioned deviation of the amplitude of the balanced output at a high frequency is caused by an unbalanced input. The output amplitude shift is reduced. However, in order to cascade two stages of the same type of differential amplifier circuit, it is necessary to match the output DC potential of the preceding differential amplifier circuit with the DC potential of the input stage of the subsequent differential amplifier circuit. In addition, an emitter follower and a level shift circuit are required, which causes a problem that the frequency characteristics are deteriorated and power consumption is increased.
本発明はこれらの問題を生じることなく平衡振幅のず
れを抑制する差動増幅回路を提供することを目的とす
る。SUMMARY OF THE INVENTION It is an object of the present invention to provide a differential amplifier circuit which suppresses the deviation of the balanced amplitude without causing these problems.
本発明の差動増幅回路は、ベースに信号が入力され、
エミッタが第１の定電流源が接続され、コレクタが第１
の負荷を介して電源に接続された第１のトランジスタ
と、ベースが高周波的に接地され、エミッタが前記第１
の定電流源に接続され、コレクタが第２の負荷を介して
前記電源に接続された第２トランジスタと、エミッタが
前記第１のトランジスタのコレクタに接続され、コレク
タが前記第１の負荷及び第１の出力端子に接続され、ベ
ースがコモン電圧に接続された第３のトランジスタと、
エミッタが前記第２のトランジスタのコレクタに接続さ
れ、コレクタが前記第２の負荷及び第２の出力端子に接
続され、ベースが前記コモン電圧に接続された第４のト
ランジスタと、ベースが前記第１のトランジスタのコレ
クタに接続され、エミッタが第２の定電流源に接続さ
れ、コレクタが前記第２の出力端子に接続された第５の
トランジスタと、エミッタが前記第２の定電流源に接続
され、コレクタが前記第１の出力端子に接続された第６
のトランジスタと、ベースが前記コモン電圧に接続さ
れ、エミッタが前記第６のトランジスタのベース及び第
３の定電流源に接続され、コレクタが前記電源に接続さ
れた第７のトランジスタとを備え、前記第１及び第２の
トランジスタで第１の差動増幅回路を構成し、前記第５
及び第６のトランジスタで第２の差動増幅回路を構成す
る。In the differential amplifier circuit of the present invention, a signal is input to the base,
The emitter is connected to the first constant current source, and the collector is connected to the first constant current source.
A first transistor connected to a power supply through a load, a base grounded at a high frequency, and an emitter connected to the first transistor.
And a second transistor having a collector connected to the power supply via a second load, an emitter connected to the collector of the first transistor, and a collector connected to the first load and the first load. A third transistor connected to the first output terminal and having a base connected to a common voltage;
A fourth transistor having an emitter connected to the collector of the second transistor, a collector connected to the second load and a second output terminal, a base connected to the common voltage, and a base connected to the first transistor. And a fifth transistor having an emitter connected to the second constant current source, a collector connected to the second output terminal, and an emitter connected to the second constant current source. A sixth collector having a collector connected to the first output terminal.
And a seventh transistor having a base connected to the common voltage, an emitter connected to the base of the sixth transistor and a third constant current source, and a collector connected to the power supply, The first and second transistors constitute a first differential amplifier circuit, and the fifth
And the sixth transistor constitute a second differential amplifier circuit.
上述した構成では、第１及び第２の２つの不平衡入力
の差動増幅回路を組み合わせることによって高周波信号
入力時に生じる平衡出力の振幅のずれを防止する。In the above-described configuration, the deviation of the amplitude of the balanced output that occurs when a high-frequency signal is input is prevented by combining the first and second two unbalanced input differential amplifier circuits.
次に、本発明を図面を参照して説明する。 Next, the present invention will be described with reference to the drawings.
第１図は本発明の一実施例である。第１及び第２のト
ランジスタQ1とQ2からなる第１の差動増幅回路は、低利
得とするために定電流源I1とそれぞれのエミッタとの間
に抵抗R1とR2が設けられている。負荷側はベースをVBな
る所定電位に接続された第３及び第４のトランジスタQ
3,Q4からなるコモンベーストランジスタ増幅回路が接続
されている。抵抗R9,R10はその負荷抵抗である。FIG. 1 shows an embodiment of the present invention. In the first differential amplifier circuit including the first and second transistors Q1 and Q2, resistors R1 and R2 are provided between the constant current source I1 and the respective emitters for low gain. Third and fourth transistors Q load side which is connected to a predetermined potential to the base becomes V B
3, Common base transistor amplifier circuit consisting of Q4 is connected. The resistors R9 and R10 are the load resistors.
第５及び第６のトランジスタQ5,Q6からなる第２の差
動増幅回路は、第１の差動増幅回路と同様に定電流源I2
とそれぞれのエミッタとの間に低利得とするために抵抗
R3,R4が設けられている。この第２の差動増幅回路の一
方の入力であるトランジスタQ5のベースは、第１の差動
増幅回路のトランジスタQ1のコレクタに接続され、もう
一方の入力であるトランジスタQ6のベースは、ベースを
VBなる所定電位に共通に接続し、エミッタを定電流源I3
に接続した第７のトランジスタQ7からなるエミッタフォ
ロア回路のエミッタに接続されている。また、第２の差
動増幅回路の一方に出力であるトランジスタQ5のコレク
タに、前記第４のトランジスタQ4のコレクタが接続さ
れ、もう一方の出力であるトランジスタQ6のコレクタは
前記第３のトランジスタQ3のコレクタに接続されてい
る。The second differential amplifier circuit including the fifth and sixth transistors Q5 and Q6 has a constant current source I2 like the first differential amplifier circuit.
And a resistor between each emitter for low gain
R3 and R4 are provided. The base of the transistor Q5, which is one input of the second differential amplifier circuit, is connected to the collector of the transistor Q1 of the first differential amplifier circuit, and the base of the transistor Q6, which is the other input, is connected to the base.
V B is commonly connected to a predetermined potential, and the emitter is a constant current source I3
Is connected to the emitter of an emitter follower circuit including a seventh transistor Q7 connected to the second transistor Q7. Further, the collector of the fourth transistor Q4 is connected to the collector of the transistor Q5 which is the output of one of the second differential amplifier circuits, and the collector of the transistor Q6 which is the other output is the third transistor Q3. Connected to the collector.
次に、以上の構成の差動増幅回路の動作を説明する。 Next, the operation of the differential amplifier circuit having the above configuration will be described.
トランジスタQ1のベースに入力信号が加えられると、
その信号はトランジスタQ1のコレクタ側へ伝えられ、更
に、コモンベーストランジスタQ3のエミッタに入力され
そのコレクタに出力として表れる。一方、トランジスタ
Q1のエミッタに伝えられた信号は抵抗R1,R2を通しトラ
ンジスタQ2のエミッタ，コレクタ、更にコモンベースト
ランジスタQ4のエミッタへと伝えられ、該トランジスタ
Q4のコレクタに逆極性の出力として表れる。この時、定
電流源I1に並列に存在する浮遊容量によって高周波信号
ではその信号の一部が失われるため、トランジスタQ3の
コレクタに表れる出力振幅とトランジスタQ4のコレクタ
に表れる出力振幅との間に差が生じることは従来と同じ
である。When an input signal is applied to the base of transistor Q1,
The signal is transmitted to the collector side of the transistor Q1, further input to the emitter of the common base transistor Q3, and appears at the collector as an output. Meanwhile, the transistor
The signal transmitted to the emitter of Q1 is transmitted through resistors R1 and R2 to the emitter and collector of transistor Q2 and further to the emitter of common base transistor Q4.
Appears as an output of the opposite polarity at the collector of Q4. At this time, since a part of the high-frequency signal is lost due to the stray capacitance existing in parallel with the constant current source I1, the difference between the output amplitude appearing at the collector of the transistor Q3 and the output amplitude appearing at the collector of the transistor Q4 is obtained. Is the same as before.
ここで第１の差動増幅回路と同様な不平衡入力でもう
一方の入力信号端子が高周波的に接地された第２の差動
増幅回路を組み合わせて、それぞれの平衡出力に表れる
振幅のずれを補償するように合成することで、出力振幅
の差を改善することが可能である。トランジスタQ5,Q6
からなる第２の差動増幅回路では、一方の入力信号はト
ランジスタQ1のコレクタ負荷に表れる信号であり、もう
一方の入力はトランジスタQ7よりなる低インピーダンス
のエミッタフォロアの出力に接続されているため、高周
波的に接地されているのと等しい条件にある。また、そ
れぞれのDC電位はベースを共通に接続されたトランジス
タQ3とQ7のエミッタ電位であるから、これを等しく設定
することは容易である。Here, by combining the second differential amplifier circuit having the same unbalanced input as the first differential amplifier circuit and the other input signal terminal grounded at a high frequency, the deviation of the amplitude appearing in each balanced output is reduced. By combining so as to compensate, it is possible to improve the difference between the output amplitudes. Transistors Q5, Q6
In the second differential amplifier circuit, the one input signal is a signal appearing at the collector load of the transistor Q1, and the other input is connected to the output of the low-impedance emitter follower including the transistor Q7. It is in the same condition as being grounded at high frequencies. Also, since each DC potential is the emitter potential of transistors Q3 and Q7 whose bases are connected in common, it is easy to set them equal.
このように第２の差動増幅回路は第１の差動増幅回路
と同様に等価的に不平衡入力であるため、トランジスタ
Q5,Q6に表れる平衡出力についても第１の差動増幅回路
と同様に高周波信号では出力振幅に差が生じる。第２の
差動増幅回路ではトランジスタQ5側が信号入力側である
から、高周波においてはトランジスタQ6に表れる出力振
幅が小さくなる条件にある。したがって、第１の差動増
幅回路で生じた出力振幅のずれを補償するために、トラ
ンジスタQ6のコレクタ出力をトランジスタQ3のコレクタ
出力と、またトランジスタQ5のコレクタ出力をトランジ
スタQ4のコレクタ出力とそれぞれ合成することにより、
高周波信号においても平衡出力の出力振幅のずれを防止
できる。As described above, the second differential amplifier circuit has an unbalanced input equivalent to the first differential amplifier circuit as in the first differential amplifier circuit.
As for the balanced outputs appearing in Q5 and Q6, similarly to the first differential amplifier circuit, a difference occurs in the output amplitude of the high-frequency signal. In the second differential amplifier circuit, since the transistor Q5 side is the signal input side, the condition is such that the output amplitude appearing at the transistor Q6 becomes small at high frequencies. Therefore, in order to compensate for the deviation of the output amplitude generated in the first differential amplifier circuit, the collector output of the transistor Q6 is combined with the collector output of the transistor Q3, and the collector output of the transistor Q5 is combined with the collector output of the transistor Q4. By doing
Even in a high-frequency signal, it is possible to prevent the output amplitude of the balanced output from shifting.
第２図に本発明による効果を表す図を示す。これか
ら、高周波信号における平衡出力の出力振幅のずれが抑
制されることが判る。FIG. 2 is a diagram showing the effect of the present invention. From this, it is understood that the deviation of the output amplitude of the balanced output in the high-frequency signal is suppressed.
以上説明したように本発明は、２つの不平衡入力の差
動増幅回路を組み合わせることによって高周波信号入力
時に生じる平衡出力の振幅のずれを防止でき、後段の平
衡入力回路に悪影響を与えない差動増幅回路を得ること
ができる。As described above, according to the present invention, by combining two unbalanced input differential amplifier circuits, it is possible to prevent a deviation in the amplitude of the balanced output that occurs when a high-frequency signal is input, and to provide a differential amplifier that does not adversely affect the subsequent balanced input circuit. An amplifier circuit can be obtained.
第１図は本発明の差動増幅回路の一実施例の回路図、第
２図は本発明の効果を表す周波数特性図、第３図は従来
の差動増幅回路の回路図、第４図は従来の回路における
周波数特性を示す図である。 Q1……第１のトランジスタ、Q2……第２のトランジス
タ、Q3……第３のトランジスタ、Q4……第４のトランジ
スタ、Q5……第５のトランジスタ、Q6……第６のトラン
ジスタ、Q7……第７のトランジスタ、R1〜R10……抵
抗、I1〜I3……定電流源,C1……コンデンサ。FIG. 1 is a circuit diagram of one embodiment of a differential amplifier circuit of the present invention, FIG. 2 is a frequency characteristic diagram showing the effect of the present invention, FIG. 3 is a circuit diagram of a conventional differential amplifier circuit, and FIG. FIG. 3 is a diagram showing frequency characteristics in a conventional circuit. Q1 ... first transistor, Q2 ... second transistor, Q3 ... third transistor, Q4 ... fourth transistor, Q5 ... fifth transistor, Q6 ... sixth transistor, Q7 ... ... A seventh transistor, R1 to R10... A resistor, I1 to I3... A constant current source, C1.
Claims (1)
の定電流源に接続され、コレクタが第１の負荷を介して
電源に接続された第１のトランジスタと、ベースが高周
波的に接地され、エミッタが前記第１の定電流源に接続
され、コレクタが第２の負荷を介して前記電源に接続さ
れた第２トランジスタと、エミッタが前記第１のトラン
ジスタのコレクタに接続され、コレクタが前記第１の負
荷及び第１の出力端子に接続され、ベースがコモン電圧
に接続された第３のトランジスタと、エミッタが前記第
２のトランジスタのコレクタに接続され、コレクタが前
記第２の負荷及び第２の出力端子に接続され、ベースが
前記コモン電圧に接続された第４のトランジスタと、ベ
ースが前記第１のトランジスタのコレクタに接続され、
エミッタが第２の定電流源に接続され、コレクタが前記
第２の出力端子に接続された第５のトランジスタと、エ
ミッタが前記第２の定電流源に接続され、コレクタが前
記第１の出力端子に接続された第６のトランジスタと、
ベースが前記コモン電圧に接続され、エミッタが前記第
６のトランジスタのベース及び第３の定電流源に接続さ
れ、コレクタが前記電源に接続された第７のトランジス
タとを備え、前記第１及び第２のトランジスタで第１の
差動増幅回路を構成し、前記第５及び第６のトランジス
タで第２の差動増幅回路を構成し、前記第１及び第２の
出力端子に出力される前記第１及び第２の差動増幅回路
の各出力の出力振幅を相互に補償することを特徴とする
差動増幅回路。1. A signal is input to a base and an emitter is connected to a first
A first transistor having a collector connected to a power supply via a first load, a base grounded at a high frequency, an emitter connected to the first constant current source, and a collector connected to the first constant current source. A second transistor connected to the power supply via a second load, an emitter connected to the collector of the first transistor, a collector connected to the first load and a first output terminal, and a base Are connected to a common voltage, an emitter is connected to a collector of the second transistor, a collector is connected to the second load and a second output terminal, and a base is connected to the common voltage. A fourth transistor, and a base connected to the collector of the first transistor;
A fifth transistor having an emitter connected to the second constant current source and a collector connected to the second output terminal; an emitter connected to the second constant current source and a collector connected to the first output terminal; A sixth transistor connected to the terminal,
A seventh transistor having a base connected to the common voltage, an emitter connected to the base of the sixth transistor and a third constant current source, and a collector connected to the power supply; The first and second transistors constitute a first differential amplifier circuit, the fifth and sixth transistors constitute a second differential amplifier circuit, and the second and third transistors output to the first and second output terminals. A differential amplifier circuit for mutually compensating the output amplitude of each output of the first and second differential amplifier circuits.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1116116A JP2844664B2 (en) | 1989-05-11 | 1989-05-11 | Differential amplifier circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1116116A JP2844664B2 (en) | 1989-05-11 | 1989-05-11 | Differential amplifier circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02296408A JPH02296408A (en) | 1990-12-07 |
| JP2844664B2 true JP2844664B2 (en) | 1999-01-06 |
Family
ID=14679088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1116116A Expired - Lifetime JP2844664B2 (en) | 1989-05-11 | 1989-05-11 | Differential amplifier circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2844664B2 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5311086A (en) * | 1991-03-01 | 1994-05-10 | Kabushiki Kaisha Toshiba | Multiplying circuit with improved linearity and reduced leakage |
| JP5239451B2 (en) * | 2008-03-28 | 2013-07-17 | 富士通株式会社 | Differential single phase converter circuit |
| WO2023182510A1 (en) * | 2022-03-25 | 2023-09-28 | 株式会社村田製作所 | Electronic circuit and doherty amplification circuit |
-
1989
- 1989-05-11 JP JP1116116A patent/JP2844664B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02296408A (en) | 1990-12-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4058771A (en) | Double-balanced frequency converter | |
| US4308471A (en) | Product circuit | |
| JPH0211042B2 (en) | ||
| JP2844664B2 (en) | Differential amplifier circuit | |
| US4110635A (en) | Amplifying circuit | |
| JPS585594B2 (en) | rectifier circuit | |
| JPS645370Y2 (en) | ||
| JP2932502B2 (en) | Differential amplifier circuit | |
| US6278299B1 (en) | Voltage to current converter | |
| KR940011022B1 (en) | Frequency converter | |
| JPS6345125B2 (en) | ||
| JP2684837B2 (en) | Differential amplifier circuit | |
| GB2147754A (en) | Frequency multiplying circuit | |
| JPH06120747A (en) | Differential amplifier | |
| JP2797805B2 (en) | Analog multiplier | |
| JPH0413858Y2 (en) | ||
| JPS6334360Y2 (en) | ||
| EP0255826B1 (en) | Balanced differential load | |
| JPH0339927Y2 (en) | ||
| JP3145690B2 (en) | Gyrator delay circuit | |
| JPS63263904A (en) | Broad band dc amplifier | |
| JPH0349460Y2 (en) | ||
| JPS6330012A (en) | Differential amplifier circuit | |
| JPS626723Y2 (en) | ||
| JP2993496B1 (en) | Mixer with limiter circuit |