JPS626723Y2 - - Google Patents
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Description
【考案の詳細な説明】
本考案は、増幅回路等で二出力以上を得る回路
において、他方の出力にもう一方の出力が漏れな
いような半導体増幅回路に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a semiconductor amplifier circuit that prevents one output from leaking into the other output in a circuit that obtains two or more outputs using an amplifier circuit or the like.
一般に、カラーテレビジヨン受像機用の集積回
路等において、異なつた二種類以上の出力信号を
得る場合、第1図に示すような回路が知られてい
る。この回路は入力信号としてバースト信号およ
びクロマ信号を含む搬送色信号が供給され、出力
信号としてそれぞれクロマ信号とバースト信号と
を分離抽出するものである。 Generally, in an integrated circuit for a color television receiver, etc., when obtaining two or more different types of output signals, a circuit as shown in FIG. 1 is known. This circuit is supplied with a carrier color signal including a burst signal and a chroma signal as an input signal, and separates and extracts a chroma signal and a burst signal as output signals.
今、ここでは分り易くする為入力信号をバース
ト・クロマ信号Vioとする。 Now, for the sake of clarity, the input signal is assumed to be a burst chroma signal Vio .
トランジスタQ1,Q2のベースには、端子4か
らのバイアスV1がそれぞれ抵抗R1,R2を介して
供給される。そして一方のトランジスタQ1のベ
ースには容量Cを経て信号入力Vioが与えられ、
他方のトランジスタQ2のベースは入力信号Vioが
重畳しないよう容量C1を介して接地されてい
る。 Bias V 1 from terminal 4 is supplied to the bases of transistors Q 1 and Q 2 via resistors R 1 and R 2 , respectively. A signal input V io is applied to the base of one transistor Q 1 via a capacitor C.
The base of the other transistor Q 2 is grounded via the capacitor C 1 to prevent the input signal V io from being superimposed.
トランジスタQ1,Q2のエミツタはおのおの抵
抗RE1,RE2を経て接地され、トランジスタQ1,
Q2のコレクタはダブルバランス回路構成のトラ
ンジスタQ3,Q4のエミツタとトランジスタQ5,
Q6のエミツタにそれぞれ接続される。 The emitters of transistors Q 1 and Q 2 are grounded through resistors R E1 and R E2 , respectively .
The collector of Q 2 is the emitter of transistors Q 3 and Q 4 in a double-balanced circuit configuration, and the transistor Q 5 ,
Each is connected to the emitter of Q6 .
ダブルバランス回路の各ベースについて、トラ
ンジスタQ3,Q6のベースには端子5からバイア
スV2が印加され、トランジスタQ4,Q5のベース
にはバースト信号期間に一致したバーストゲート
用のパルスが端子1から印加される。 For each base of the double-balanced circuit, bias V 2 is applied from terminal 5 to the bases of transistors Q 3 and Q 6 , and a burst gate pulse that coincides with the burst signal period is applied to the bases of transistors Q 4 and Q 5 . Applied from terminal 1.
ダブルバランス回路の各コレクタについて、ト
ランジスタQ3,Q4は共通接続して制御回路のト
ランジスタQ7,Q8のエミツタに接続し、トラン
ジスタQ4,Q6は共通接続して負荷抵抗RL2に接
続される。 For each collector of the double balance circuit, transistors Q 3 and Q 4 are commonly connected and connected to the emitters of transistors Q 7 and Q 8 of the control circuit, and transistors Q 4 and Q 6 are commonly connected and connected to the load resistor R L2. Connected.
制御回路のトランジスタQ7,Q8のベースには
おのおの抵抗R3.R4を介して端子6からバイアス
V3が印加され、またトランジスタQ8のベースに
は抵抗Rを経て端子7から制御電圧Vが供給され
る。またトランジスタQ7のコレクタは抵抗RL1
を介して電源Vccの端子8に接続されるととも
に、抵抗R5をもつエミツタホロアのトランジス
タQ9を経て出力端子2に接続されている。 The bases of transistors Q 7 and Q 8 in the control circuit are biased from terminal 6 through resistors R 3 and R 4 , respectively.
V 3 is applied, and the control voltage V is supplied from the terminal 7 via the resistor R to the base of the transistor Q 8 . Also, the collector of transistor Q7 is resistor R L1
It is connected to the terminal 8 of the power supply V cc via the terminal 8 of the power supply V cc , and to the output terminal 2 via the emitter follower transistor Q 9 having a resistor R 5 .
さらにダブルバランス回路のトランジスタ
Q4,Q6の共通コレクタは負荷抵抗RL2を介して
電源Vccに接続されるとともに、抵抗R6をもつエ
ミツタホロアQ10を経て出力端子3に接続されて
いる。 Furthermore, the transistor of the double balance circuit
The common collectors of Q 4 and Q 6 are connected to the power supply V cc via a load resistor R L2 and to the output terminal 3 via an emitter follower Q 10 having a resistor R 6 .
上記した構成において、その動作を説明する。 The operation of the above configuration will be explained.
トランジスタQ1のベースには容量Cを介して
バースト・クロマ信号Vioが供給される。クロマ
信号期間には端子1にゲートパルスが供給され
ず、ダブルバランス回路のトランジスタQ3,Q6
のベース電位がトランジスタQ4,Q5のベース電
位より高くなり、トランジスタQ1,Q3を通して
増幅されたクロマ信号電流が流れ、制御回路に入
力される。このとき端子7に加わる制御電圧Vを
可変にし、トランジスタQ8のベース電位を変化
することでトランジスタQ8のコレクタからのク
ロマ信号の大きさを調整できる。尚負荷抵抗RL1
で直流(DC)変換され、エミツタホロアQ9を介
して出力されるクロマ信号のレベルは、(RL1/
RE1)Vioで表わされ、出力端子2には図の9,
12で示すようなクロマ信号が得られる。 A burst chroma signal V io is supplied to the base of the transistor Q 1 via a capacitor C. During the chroma signal period, no gate pulse is supplied to terminal 1, and the transistors Q 3 and Q 6 of the double balance circuit
The base potential of the transistors Q 4 and Q 5 becomes higher than that of the transistors Q 4 and Q 5 , and the amplified chroma signal current flows through the transistors Q 1 and Q 3 and is input to the control circuit. At this time, by making the control voltage V applied to the terminal 7 variable and changing the base potential of the transistor Q8 , the magnitude of the chroma signal from the collector of the transistor Q8 can be adjusted. Furthermore, load resistance R L1
The level of the chroma signal that is converted into direct current (DC) and output via the emitter follower Q9 is (R L1 /
R E1 )V io , and the output terminal 2 has 9 and 9 in the figure.
A chroma signal as shown at 12 is obtained.
一方、バースト信号期間にはトランジスタ
Q4,Q5のベースに端子1からゲートパルスが供
給され、このトランジスタQ4,Q5のベース電位
がトランジスタQ3,Q6のベース電位よりも高く
なる。これによりトランジスタQ1,Q4を通して
増幅されたバースト信号電流が流れ、トランジス
タQ10を介して出力端子3にはバースト信号10
が得られる。尚、ゲートパルスが供給される期
間、トランジスタQ3は非導通であるため、出力
端子2には信号は現われない。 On the other hand, during the burst signal period, the transistor
A gate pulse is supplied from terminal 1 to the bases of Q 4 and Q 5 , and the base potentials of these transistors Q 4 and Q 5 become higher than the base potentials of transistors Q 3 and Q 6 . As a result, the amplified burst signal current flows through the transistors Q 1 and Q 4 , and the burst signal 10 is output to the output terminal 3 via the transistor Q 10.
is obtained. Note that during the period when the gate pulse is supplied, the transistor Q3 is non-conductive, so no signal appears at the output terminal 2.
こうして出力端子にはクロマ信号9,12が、
また出力端子3にはバースト信号3が得られ、ク
ロマ信号は次段の復調回路(図示せず)に供給さ
れ、バースト信号は色同期回路(図示せず)に供
給される。 In this way, the chroma signals 9 and 12 are output to the output terminal.
Further, a burst signal 3 is obtained at the output terminal 3, the chroma signal is supplied to a demodulation circuit (not shown) at the next stage, and the burst signal is supplied to a color synchronization circuit (not shown).
以上のような回路において、バースト信号期間
(ゲートパルスが供給される期間)にはダブルバ
ランス回路のトランジスタQ3,Q6のベースがト
ランジスタQ4,Q5のベースより低く、理論的に
端子2には出力がないはずである。それにもかか
わらず、トランジスタがもつ寄生容量Csが原因
して、トランジスタQ8のコレクタにバースト信
号の一部が漏れる(信号11)。 In the above circuit, during the burst signal period (the period when the gate pulse is supplied), the bases of the transistors Q 3 and Q 6 of the double balance circuit are lower than the bases of the transistors Q 4 and Q 5 , and theoretically the terminal 2 should have no output. Nevertheless, a portion of the burst signal leaks to the collector of transistor Q 8 (signal 11) due to the parasitic capacitance C s of the transistor.
これは、もう一方の出力信号10がトランジス
タ寄生容量Csを介して、制御回路のトランジス
タ内部のエミツタ抵抗と容量結合し、制御回路を
通じて漏れるからである。 This is because the other output signal 10 is capacitively coupled to the emitter resistance inside the transistor of the control circuit via the transistor parasitic capacitance Cs , and leaks through the control circuit.
尚、負荷抵抗RL2側には、クロマ信号の漏れは
ない。 Note that there is no leakage of the chroma signal to the load resistor R L2 side.
その理由は、ダブルバランス回路のトランジス
タQ3,Q5のコレクタに制御回路のトランジスタ
Q7,Q8のエミツタが接続され、寄生容量Csが存
在していても、トランジスタQ7,Q8エミツタに
は、トランジスタの内部エミツタ抵抗分の微少信
号しか現われず、寄生容量Csと負荷抵抗RL2と
で容量結合しても、ほとんど負荷抵抗RL2には漏
れ信号は現われない。つまり制御回路のトランジ
スタQ7,Q8がバツフアの役目をしているからで
ある。このとき端子3のバースト信号出力は
(RL2/RE2)Vio
で現わされる。 The reason is that the control circuit transistors are connected to the collectors of transistors Q 3 and Q 5 in the double balance circuit.
Even if the emitters of Q 7 and Q 8 are connected and a parasitic capacitance C s exists, only a minute signal equivalent to the internal emitter resistance of the transistor appears at the emitter of the transistors Q 7 and Q 8 , and the parasitic capacitance C s Even when capacitively coupled with the load resistance R L2 , almost no leakage signal appears in the load resistance R L2 . In other words, the transistors Q 7 and Q 8 of the control circuit function as a buffer. At this time, the burst signal output at terminal 3 is expressed as (R L2 /R E2 )V io .
以上により、従来回路は、大信号出力を求めよ
うとすると洩れ信号出力も大きくなるため、大信
号出力を求める回路には不向であつた。 As described above, the conventional circuit is not suitable for a circuit that requires a large signal output because the leakage signal output increases when a large signal output is sought.
本考案は上述した点に鑑み、ダブルバランス回
路の制御回路を具えない方の出力回路のコレクタ
と負荷抵抗の間にトランジスタを追加して設け、
インピーダンスを下げトランジスタのもつ寄生容
量の影響をなくし、ある程度の大信号出力も容易
に出力されうる増幅回路を提供することを目的と
する。 In view of the above points, the present invention provides an additional transistor between the collector of the output circuit of the double balance circuit that does not include the control circuit and the load resistor,
It is an object of the present invention to provide an amplifier circuit which can lower impedance and eliminate the influence of parasitic capacitance of transistors, and which can easily output a large signal to a certain extent.
第2図は、本考案の一実施例のブロツク図であ
る。 FIG. 2 is a block diagram of one embodiment of the present invention.
負荷抵抗RL2とダブルバランス回路のトランジ
スタQ4,Q6の共通コレクタとの間に、トランジ
スタQのコレクタ・エミツタ回路を接続し、その
ベースは端子3へ接続している。 A collector-emitter circuit of transistor Q is connected between the load resistor R L2 and the common collector of transistors Q 4 and Q 6 of the double-balanced circuit, and its base is connected to terminal 3.
即ち、本考案は、ダブルバランス回路のトラン
ジスタQ4,Q6の共通コレクタにいきなり直流
(DC)変換された信号を出力しないで、負荷抵抗
RL2との間に低インピーダンスのバツフア用トラ
ンジスタQを入れ、他回路への信号の漏れをなく
すようにしたものである。 That is, the present invention does not suddenly output a direct current (DC) converted signal to the common collector of the transistors Q 4 and Q 6 of the double balance circuit, but instead connects the low impedance buffer transistor Q between the load resistor R L2 . This is to prevent signal leakage to other circuits.
今、トランジスタQ1のベースに容量Cを介し
て、バースト・クロマ信号Vioが入力されたとす
ると、クロマ信号期間はダブルバランス回路のト
ランジスタQ3,Q6のベース電位がトランジスタ
Q4,Q5のベース電位より高くなり、トランジス
タQ3,Q5の共通コレクタにはクロマ信号電流が
流れる。又他方のトランジスタQ4,Q6のコレク
タには無信号電流が流れる。そしてそれぞれバツ
フアのトランジスタQ7,Q8のエミツタおよびト
ランジスタQのエミツタに入力され、前者は制御
回路を介してエミツタホロアのトランジスタQ9
で出力され、後者はトランジスタQを経て直流分
のみがエミツタホロアのトランジスタQ10で出力
される。 Now, suppose that the burst chroma signal V io is input to the base of the transistor Q 1 via the capacitor C. During the chroma signal period, the base potential of the transistors Q 3 and Q 6 of the double balance circuit is
The potential becomes higher than the base potential of Q 4 and Q 5 , and a chroma signal current flows through the common collector of transistors Q 3 and Q 5 . In addition, a non-signal current flows through the collectors of the other transistors Q 4 and Q 6 . The emitters of the buffer transistors Q 7 and Q 8 and the emitter of the transistor Q are respectively inputted, and the former is input to the emitter follower transistor Q 9 via a control circuit.
The latter passes through transistor Q, and only the DC component is output from emitter follower transistor Q10 .
又、バースト信号期間には、端子1からゲート
パルスが供給され、ダブルバランス回路のトラン
ジスタQ3,Q6のベースがトランジスタQ4,Q5の
ベースより電位が低くなり、トランジスタQ3,
Q5の共通コレクタには無信号電流や流れ、他方
のトランジスタQ4,Q6の共通コレクタにはバー
スト信号電流が流れ、おのおのバツフアのトラン
ジスタQ7,Q8とトランジスタQのエミツタに入
力され、上記と同様にしてエミツタホロアのトラ
ンジスタQ9,Q10で出力される。 Also, during the burst signal period, a gate pulse is supplied from terminal 1, and the potential of the bases of transistors Q 3 and Q 6 of the double balance circuit becomes lower than that of the bases of transistors Q 4 and Q 5, and the potential of the bases of transistors Q 3 and Q 6 becomes lower than that of transistors Q 3 and Q 5.
A non-signal current or current flows through the common collector of Q 5 , and a burst signal current flows through the common collector of the other transistors Q 4 and Q 6 , which are input to the emitters of transistors Q 7 and Q 8 of the buffer and transistor Q, respectively. In the same manner as above, the emitter follower transistors Q 9 and Q 10 output the signal.
この時、従来回路のように寄生容量Csに影響
されず、正規の信号が出力される。 At this time, a normal signal is output without being affected by the parasitic capacitance Cs unlike the conventional circuit.
以上述べたように、本考案によれば、二種類の
出力信号は、互いに干渉なく、比較的大きな信号
を取り出せる増幅回路が得られる。 As described above, according to the present invention, it is possible to obtain an amplifier circuit that can extract relatively large signals from two types of output signals without interference with each other.
第1図は従来回路のブロツク図、第2図は本考
案の一実施例の構成を示すブロツク図である。
1……直流を伴つたゲートパルス入力端、2,
3……出力端、4,6と5……バイアス電源
V1,V3と電源V2への接続端、7……制御電圧V
の接続端、8……コレクタ電源Vccの接続端、
9,10,12……信号出力、11……漏れ信
号、R,R1〜R6,RE1,RE2,RL1,RL2……抵
抗、C,C1…寄生容量、Q,Q1〜Q10……トラン
ジスタ、Vio……入力信号。
FIG. 1 is a block diagram of a conventional circuit, and FIG. 2 is a block diagram showing the configuration of an embodiment of the present invention. 1... Gate pulse input terminal with direct current, 2,
3... Output end, 4, 6 and 5... Bias power supply
Connection end to V 1 , V 3 and power supply V 2 , 7...control voltage V
Connection end of 8...Connection end of collector power supply Vcc ,
9, 10, 12...Signal output, 11...Leakage signal, R, R1 to R6 , R E1 , R E2 , R L1 , R L2... Resistance, C, C 1 ... Parasitic capacitance, Q, Q 1 to Q10 ...transistor, Vio ...input signal.
Claims (1)
として前記第1、第2の信号をそれぞれ分離して
出力せしめる増幅回路であつて、 第1のバイアス源にベースがそれぞれ接続さ
れ、エミツタがそれぞれ基準電位点に接続された
第1、第2の増幅用トランジスタと、 前記第1のトランジスタのベースに容量を介し
て入力信号を供給する手段と、 前記第1のトランジスタのコレクタにエミツタ
が共通接続された第3、第4のトランジスタ、お
よび前記第2のトランジスタのコレクタにエミツ
タが共通接続された第5、第6のトランジスタを
有し、第3、第6のトランジスタのベースに第2
のバイアス源を接続し、第4、第5のトランジス
タのベースに前記第2の信号期間に一致するゲー
ト信号を印加し、かつ第3、第5のトランジスタ
のコレクタを共通に接続してそのコレクタに第1
の信号を得、かつ第4、第6のトランジスタのコ
レクタと共通に接続してそのコレクタに第2の信
号を得るようにしたダブルバランス形差動増幅回
路と、 前記第3、第5のトランジスタのコレクタ出力
端にエミツタが共通接続され、各ベースに第3の
バイアス源が接続された第7、第8のトランジス
タを有し、第8のトランジスタのベースに制御信
号が供給されるようにした制御回路と、 前記第4、第6のトランジスタのコレクタ出力
端にエミツタが接続され、ベースが前記第3のバ
イアス源に接続された第9のトランジスタと、 電圧源と前記第8、第9のトランジスタの各コ
レクタとの間にそれぞれ接続された第1、第2の
負荷と、 前記第8、第9のトランジスタの各コレクタよ
り出力信号を取出すための出力手段とを具備して
成る増幅回路。[Claims for Utility Model Registration] An amplifier circuit to which a signal including a first and second signal is input, and which separates and outputs the first and second signals as output, the amplifier circuit comprising: a first bias source; first and second amplifying transistors, each having a base connected to a reference potential point and an emitter connected to a reference potential point; means for supplying an input signal to the base of the first transistor via a capacitor; a third and a fourth transistor whose emitters are commonly connected to the collector of the first transistor; and a fifth and sixth transistor whose emitters are commonly connected to the collector of the second transistor; The second transistor is connected to the base of the transistor No.6.
A bias source is connected, a gate signal corresponding to the second signal period is applied to the bases of the fourth and fifth transistors, and the collectors of the third and fifth transistors are connected in common, so that the collectors of the third and fifth transistors are connected in common. 1st to
a double-balanced differential amplifier circuit, which is connected in common to the collectors of the fourth and sixth transistors to obtain a second signal at the collectors thereof; and the third and fifth transistors. It has seventh and eighth transistors whose emitters are commonly connected to the collector output terminals of the transistors, and a third bias source is connected to each base, and a control signal is supplied to the base of the eighth transistor. a control circuit; a ninth transistor having an emitter connected to the collector output terminals of the fourth and sixth transistors and a base connected to the third bias source; a voltage source and the eighth and ninth transistors; An amplifier circuit comprising: first and second loads respectively connected between collectors of the transistors; and output means for extracting output signals from the collectors of the eighth and ninth transistors.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1980062916U JPS626723Y2 (en) | 1980-05-08 | 1980-05-08 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1980062916U JPS626723Y2 (en) | 1980-05-08 | 1980-05-08 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS56165416U JPS56165416U (en) | 1981-12-08 |
JPS626723Y2 true JPS626723Y2 (en) | 1987-02-17 |
Family
ID=29657192
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1980062916U Expired JPS626723Y2 (en) | 1980-05-08 | 1980-05-08 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS626723Y2 (en) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54854A (en) * | 1977-06-03 | 1979-01-06 | Sharp Corp | Multi-function analog signal process circuit |
-
1980
- 1980-05-08 JP JP1980062916U patent/JPS626723Y2/ja not_active Expired
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54854A (en) * | 1977-06-03 | 1979-01-06 | Sharp Corp | Multi-function analog signal process circuit |
Also Published As
Publication number | Publication date |
---|---|
JPS56165416U (en) | 1981-12-08 |
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