JPS626723Y2

JPS626723Y2 -

Info

Publication number: JPS626723Y2
Application number: JP1980062916U
Authority: JP
Priority date: 1980-05-08
Filing date: 1980-05-08
Publication date: 1987-02-17
Also published as: JPS56165416U

Description

【考案の詳細な説明】本考案は、増幅回路等で二出力以上を得る回路
において、他方の出力にもう一方の出力が漏れな
いような半導体増幅回路に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a semiconductor amplifier circuit that prevents one output from leaking into the other output in a circuit that obtains two or more outputs using an amplifier circuit or the like.

一般に、カラーテレビジヨン受像機用の集積回
路等において、異なつた二種類以上の出力信号を
得る場合、第１図に示すような回路が知られてい
る。この回路は入力信号としてバースト信号およ
びクロマ信号を含む搬送色信号が供給され、出力
信号としてそれぞれクロマ信号とバースト信号と
を分離抽出するものである。 Generally, in an integrated circuit for a color television receiver, etc., when obtaining two or more different types of output signals, a circuit as shown in FIG. 1 is known. This circuit is supplied with a carrier color signal including a burst signal and a chroma signal as an input signal, and separates and extracts a chroma signal and a burst signal as output signals.

今、ここでは分り易くする為入力信号をバース
ト・クロマ信号Ｖ_ioとする。 Now, for the sake of clarity, the input signal is assumed to be a burst chroma signal _Vio .

トランジスタQ₁，Q₂のベースには、端子４か
らのバイアスV₁がそれぞれ抵抗R₁，R₂を介して
供給される。そして一方のトランジスタQ₁のベ
ースには容量Ｃを経て信号入力Ｖ_ioが与えられ、
他方のトランジスタQ₂のベースは入力信号Ｖ_ioが
重畳しないよう容量C₁を介して接地されてい
る。 Bias V ₁ from terminal 4 is supplied to the bases of transistors Q ₁ and Q ₂ via resistors R ₁ and R ₂ , respectively. A signal input V _io is applied to the base of one transistor Q ₁ via a capacitor C.
The base of the other transistor Q ₂ is grounded via the capacitor C ₁ to prevent the input signal V _io from being superimposed.

トランジスタQ₁，Q₂のエミツタはおのおの抵
抗Ｒ_E1，Ｒ_E2を経て接地され、トランジスタQ₁，
Q₂のコレクタはダブルバランス回路構成のトラ
ンジスタQ₃，Q₄のエミツタとトランジスタQ₅，
Q₆のエミツタにそれぞれ接続される。 The emitters of transistors Q ₁ and Q ₂ are grounded through resistors R _E1 and R _E2 , respectively _.
The collector of Q ₂ is the emitter of transistors Q ₃ and Q ₄ in a double-balanced circuit configuration, and the transistor Q ₅ ,
Each is connected to the emitter of _Q6 .

ダブルバランス回路の各ベースについて、トラ
ンジスタQ₃，Q₆のベースには端子５からバイア
スV₂が印加され、トランジスタQ₄，Q₅のベース
にはバースト信号期間に一致したバーストゲート
用のパルスが端子１から印加される。 For each base of the double-balanced circuit, bias V ₂ is applied from terminal 5 to the bases of transistors Q ₃ and Q ₆ , and a burst gate pulse that coincides with the burst signal period is applied to the bases of transistors Q ₄ and Q ₅ . Applied from terminal 1.

ダブルバランス回路の各コレクタについて、ト
ランジスタQ₃，Q₄は共通接続して制御回路のト
ランジスタQ₇，Q₈のエミツタに接続し、トラン
ジスタQ₄，Q₆は共通接続して負荷抵抗Ｒ_L2に接
続される。 For each collector of the double balance circuit, transistors Q ₃ and Q ₄ are commonly connected and connected to the emitters of transistors Q ₇ and Q ₈ of the control circuit, and transistors Q ₄ and Q ₆ are commonly connected and connected to the load resistor R _L2. Connected.

制御回路のトランジスタQ₇，Q₈のベースには
おのおの抵抗R₃.R₄を介して端子６からバイアス
V₃が印加され、またトランジスタQ₈のベースに
は抵抗Ｒを経て端子７から制御電圧Ｖが供給され
る。またトランジスタQ₇のコレクタは抵抗Ｒ_L1
を介して電源Ｖ_ccの端子８に接続されるととも
に、抵抗R₅をもつエミツタホロアのトランジス
タQ₉を経て出力端子２に接続されている。 The bases of transistors Q ₇ and Q ₈ in the control circuit are biased from terminal 6 through resistors R ₃ and R ₄ , respectively.
V ₃ is applied, and the control voltage V is supplied from the terminal 7 via the resistor R to the base of the transistor Q ₈ . Also, the collector of transistor _Q7 is resistor R _L1
It is connected to the terminal 8 of the power supply V _cc via the terminal 8 of the power supply V cc , and to the output terminal 2 via the emitter follower transistor Q ₉ having a resistor R ₅ .

さらにダブルバランス回路のトランジスタ
Q₄，Q₆の共通コレクタは負荷抵抗Ｒ_L2を介して
電源Ｖ_ccに接続されるとともに、抵抗R₆をもつエ
ミツタホロアQ₁₀を経て出力端子３に接続されて
いる。 Furthermore, the transistor of the double balance circuit
The common collectors of Q ₄ and Q ₆ are connected to the power supply V _cc via a load resistor R _L2 and to the output terminal 3 via an emitter follower Q ₁₀ having a resistor R ₆ .

上記した構成において、その動作を説明する。 The operation of the above configuration will be explained.

トランジスタQ₁のベースには容量Ｃを介して
バースト・クロマ信号Ｖ_ioが供給される。クロマ
信号期間には端子１にゲートパルスが供給され
ず、ダブルバランス回路のトランジスタQ₃，Q₆
のベース電位がトランジスタQ₄，Q₅のベース電
位より高くなり、トランジスタQ₁，Q₃を通して
増幅されたクロマ信号電流が流れ、制御回路に入
力される。このとき端子７に加わる制御電圧Ｖを
可変にし、トランジスタQ₈のベース電位を変化
することでトランジスタQ₈のコレクタからのク
ロマ信号の大きさを調整できる。尚負荷抵抗Ｒ_L1
で直流（DC）変換され、エミツタホロアQ₉を介
して出力されるクロマ信号のレベルは、（Ｒ_L1／
Ｒ_E1）Ｖ_ioで表わされ、出力端子２には図の９，
１２で示すようなクロマ信号が得られる。 A burst chroma signal V _io is supplied to the base of the transistor Q ₁ via a capacitor C. During the chroma signal period, no gate pulse is supplied to terminal 1, and the transistors Q ₃ and Q ₆ of the double balance circuit
The base potential of the transistors Q ₄ and Q ₅ becomes higher than that of the transistors Q 4 and Q 5 , and the amplified chroma signal current flows through the transistors Q ₁ and Q ₃ and is input to the control circuit. At this time, by making the control voltage V applied to the terminal 7 variable and changing the base potential of the transistor _Q8 , the magnitude of the chroma signal from the collector of the transistor _Q8 can be adjusted. Furthermore, load resistance R _L1
The level of the chroma signal that is converted into direct current (DC) and output via the emitter follower _Q9 is (R _L1 /
R _E1 )V _io , and the output terminal 2 has 9 and 9 in the figure.
A chroma signal as shown at 12 is obtained.

一方、バースト信号期間にはトランジスタ
Q₄，Q₅のベースに端子１からゲートパルスが供
給され、このトランジスタQ₄，Q₅のベース電位
がトランジスタQ₃，Q₆のベース電位よりも高く
なる。これによりトランジスタQ₁，Q₄を通して
増幅されたバースト信号電流が流れ、トランジス
タQ₁₀を介して出力端子３にはバースト信号１０
が得られる。尚、ゲートパルスが供給される期
間、トランジスタQ₃は非導通であるため、出力
端子２には信号は現われない。 On the other hand, during the burst signal period, the transistor
A gate pulse is supplied from terminal 1 to the bases of Q 4 and Q ₅ , and the base potentials of these transistors Q ₄ and Q ₅ become higher than the base potentials of transistors Q ₃ _and Q ₆ . As a result, the amplified burst signal current flows through the transistors Q ₁ and Q ₄ , and the burst signal ₁₀ is output to the output terminal 3 via the transistor Q 10.
is obtained. Note that during the period when the gate pulse is supplied, the transistor _Q3 is non-conductive, so no signal appears at the output terminal 2.

こうして出力端子にはクロマ信号９，１２が、
また出力端子３にはバースト信号３が得られ、ク
ロマ信号は次段の復調回路（図示せず）に供給さ
れ、バースト信号は色同期回路（図示せず）に供
給される。 In this way, the chroma signals 9 and 12 are output to the output terminal.
Further, a burst signal 3 is obtained at the output terminal 3, the chroma signal is supplied to a demodulation circuit (not shown) at the next stage, and the burst signal is supplied to a color synchronization circuit (not shown).

以上のような回路において、バースト信号期間
（ゲートパルスが供給される期間）にはダブルバ
ランス回路のトランジスタQ₃，Q₆のベースがト
ランジスタQ₄，Q₅のベースより低く、理論的に
端子２には出力がないはずである。それにもかか
わらず、トランジスタがもつ寄生容量Ｃ_sが原因
して、トランジスタQ₈のコレクタにバースト信
号の一部が漏れる（信号１１）。 In the above circuit, during the burst signal period (the period when the gate pulse is supplied), the bases of the transistors Q ₃ and Q ₆ of the double balance circuit are lower than the bases of the transistors Q ₄ and Q ₅ , and theoretically the terminal 2 should have no output. Nevertheless, a portion of the burst signal leaks to the collector of transistor Q ₈ (signal 11) due to the parasitic capacitance C _s of the transistor.

これは、もう一方の出力信号１０がトランジス
タ寄生容量Ｃ_sを介して、制御回路のトランジス
タ内部のエミツタ抵抗と容量結合し、制御回路を
通じて漏れるからである。 This is because the other output signal 10 is capacitively coupled to the emitter resistance inside the transistor of the control circuit via the transistor parasitic capacitance _Cs , and leaks through the control circuit.

尚、負荷抵抗Ｒ_L2側には、クロマ信号の漏れは
ない。 Note that there is no leakage of the chroma signal to the load resistor R _L2 side.

その理由は、ダブルバランス回路のトランジス
タQ₃，Q₅のコレクタに制御回路のトランジスタ
Q₇，Q₈のエミツタが接続され、寄生容量Ｃ_sが存
在していても、トランジスタQ₇，Q₈エミツタに
は、トランジスタの内部エミツタ抵抗分の微少信
号しか現われず、寄生容量Ｃ_sと負荷抵抗Ｒ_L2と
で容量結合しても、ほとんど負荷抵抗Ｒ_L2には漏
れ信号は現われない。つまり制御回路のトランジ
スタQ₇，Q₈がバツフアの役目をしているからで
ある。このとき端子３のバースト信号出力は（Ｒ_L2／Ｒ_E2）Ｖ_io で現わされる。 The reason is that the control circuit transistors are connected to the collectors of transistors Q ₃ and Q ₅ in the double balance circuit.
Even if the emitters of Q ₇ and Q ₈ are connected and a parasitic capacitance C _s exists, only a minute signal equivalent to the internal emitter resistance of the transistor appears at the emitter of the transistors Q ₇ and Q ₈ , and the parasitic capacitance C _s Even when capacitively coupled with the load resistance R _L2 , almost no leakage signal appears in the load resistance R _L2 . In other words, the transistors Q ₇ and Q ₈ of the control circuit function as a buffer. At this time, the burst signal output at terminal 3 is expressed as (R _L2 /R _E2 )V _io .

以上により、従来回路は、大信号出力を求めよ
うとすると洩れ信号出力も大きくなるため、大信
号出力を求める回路には不向であつた。 As described above, the conventional circuit is not suitable for a circuit that requires a large signal output because the leakage signal output increases when a large signal output is sought.

本考案は上述した点に鑑み、ダブルバランス回
路の制御回路を具えない方の出力回路のコレクタ
と負荷抵抗の間にトランジスタを追加して設け、
インピーダンスを下げトランジスタのもつ寄生容
量の影響をなくし、ある程度の大信号出力も容易
に出力されうる増幅回路を提供することを目的と
する。 In view of the above points, the present invention provides an additional transistor between the collector of the output circuit of the double balance circuit that does not include the control circuit and the load resistor,
It is an object of the present invention to provide an amplifier circuit which can lower impedance and eliminate the influence of parasitic capacitance of transistors, and which can easily output a large signal to a certain extent.

第２図は、本考案の一実施例のブロツク図であ
る。 FIG. 2 is a block diagram of one embodiment of the present invention.

負荷抵抗Ｒ_L2とダブルバランス回路のトランジ
スタQ₄，Q₆の共通コレクタとの間に、トランジ
スタＱのコレクタ・エミツタ回路を接続し、その
ベースは端子３へ接続している。 A collector-emitter circuit of transistor Q is connected between the load resistor R _L2 and the common collector of transistors Q ₄ and Q ₆ of the double-balanced circuit, and its base is connected to terminal 3.

即ち、本考案は、ダブルバランス回路のトラン
ジスタQ₄，Q₆の共通コレクタにいきなり直流
（DC）変換された信号を出力しないで、負荷抵抗
Ｒ_L2との間に低インピーダンスのバツフア用トラ
ンジスタＱを入れ、他回路への信号の漏れをなく
すようにしたものである。 That is, the present invention does not suddenly output a direct current (DC) converted signal to the common collector of the transistors Q ₄ and Q ₆ of the double balance circuit, but instead connects the low impedance buffer transistor Q between the load resistor R _L2 . This is to prevent signal leakage to other circuits.

今、トランジスタQ₁のベースに容量Ｃを介し
て、バースト・クロマ信号Ｖ_ioが入力されたとす
ると、クロマ信号期間はダブルバランス回路のト
ランジスタQ₃，Q₆のベース電位がトランジスタ
Q₄，Q₅のベース電位より高くなり、トランジス
タQ₃，Q₅の共通コレクタにはクロマ信号電流が
流れる。又他方のトランジスタQ₄，Q₆のコレク
タには無信号電流が流れる。そしてそれぞれバツ
フアのトランジスタQ₇，Q₈のエミツタおよびト
ランジスタＱのエミツタに入力され、前者は制御
回路を介してエミツタホロアのトランジスタQ₉
で出力され、後者はトランジスタＱを経て直流分
のみがエミツタホロアのトランジスタQ₁₀で出力
される。 Now, suppose that the burst chroma signal V _io is input to the base of the transistor Q ₁ via the capacitor C. During the chroma signal period, the base potential of the transistors Q ₃ and Q ₆ of the double balance circuit is
The potential becomes higher than the base potential of Q ₄ and Q ₅ , and a chroma signal current flows through the common collector of transistors Q ₃ and Q ₅ . In addition, a non-signal current flows through the collectors of the other transistors Q ₄ and Q ₆ . The emitters of the buffer transistors Q ₇ and Q ₈ and the emitter of the transistor Q are respectively inputted, and the former is input to the emitter follower transistor Q ₉ via a control circuit.
The latter passes through transistor Q, and only the DC component is output from emitter follower transistor _Q10 .

又、バースト信号期間には、端子１からゲート
パルスが供給され、ダブルバランス回路のトラン
ジスタQ₃，Q₆のベースがトランジスタQ₄，Q₅の
ベースより電位が低くなり、トランジスタQ₃，
Q₅の共通コレクタには無信号電流や流れ、他方
のトランジスタQ₄，Q₆の共通コレクタにはバー
スト信号電流が流れ、おのおのバツフアのトラン
ジスタQ₇，Q₈とトランジスタＱのエミツタに入
力され、上記と同様にしてエミツタホロアのトラ
ンジスタQ₉，Q₁₀で出力される。 Also, during the burst signal period, a gate pulse is supplied from terminal 1, and the potential of the bases of transistors Q ₃ and Q ₆ of the double balance circuit becomes lower than that of the bases of transistors Q 4 and Q 5, and the potential of the bases of transistors Q ₃ and Q ₆ becomes lower than that of transistors Q _{3 and} Q 5.
A non-signal current or current flows through the common collector of Q ₅ , and a burst signal current flows through the common collector of the other transistors Q ₄ and Q ₆ , which are input to the emitters of transistors Q ₇ and Q ₈ of the buffer and transistor Q, respectively. In the same manner as above, the emitter follower transistors Q ₉ and Q ₁₀ output the signal.

この時、従来回路のように寄生容量Ｃ_sに影響
されず、正規の信号が出力される。 At this time, a normal signal is output without being affected by the parasitic capacitance _Cs unlike the conventional circuit.

以上述べたように、本考案によれば、二種類の
出力信号は、互いに干渉なく、比較的大きな信号
を取り出せる増幅回路が得られる。 As described above, according to the present invention, it is possible to obtain an amplifier circuit that can extract relatively large signals from two types of output signals without interference with each other.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は従来回路のブロツク図、第２図は本考
案の一実施例の構成を示すブロツク図である。１……直流を伴つたゲートパルス入力端、２，
３……出力端、４，６と５……バイアス電源
V₁，V₃と電源V₂への接続端、７……制御電圧Ｖ
の接続端、８……コレクタ電源Ｖ_ccの接続端、
９，１０，１２……信号出力、１１……漏れ信
号、Ｒ，R₁〜R₆，Ｒ_E1，Ｒ_E2，Ｒ_L1，Ｒ_L2……抵
抗、Ｃ，C₁…寄生容量、Ｑ，Q₁〜Q₁₀……トラン
ジスタ、Ｖ_io……入力信号。 FIG. 1 is a block diagram of a conventional circuit, and FIG. 2 is a block diagram showing the configuration of an embodiment of the present invention. 1... Gate pulse input terminal with direct current, 2,
3... Output end, 4, 6 and 5... Bias power supply
Connection end to V ₁ , V ₃ and power supply V ₂ , 7...control voltage V
Connection end of 8...Connection end of collector power supply _Vcc ,
9, 10, 12...Signal output, 11...Leakage signal, R, R1 to _R6 , R _E1 , R _E2 , R _L1 , _{R L2... Resistance, C, C 1} _... _Parasitic capacitance, Q, Q ₁ to _Q10 ...transistor, _Vio ...input signal.

Claims

【実用新案登録請求の範囲】第１、第２の信号を含む信号が入力され、出力
として前記第１、第２の信号をそれぞれ分離して
出力せしめる増幅回路であつて、第１のバイアス源にベースがそれぞれ接続さ
れ、エミツタがそれぞれ基準電位点に接続された
第１、第２の増幅用トランジスタと、前記第１のトランジスタのベースに容量を介し
て入力信号を供給する手段と、前記第１のトランジスタのコレクタにエミツタ
が共通接続された第３、第４のトランジスタ、お
よび前記第２のトランジスタのコレクタにエミツ
タが共通接続された第５、第６のトランジスタを
有し、第３、第６のトランジスタのベースに第２
のバイアス源を接続し、第４、第５のトランジス
タのベースに前記第２の信号期間に一致するゲー
ト信号を印加し、かつ第３、第５のトランジスタ
のコレクタを共通に接続してそのコレクタに第１
の信号を得、かつ第４、第６のトランジスタのコ
レクタと共通に接続してそのコレクタに第２の信
号を得るようにしたダブルバランス形差動増幅回
路と、前記第３、第５のトランジスタのコレクタ出力
端にエミツタが共通接続され、各ベースに第３の
バイアス源が接続された第７、第８のトランジス
タを有し、第８のトランジスタのベースに制御信
号が供給されるようにした制御回路と、前記第４、第６のトランジスタのコレクタ出力
端にエミツタが接続され、ベースが前記第３のバ
イアス源に接続された第９のトランジスタと、電圧源と前記第８、第９のトランジスタの各コ
レクタとの間にそれぞれ接続された第１、第２の
負荷と、前記第８、第９のトランジスタの各コレクタよ
り出力信号を取出すための出力手段とを具備して
成る増幅回路。[Claims for Utility Model Registration] An amplifier circuit to which a signal including a first and second signal is input, and which separates and outputs the first and second signals as output, the amplifier circuit comprising: a first bias source; first and second amplifying transistors, each having a base connected to a reference potential point and an emitter connected to a reference potential point; means for supplying an input signal to the base of the first transistor via a capacitor; a third and a fourth transistor whose emitters are commonly connected to the collector of the first transistor; and a fifth and sixth transistor whose emitters are commonly connected to the collector of the second transistor; The second transistor is connected to the base of the transistor No.6.
A bias source is connected, a gate signal corresponding to the second signal period is applied to the bases of the fourth and fifth transistors, and the collectors of the third and fifth transistors are connected in common, so that the collectors of the third and fifth transistors are connected in common. 1st to
a double-balanced differential amplifier circuit, which is connected in common to the collectors of the fourth and sixth transistors to obtain a second signal at the collectors thereof; and the third and fifth transistors. It has seventh and eighth transistors whose emitters are commonly connected to the collector output terminals of the transistors, and a third bias source is connected to each base, and a control signal is supplied to the base of the eighth transistor. a control circuit; a ninth transistor having an emitter connected to the collector output terminals of the fourth and sixth transistors and a base connected to the third bias source; a voltage source and the eighth and ninth transistors; An amplifier circuit comprising: first and second loads respectively connected between collectors of the transistors; and output means for extracting output signals from the collectors of the eighth and ninth transistors.