JP2844475B2 - 半導体不揮発性メモリ - Google Patents
半導体不揮発性メモリInfo
- Publication number
- JP2844475B2 JP2844475B2 JP1190185A JP19018589A JP2844475B2 JP 2844475 B2 JP2844475 B2 JP 2844475B2 JP 1190185 A JP1190185 A JP 1190185A JP 19018589 A JP19018589 A JP 19018589A JP 2844475 B2 JP2844475 B2 JP 2844475B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- semiconductor
- impurity
- gate electrode
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
ている半導体不揮発性メモリに関する。
性メモリにおいて浮遊ゲート電極により制御されるチャ
ネル領域に、P型及びN型の不純物をドープすることに
より、低電圧動作及び高速動作を可能にしたものであ
る。
にN+のソース領域2及びドレイン領域3を設け、ソース
領域2とドレイン領域3との間の半導体基板表面である
チャネル領域上に絶縁膜で覆われた浮遊ゲート電極5が
形成されている紫外線消去型の半導体不揮発性メモリが
知られている。例えば、M.Wada et al“Limiting Facto
rs for Programming EPROM of Reduced Dimensions"in
IEDM Dig.Tech.Papers,pp38〜41(1980)に開示されて
いる。
時間を短縮及びそれぞれのメモリセル間の分離のため
に、第2図に示したように基板1の表面に基板より高い
濃度の不純物領域8を形成してあるために、紫外線消去
後の閾値電圧が約1.5Vと 高く、従って、低電圧領域で
の動作が困難であるという欠点があった。
ため、プログラム特性及び分離状態を維持したままで、
低電圧動作及び高速動作をする半導体不揮発性メモリを
得ることを特徴としている。
特性及びセル間の分離特性を得るための高い濃度の不純
物領域の内側に、それと逆導電型不純物を含んだ薄い濃
度の不純物領域を設けることにより、紫外線消去後の閾
値電圧を約0.7Vと低くすることにより、低電圧動作及び
高速動作を実現した。
る。N型の紫外線消去型半導体不揮発性メモリの場合に
ついて説明する。第1図は、本発明の第1実施例の断面
図である。P型シリコン基板1の表面に、基板1より高
い濃度の不純物領域8を形成する。さらに、不純物領域
8の内側に、濃度の薄いN型不純物を領域9にドーピン
グする。不純物領域8及び9の表面にゲート酸化膜4を
介して浮遊ゲート電極5を設け、さらに浮遊ゲート電極
5の上に制御ゲート絶縁膜6を介して制御ゲート電極7
が形成されている。また、浮遊ゲート電極5の下の基板
表面には、間隔を置いて、N+型のソース領域2及びドレ
イン領域3が設けられている。ここで、制御ゲート電極
7は、制御ゲート絶縁膜6を介して、浮遊ゲート電極5
と強く容量結合しており、制御ゲート電極7へ電圧を印
加することにより、間接的に浮遊ゲート電極5の電位を
制御することができる。
モリの読み出し方法について説明する。制御ゲート電極
7に一定電圧を印加した状態での、ソース領域2とドレ
イン領域3との間の半導体基板1の表面であるチャネル
領域のインピーダンスを検出することにより、情報を読
み出すことができる。即ち、浮遊ゲート電極5に多数の
電子が注入されている場合は、インピーダンスは高く、
逆に紫外線消去後のように、浮遊ゲート電極5に電子が
注入されていない場合は、インピーダンスは低くなる。
従って、浮遊ゲート電極5の中に電子が注入されている
かいないかにより、インピーダンスが変化することか
ら、情報を読み出すことができる。この情報は、浮遊ゲ
ート電極5中の電子量に対応することから、通常動作、
あるいは保管状態では揮発することはない。情報を変え
る場合は、紫外線を照射することにより、浮遊ゲート電
極5の中の電子を基板へ放出し(紫外線消去),その
後、プログラムしたい情報に対応して、各電極に電圧を
印加することにより、電子を浮遊ゲート電極5に注入
(プログラム)することにより行う。この電子を浮遊ゲ
ート電極5に注入、即ち、プログラムする方法について
詳しく説明する。
3に4〜10Vの電圧を印加し、制御ゲート電極7に7〜1
4Vの高電圧を印加すると、チャネル電流がソース・ドレ
イン領域間に流れ、その一部は、ホットエレクトロンと
なり、浮遊ゲート電極5に注入される。注入したくない
メモリセルは、ドレイン領域3あるいは制御ゲート電極
7のいずれか一方を基板と同電位にすれば注入されな
い。基板1の表面にP型の濃い不純物領域8を設けるこ
とにより、ホットエレクトロンは発生しやすくなり、プ
ログラム特性を向上することができる。
幅方向の断面図である。メモリセルをアレイ状に配置し
た場合、各メモリセル間の分離が必要になる。即ち、第
3図に示したように、例えば、メモリセルAのドレイン
領域3AとメモリセルBのドレイン領域3Bとをフィールド
酸化膜10を介した分離領域20により、電気的に分離する
必要がある。浮遊ゲート電極5に電子を注入する場合、
制御ゲート電極7及びドレイン領域3に高電圧を印加す
るが、その高電圧印加に耐える分離が必要となる。例え
ば、制御ゲート電極7に約12.5Vの電圧を印加して電子
注入を行う場合には、この12.5Vに耐える分離領域20を
形成しなければならない。本発明においては、第3図の
ように、基板1と同じP型の高濃度領域8を活性領域
(分離領域以外の領域を言う)に対して自己整合的に形
成し、分離領域20に高濃度領域8を十分オーバーラップ
させるように形成することにより、分離領域20の閾値電
圧は高くして、分離特性を確保している。プログラムに
約12.5V使用する場合には、高濃度領域8へのイオン注
入量として2×1012atoms/cm2以上のドーピングが必要
である。このドーピング量を増加することにより、分離
特性を良くすることができる。
作を可能にするために、この不純物領域8の濃度を下げ
る方法ではなく、N型のドーパントを不純物領域8の内
側に設けている。この領域9により、チャネル領域の表
面の濃度は低くなり、紫外線照射後の閾値電圧は、約0.
7V程度にすることができる。このN型ドーパンドの導入
は、P型の高い不純物領域8と同一工程で導入できる。
即ち、フォト工程の増加なしに、活性領域にN型とP型
ドーパンドのダブルイオン注入により形成できる。但
し、N型ドーパンドは、領域9を領域8の内側に形成で
きるように、P型ドーパンドに比べ拡散定数の小さい元
素を用いる必要がある。例えば、N型ドーパンドとして
砒素を、P型ドーパンドとしてボロンを用いれば、第1
図のように、濃いP型不純物領域8の内側に、薄い濃度
の不純物領域9を設けることができる。
しても、第3図に示したような、各メモリセル間の分離
は充分である。即ち、P型高濃度不純物領域8とフィー
ルド酸化膜10とのオーバーラップ量は充分であるためで
ある。
1012atoms/cm3以上のボロンにより領域8を形成し、そ
のボロン注入量より少ない砒素のイオン注入により、領
域9を形成して分離特性及びプログラム特性の良い低電
圧領域で動作するメモリを実現できる。ボロンと砒素の
イオン注入は、同一フォト工程で、連続したイオン注入
により形成できるので、フォト工程増加によるコストア
ップはない。また、実効的には、N型及びP型のドーパ
ントが分離領域に対して自己整合的に形成されているこ
とも、分離特性を良くている理由である。
施例の断面図である。本発明の半導体不揮発性メモリ
は、シリコン基板上に限定されたことは言うまでもな
く、基板内に設けらた半導体領域上にも形成できる。ま
た、薄膜半導体表面にも形成できる。第4図は、P型シ
リコン基板1の表面に第1のゲート絶縁膜4を介して浮
遊ゲート電極5を設け、浮遊ゲート電極5の上の層間絶
縁膜6及び第2のゲート絶縁膜14を介して制御ゲート電
極7が形成されており、浮遊ゲート電極5及び制御ゲー
ト電極7に対して自己整合的に基板1の表面にN+型のソ
ース領域2及びドレイン領域3が形成されている。また
ソース領域2とドレイン領域3との間の基板1の表面で
あるチャネル領域には、半導体基板1より濃度の高いP
型の第1の不純物領域8が形成され、さらにP型の第1
の不純物領域8が形成され、さらにP型の第1の不純物
領域8の表面にN型の不純物を多く含む第2の不純物領
域9が形成されている。一般に、第1の不純物濃度8の
表面濃度の方が第2の不純物領域9の表面濃度より濃く
形成されているので、第2の不純物領域9は、電気的に
はP型になっている。この第1および第2の不純物領域
もイオン注入によってドーピングできる。第5図にその
濃度分布を示す。即ち、第4図のA−A′線に沿った基
板1の表面から不純物分布を示している。第1の不純物
領域8の不純物としてボロン、第2の不純物領域9の不
純物として砒素を用いた場合の図である。ボロン及び砒
素を同一工程で導入しても、砒素の拡散係数の方がボロ
ンの拡散係数より小さいので、第5図のように砒素の分
布がボロンの領域の内側に入る。従って、チャネル領域
の表面の電気的P型不純物濃度は、N型の砒素の分布に
よって低い値となる。第1の不純物領域8は、第1の実
施例と同様に本発明の半導体不揮発性メモリのプログラ
ム特性を満足するため及びこの不純物領域8により、メ
モリセル間のフィールドの閾値電圧を高くすることによ
り、複数のメモリセル間のフィールドの閾値電圧を高く
することにより、複数のメモリセルを電気的に分離する
ためである。第1の不純物領域8は基板1の表面に1017
atoms/cm3前後のP型不純物を入れることにより、プロ
グラム時にホットエレクトロンを発生しやすくしてい
る。第2の不純物領域9はメモリの閾値電圧を下げるた
めの領域である。制御ゲート電極7は、浮遊ゲート電極
5を強い容量結合をしている。従って、制御ゲート電極
7に電圧を印加することにより、間接的に浮遊ゲート電
極5の電位を変化させることができる。
について説明する。
情報を読み出すセル、即ち、選択メモリセルにおいて、
制御ゲート電極7に電源電圧、あるいは電源電圧に近い
レベルの電圧を印加した状態で、ソース領域2とドレイ
ン領域3との間のチャネル領域のコンダクタンスの大き
さにより、情報を読み出すことができる。即ち、紫外線
消去後と同じ状態であれば、チャネルコンダクタンスは
大きく、逆にプログラムされて浮遊ゲート電極5に多数
の電子が注入されている場合には、チャネルコンダクタ
ンスは小さい。チャネルコンダクタンスは、第2のゲー
ト絶縁膜14を介して制御ゲート電極7により制御される
第1のチャネル領域と、第1のゲート絶縁膜4を介して
浮遊ゲート電極5の電位によって制御される第2のチャ
ネル領域の直列接続された値になる。浮遊ゲート電極5
に注入されている電子の量によって、第2のチャネル領
域のコンダクタンスが変化することから、制御ゲート電
極7に一定電圧印加された状態なので、ソース領域2と
ドレイン領域3との間のチャネルコンダクタンスが変化
し、その変化量で情報を読み出すことができる。
リにおいては、チャネル領域が制御ゲート電極7の電圧
によって直接制御される第1のチャネル領域と、浮遊ゲ
ート電極5の電位によって制御される第2のチャネル領
域との直列によって形成されている。従って、紫外線消
去後の第2のチャネル領域の閾値電圧を充分低く設定し
ても、第1のチャネル領域の閾値電圧をエンハンスレベ
ルに設定しておけば、非選択メモリセルのリーク電流は
充分低くできる。また、読み出し時にドレイン領域3に
電圧が印加されることにより、浮遊ゲート電極5の電位
が高くなり、第2のチャネル領域のチャネルコンダクタ
ンスが大きくなっても、第1のチャネル領域のチャネル
コンダクタンスを小さく設定することにより、非選択メ
モリセルのオフリーク電流を防ぐことができる。さら
に、本発明の第2の実施例のメモリにおいては、ドレイ
ン領域3を接地し、ソース領域2に負荷を介して電源電
圧を印加することにより、チャネルコンダクタンスの大
きさを読み出せば、より機能性の高いメモリを実現でき
る。即ち、浮遊ゲート電極5は、ソース領域2と構造的
に接続していないために、読み出し時の誤書き込み(ソ
フトライト)が起きない。従って、チャネル長を従来メ
モリセルよりも短くでき、また、読み出し時にソース領
域2へ電源電圧に近い高い電圧を印加することができ
る。このため、メモリの紫外線消去後のチャネルコンダ
クタンスを大きくすることができ、高速読み出しを実現
できる。
法について説明する。浮遊ゲート電極5に電子を注入す
るメモリの場合、ソース領域2及び基板1に対して約4
〜7V高い電圧をドレイン領域3に印加する。また、制御
ゲート電極7には、約12V程度の高電圧を印加する。こ
のドレイン領域3及び制御ゲート電極7への電圧印加に
より、チャネル領域に約1mA程度の大きなチャネル電流
が流れ、ドレイン領域3近傍で、ホットエレクトロンが
発生し、その一部が浮遊ゲート電極5へ注入される。非
選択メモリは、制御ゲート電極7へ電圧を印加しないた
めに書き込みは行われない。また、選択メモリセルにお
いても、浮遊ゲート電極5に電子を注入しないメモリセ
ルにおいては、制御ゲート電極7に高電圧が印加されて
いても、ドレイン領域3の電圧を接地状態にすることに
より書き込みは行われない。即ち、ドレイン領域3及び
制御ゲート電極7に共に電圧が印加された場合にのみ、
浮遊ゲート電極5に電子が注入される。第4図のメモリ
においては、ソフトライトが起きにくい構造であるため
に、チャネル長を短くできる。従って、書き込み動作に
おいても、非常に短い時間で書き込みを行うことができ
る。また、書き込み非選択のメモリセルにおいては、ド
レイン領域3に高電圧が印加されても、制御ゲート電極
7が接地されているために、第1のチャネル領域のコン
ダクタンスは充分小さく、従って、非選択メモリセルの
オフリークを防ぐことができる。
に、砒素による第2の不純物領域9を形成しているが、
この不純物領域9によってプログラム効率が悪くなるこ
とはない。書き込み時に形成されたドレイン領域3近傍
のホットエレクトロン発生のための表面ポテンンシャル
は、砒素のドーピングによってほとんど影響されない。
砒素による第2の不純物領域9は拡散係数が小さいため
に第5図のように極めて表面に形成されているからであ
る。
領域9を形成する変わりに、第1の不純物領域8の濃度
を低くした場合は、ホットエレクトロン発生のための表
面ポテンンシャルの形がならかになってしまうために、
プログラム効率は悪くなってしまう。第2の不純物領域
9の形成により、メモリのプログラム効率を維持して、
メモリの閾値電圧を下げることができる。
消去は、メモリに紫外線を照射することにより行われ
る。浮遊ゲート電極5に注入されている電子は、紫外線
によって励起されて、基板1に戻ることにより消去され
る。第6図は紫外線消去後のメモリの閾値電圧の砒素
(As)の注入量依存性を示した図である。第6図のよう
に砒素の注入によって、5×1011の注入量の境界にして
大きく閾値が減少する領域Aと、小さく閾値が減少する
領域Bとに分けられる。第2の実施例のメモリの閾値電
圧は、第1のチャネル領域と第2のチャネル領域とのい
ずれか大きい閾値になる。砒素による第2の不純物領域
9が形成されていない場合、即ち、イオン注入量がゼロ
の場合の紫外線消去後の閾値電圧は、高い方の閾値電圧
である第2のチャネル領域の閾値電圧に等しい。第2の
不純物領域9への砒素の注入量の増加にともない、第1
のチャネル領域と第2のチャネル領域の閾値電圧の大き
さが逆になる。即ち、砒素の注入量の増加により、領域
Aから領域Bに移行する。領域Aは、第2のチャネル領
域の閾値電圧に対応し、領域Bは第1のチャネル領域の
閾値電圧に対応する。領域Bでは、第1のチャネル領域
の閾値電圧の砒素の注入量依存性を小さくする方法は、
第2のゲート絶縁膜14の単位面積当たりの容量を第1の
ゲート絶縁膜4の単位面積当たりの容量に比べ大きくす
ることによって行うことができる。ゲート絶縁膜の単位
面積当たりの容量を大きくすることにより、砒素注入量
の閾値電圧への寄与率を減少することができる。メモリ
の閾値電圧を下げるために、第2の不純物領域9を形成
せずに、第1の不純物領域8の濃度を下げる方法では、
常に第2のチャネル領域の閾値電圧の方が第1のチャネ
ル領域の閾値電圧よりも高く形成される。第2のチャネ
ル領域の閾値電圧は、制御ゲート電極7と浮遊ゲート電
極5との容量結合が100%ではなく、一般に70%程度の
容量結合であるために高くなってしまう。しかし、本発
明の第2実施例のメモリでは、第2の不純物領域9の形
成により、第1のチャネル領域の閾値電圧を第2のチャ
ネル領域の閾値電圧より高くできる。第1のチャネル領
域の閾値電圧を第2のチャネル領域の閾値電圧よりも高
くする方法として、不純物濃度を変えることによっても
行うことができる。
リの断面図である。浮遊ゲート電極5をマスクとして自
己整合的に第1のチャネル領域にP型の第3の不純物領
域21を形成している。N型の不純物を入れた第2の不純
物領域9の不純物をキャンセルする方向にP型の不純物
を形成しているので、第1のチャネル領域の閾値電圧を
高く形成できる。第4図の半導体不揮発性メモリにおい
ても、第2のゲート絶縁膜の形成を第1のゲート絶縁膜
4をリムーブ後、熱酸化膜で形成すれば第2の不純物領
域9の一部は第2のゲート絶縁膜14に入ってしまうため
に、第1のチャネル領域の砒素の濃度は低くすることが
できる。従って、第1のチャネル領域の閾値電圧の方
が、第2のチャネル領域の閾値電圧より高くなる。
においては、砒素の注入により紫外線消去後の閾値電圧
を約0.5V程度まで下げられる。このメモリの閾値電圧は
第1のチャネル領域の閾値電圧であるために、ドレイン
領域2の電圧にかかわらずに安定であり、オフリーク電
流を少なくできる。閾値電圧を約0.5V程度まで下げられ
ることから電源電圧として約1V程度までメモリを動作す
ることができる。また、閾値電圧を低くできることによ
り、ドレイン電流が大きくできるため、高速動作も容易
にできる。
自己整合的に半導体基板表面にドーピングされた基板と
同じ導電型のドーパンドと、それより拡散しにくく、密
度の少ないドーパンドとを有する紫外線消去タイプの浮
遊ゲート型半導体不揮発性メモリであり、その閾値電圧
を0.5〜1.0Vと低くすることにより、プログラミング特
性及び分離特性を満足しつつ、低電圧範囲での動作及び
高速動作を容易にする効果がある。
のチャネル長方向の断面図、第2図は従来の半導体不揮
発性メモリの断面図、第3図は第1の実施例の半導体不
揮発性メモリのチャネル巾方向のアレイ状態でのドレイ
ン領域を含む半導体不揮発性メモリの断面図、第4図は
この発明にかかる半導体不揮発性メモリの第2の実施例
の断面図、第5図は第4図の半導体不揮発性メモリのA
−A′線に沿ったチャネル領域の不純物分布図、第6図
は第2の実施例の半導体不揮発性メモリの閾値電圧の砒
素イオン注入依存性を示した図、第7図は本発明の半導
体不揮発性メモリの第3の実施例の断面図である。 1…半導体基板 2…ソース領域 3…ドレイン領域 5…浮遊ゲート電極 7…制御ゲート電極
Claims (3)
- 【請求項1】P型の第1の半導体と、前記第1の半導体
の表面に分離領域を形成するためのフィールド酸化膜
と、前記第1の半導体の活性領域表面部分に間隔を置い
て設けられたN型のソース領域とドレイン領域と、前記
ソース領域と前記ドレイン領域との間の前記第1の半導
体の表面部分であるチャネル領域の上に第1の絶縁膜を
介して設けられた浮遊ゲート電極と、前記浮遊ゲート電
極の上に第2の絶縁膜を介して設けられた制御ゲート電
極と、前記チャネル領域の表面部分に設けられ、前記第
1の半導体の不純物濃度より高く、且つP型不純物濃度
が1017atoms/cm3より高濃度の第1の不純物領域と、前
記第1の不純物領域の表面に、前記フィールド酸化膜に
より自己整合的に設けられ、前記第1の不純物領域の不
純物濃度より低い濃度のN型不純物である砒素をドープ
した第2の不純物領域とからなる半導体不揮発性メモリ
において、前記第1の不純物領域は前記フィールド酸化
膜より深く形成され、隣接した別のメモリと電気的に分
離するための前記分離領域が、前記第1の半導体の表面
部分に設けられた前記フィールド酸化膜と、前記フィー
ルド酸化膜の端部の下に設けられた前記第1の不純物領
域より構成されることを特徴とする半導体不揮発性メモ
リ。 - 【請求項2】P型の第1の半導体と、前記第1の半導体
の表面に分離領域を形成するためのフィールド酸化膜
と、前記第1の半導体の前記活性領域表面部分に間隔を
置いて設けられたN型のソース領域とドレイン領域と、
前記ソース領域と前記ドレイン領域との問の前記第1の
半導体の表面部分であり前記ソース領域と接して設けら
れた第1のチャネル領域と、前記第1のチャネル領域と
前記ドレイン領域との間の第2のチャネル領域と、前記
第2のチャネル領域の上に第1のゲート絶縁膜を介して
設けられた浮遊ゲート電極と、前記第1のチャネル領域
の上に第2のゲート絶縁膜を介して設けられるとともに
前記浮遊ゲート電極の上に第2の絶縁膜を介して設けら
れた制御ゲート電極と、前記第1及び第2のチャネル領
域の表面部分に設けられ、前記第1の半導体の不純物濃
度より高く、且つP型不純物濃度が1017atoms/cm3より
高濃度の第1の不純物領域と、前記第1の不純物領域の
表面に、前記前記フィールド酸化膜により自己整合的に
設けられ、前記第1の不純物領域の不純物濃度より低い
濃度のN型不純物である砒素をドープした第2の不純物
領域よりなる半導体不揮発性メモリにおいて、前記第1
の不純物領域は前記フィールド酸化膜より深く形成さ
れ、隣接した別のメモリと電気的に分離するための前記
分離領域が、前記第1の半導体の表面部分に設けられた
前記フィールド酸化膜と、前記フィールド酸化膜の端部
の下に設けられた前記第1の不純物領域より構成される
ことを特徴とする半導体不揮発性メモリ。 - 【請求項3】前記第1のチャネル領域の閾値電圧が0.5
から1.0Vである請求項2記載の半導体不揮発性メモリ。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1190185A JP2844475B2 (ja) | 1989-07-21 | 1989-07-21 | 半導体不揮発性メモリ |
EP89311579A EP0369676B1 (en) | 1988-11-17 | 1989-11-09 | Non-volatile semiconductor memory device. |
KR1019890016452A KR900008674A (ko) | 1988-11-17 | 1989-11-14 | 반도체 비휘발성 메모리 |
US07/917,804 US5262987A (en) | 1988-11-17 | 1992-07-20 | Floating gate semiconductor nonvolatile memory having impurity doped regions for low voltage operation |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1190185A JP2844475B2 (ja) | 1989-07-21 | 1989-07-21 | 半導体不揮発性メモリ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0354869A JPH0354869A (ja) | 1991-03-08 |
JP2844475B2 true JP2844475B2 (ja) | 1999-01-06 |
Family
ID=16253868
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1190185A Expired - Lifetime JP2844475B2 (ja) | 1988-11-17 | 1989-07-21 | 半導体不揮発性メモリ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2844475B2 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
IT1236980B (it) * | 1989-12-22 | 1993-05-12 | Sgs Thomson Microelectronics | Cella di memoria eprom non volatile a gate divisa e processo ad isolamento di campo autoallineato per l'ottenimento della cella suddetta |
US6686623B2 (en) | 1997-11-18 | 2004-02-03 | Semiconductor Energy Laboratory Co., Ltd. | Nonvolatile memory and electronic apparatus |
JP2004186452A (ja) * | 2002-12-04 | 2004-07-02 | Renesas Technology Corp | 不揮発性半導体記憶装置およびその製造方法 |
JP2004303918A (ja) * | 2003-03-31 | 2004-10-28 | Renesas Technology Corp | 半導体装置の製造方法および半導体装置 |
JP2010062594A (ja) * | 2009-12-18 | 2010-03-18 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
JP5259644B2 (ja) * | 2010-04-12 | 2013-08-07 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法および半導体装置 |
JP2011014920A (ja) * | 2010-08-30 | 2011-01-20 | Renesas Electronics Corp | 不揮発性半導体記憶装置 |
JP5563109B2 (ja) * | 2013-01-28 | 2014-07-30 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5397381A (en) * | 1977-02-07 | 1978-08-25 | Toshiba Corp | Nonvoltile semiconductor memory |
JPS61229368A (ja) * | 1985-04-03 | 1986-10-13 | Seiko Instr & Electronics Ltd | 半導体不揮発性メモリ |
JPH0793381B2 (ja) * | 1985-10-28 | 1995-10-09 | 株式会社日立製作所 | 半導体集積回路装置 |
JPS6340377A (ja) * | 1986-08-05 | 1988-02-20 | Fujitsu Ltd | Epromの製造方法 |
-
1989
- 1989-07-21 JP JP1190185A patent/JP2844475B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH0354869A (ja) | 1991-03-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CA2286193C (en) | Nonvolatile memory | |
US5243559A (en) | Semiconductor memory device | |
US5079603A (en) | Semiconductor memory device | |
US6873004B1 (en) | Virtual ground single transistor memory cell, memory array incorporating same, and method of operation thereof | |
US6026017A (en) | Compact nonvolatile memory | |
JP2817393B2 (ja) | 半導体記憶装置の製造方法 | |
WO2000058969A1 (en) | Device with embedded flash and eeprom memories | |
JPH10335503A (ja) | 読み出し専用メモリ、メモリ、メモリセル、及びメモリセルのプログラミング方法 | |
JP4395202B2 (ja) | 第1及び第2のポリシリコン領域のpn接合部に浮遊ゲートを有するメモリ・セル | |
US5262987A (en) | Floating gate semiconductor nonvolatile memory having impurity doped regions for low voltage operation | |
JP3498116B2 (ja) | 不揮発性半導体記憶装置 | |
JP4815695B2 (ja) | 不揮発性半導体メモリ装置の動作方法 | |
JP2844475B2 (ja) | 半導体不揮発性メモリ | |
US6127225A (en) | Memory cell having implanted region formed between select and sense transistors | |
US6159800A (en) | Method of forming a memory cell | |
US5189497A (en) | Semiconductor memory device | |
JP2567927B2 (ja) | 電気的にプログラム可能なメモリセル | |
EP0298430A2 (en) | Semiconductor device having a floating gate | |
US5472891A (en) | Method of manufacturing a semiconductor device | |
EP0369676A2 (en) | Semi-conductor non-volatile memory | |
JPH0352269A (ja) | 紫外線消去型半導体不揮発性メモリ | |
JP3069607B2 (ja) | 半導体不揮発性メモリの動作方法 | |
JP2806552B2 (ja) | 半導体不揮発性記憶装置 | |
JPH08125043A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
JP2685506B2 (ja) | 半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071030 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081030 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091030 Year of fee payment: 11 |
|
EXPY | Cancellation because of completion of term | ||
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091030 Year of fee payment: 11 |