KR100214327B1 - Interrupt circuit - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야1. Technical field to which the invention described in the claims belongs
인터럽트 발생회로에 관한 것이다.And an interrupt generation circuit.
2. 발명이 해결하고자 하는 기술적 과제2. Technical Problems to be Solved by the Invention
마이컴이 인터럽트 스테이터스 레지스터를 리드할 때에 발생하는 인터럽트도 정상적으로 감지할 수 있게 한다.It also enables the microcomputer to normally detect interrupts that occur when reading the interrupt status register.
3. 발명의 해결방법의 요지3. The point of the solution of the invention
외부에서 발생하는 인터럽트 신호를 입력받아 마이컴 리드신호가 리드를 나타내지 않으면 인터럽트 신호를 소정클럭만큼 지연하여 스테이터스 비트로서 출력하고, 마이컴 리드신호가 리드를 나타내면 상기 마이컴 리드신호가 리드를 나타내지 않을 때까지 인터럽트 신호를 지연하여 스테이터스 비트로서 출력하는 스테이터스 비트 출력부와, 상기 스테이터스 비트 출력부의 출력에 대응하는 각 비트를 상기 스테이터스 비트 출력부의 출력에 대응하여 셋하는 인터럽트 스테이터스 레지스터와, 상기 스테이터스 비트 출력부로부터 스테이터스 비트의 출력을 입력받아 상기 인터럽트 스테이터스 레지스터의 각 비트를 리드하고, 상기 리드시에 마이컴 리드신호를 발생하는 마이컴을 구비하는 것을 특징으로 한다.If the microcomputer read signal does not indicate a read, the interrupt signal is delayed by a predetermined number of clocks and outputted as a status bit. If the microcomputer read signal indicates a read, An interrupt status register for setting each bit corresponding to the output of the status bit output section in accordance with the output of the status bit output section; And a microcomputer for receiving an output of the bit, reading each bit of the interrupt status register, and generating a microcomputer read signal at the time of the read.
2. 발명의 중요한 용도2. Important Uses of the Invention
마이크로 프로세서를 구비하는 제품에 사용되어질 수 있다.And can be used in a product having a microprocessor.
Description
제1도는 종래의 인터럽트 발생회로도.FIG. 1 is a conventional interrupt generation circuit. FIG.
제2도는 종래의 인터럽트 발생회로의 동작타이밍도.FIG. 2 is an operation timing diagram of a conventional interrupt generating circuit. FIG.
제3도는 종래의 인터럽트 발생회로의 동작타이밍도.FIG. 3 is an operation timing diagram of a conventional interrupt generating circuit. FIG.
제4도는 본 발명의 바람직한 실시예에 따른 인터럽트 발생회로도.FIG. 4 is an interrupt generating circuit diagram according to a preferred embodiment of the present invention; FIG.
제5도는 제4도의 스테이터스 비트 출력부의 회로도.FIG. 5 is a circuit diagram of the status bit output unit of FIG. 4; FIG.
제6도는 본 발명의 바람직한 실시예에 따른 인터럽트 발생회로의 동작타이밍도.6 is an operation timing diagram of an interrupt generation circuit according to a preferred embodiment of the present invention;
제7도는 본 발명의 바람직한 실시예에 따른 인터럽트 발생회로의 동작타이밍도.FIG. 7 is an operation timing diagram of an interrupt generation circuit according to a preferred embodiment of the present invention; FIG.
본 발명은 제어장치에 관한 것으로, 특히 인터럽트 발생회로에 관한 것이다. 통상적으로 마이크로 컴퓨터(이하 마이컴이라 함)와 같은 제어장치는 시스템이나 기기를 제어하기 위해서 다수의 인터럽트를 사용한다. 이에따라 인터럽트가 발생할 경우에 상기 마이컴은 인터럽트에 따른 프로세스를 수행한다.The present invention relates to a control apparatus, and more particularly to an interrupt generation circuit. A control device such as a microcomputer (hereinafter referred to as a microcomputer) usually uses a plurality of interrupts to control a system or a device. When the interrupt occurs, the microcomputer performs a process according to the interrupt.
이러한 인터럽트를 발생시킴과 아울러 다수의 인터럽트 중 어느 인터럽트가 발생하였는지를 나타내는 정보를 마이컴에 제공하는 것이 인터럽트 발생회로이다. 상기 인터럽트 발생회로의 종래의 블록도를 도시한 것이 제1도이다.It is an interrupt generation circuit that generates such an interrupt and also provides information to the microcomputer indicating which interrupt among a plurality of interrupts has occurred. FIG. 1 is a block diagram showing a conventional block diagram of the interrupt generation circuit.
외부에서 발생되어 입력되는 인터럽트 신호(I0,I1,I2)는 각 D-플립플롭(D0,D1,D2)의 프리셋단자(PRS)에 입력된다. 상기 D-플립플롭(D0,D1,D2)의 입력단자(D)는 접지된다. 상기 D-플립플롭(D0,D1,D2)의 출력단자(Q)에서는 스테이터스 비트(SB0,SB1,SB2)가 출력된다. 상기 스테이터스 비트(SB0,SB1,SB2)는 인터럽트 스테이터스 레지스터(12)에 제공된다. 상기 인터럽트 스테이터스 레지스터(12)는 스테이터스 비트(SB0,SB1,SB2)에 대응하는 각 비트들(B0,B1,B2)을 상기 스테이터스 비트(SB0,SB1,SB2)의 상태에 따라 셋하거나 리셋한다. 상기 스테이터스 비트(SB0,SB1,SB2)의 상태가 하이상태일 경우에는 상기 각 비트(B0,B1,B2)는 셋되고, 상기 스테이터스 비트(SB0,SB1,SB2)의 상태가 로우상태일 경우에는 상기 각 비트(B0,B1,B2)는 리셋된다.Interrupt signals I0, I1, and I2 generated and input from the outside are input to the preset terminals PRS of the D flip-flops D0, D1, and D2. The input terminals D of the D flip-flops D0, D1 and D2 are grounded. The status bits SB0, SB1, and SB2 are output from the output terminal Q of the D-flip-flops D0, D1, and D2. The status bits SB0, SB1 and SB2 are provided to the interrupt status register 12. [ The interrupt status register 12 sets or resets each of the bits B0, B1 and B2 corresponding to the status bits SB0, SB1 and SB2 according to the status of the status bits SB0, SB1 and SB2. The bits B0, B1 and B2 are set when the status bits SB0, SB1 and SB2 are in the high state and when the status bits SB0, SB1 and SB2 are in the low state, The bits B0, B1, and B2 are reset.
또한 상기 스테이터스 비트(SB0,SB1,SB2)는 3입력 노아게이트(NOR1)에 입력된다. 상기 3입력 노아게이트(NOR1)의 출력을 마이컴 인터럽트 신호(MI)라 한다. 상기 마이컴 인터럽트 신호(MI)는 마이컴(10)에 입력된다. 상기 마이컴(10)은 상기 마이컴 인터럽트 신호(MI)가 로우상태이면 인터럽트 스테이터스 레지스터(12)의 각 비트(B0,B1,B2)를 리드한다.The status bits SB0, SB1, and SB2 are also input to the 3-input NOR gate NOR1. The output of the 3-input NOR gate NOR1 is referred to as a microcomputer interrupt signal MI. The microcomputer interrupt signal MI is input to the microcomputer 10. The microcomputer 10 reads the bits B0, B1, and B2 of the interrupt status register 12 when the microcomputer interrupt signal MI is low.
여기서 상기 3입력 노아게이트(NOR1)가 로우출력을 발생할 경우는 스테이터스 비트(SB0,SB1,SB2)중 어느 하나라도 하이상태일 경우이다. 따라서 상기 3입력 노아게이트(NOR1)가 로우출력을 발생할 경우는 외부 인터럽트(I0,I1,I2)중 어느 하나라도 발생한 경우이다.Here, when the 3-input NOR gate NOR1 generates a low output, any one of the status bits SB0, SB1, and SB2 is in a high state. Therefore, when the 3-input NOR gate NOR1 generates a low output, any one of the external interrupts I0, I1, and I2 is generated.
상기 마이컴(10)은 인터럽트 스테이터스 레지스터(12)의 리드중에 MRD신호를 로우상태로 발생한다. 상기 MRD신호는 각 D-플립플롭(D0,D1,D2)의 클럭에 인가된다. 상기 D-플립플롭(D0,D1,D2)은 상기 MRD신호의 상승에지에서 입력을 래치하여 출력한다. 상기 D-플립플롭(D0,D1,D2)의 입력은 접지되었으므로, 상기D-플립플롭(D0,D1,D2)은 상기 MRD신호의 상승에지에서 로우상태의 출력을 발생한다. 이에따라 상기 인터럽트 스테이터스 레지스터(12)의 각 비트들은 클리어된다.The microcomputer 10 generates the MRD signal in the low state during the read of the interrupt status register 12. [ The MRD signal is applied to the clock of each D-flip-flop (D0, D1, D2). The D flip-flops D0, D1, and D2 latch the input at the rising edge of the MRD signal and output the latched input. Since the inputs of the D-flip-flops D0, D1 and D2 are grounded, the D-flip-flops D0, D1 and D2 generate a low state output at the rising edge of the MRD signal. Accordingly, each bit of the interrupt status register 12 is cleared.
이러한 인터럽트 발생회로의 동작예를 제2도에 도시한 동작 타이밍도를 참조하여 설명한다. 상기 제2도는 인터럽트 신호(I0)가 발생한 지 t0후에 인터럽트 신호(I1)가 발생할 경우의 동작예에 따른 것이다. 상기 인터럽트 신호(I0)에 의하여 스테이터스 신호(SB0)가 발생한다. 그리고, 상기 인터럽트 신호(I1)에 의하여 스테이터스 신호(SB1)가 발생한다. 상기 스테이터스 신호(SB0,SB1)에 의하여 인터럽트 스테이터스 레지스터(12)의 비트(B0,B1)가 셋된다. 그리고 상기 스테이터스 신호(SB0,SB1)에 의하여 마이컴 인터럽트 신호(MI)가 로우상태로 발생하고, 이에따라 마이컴(10)은 일정시간(t1)이 지난 후에 상기 인터럽트 스테이터스 레지스터(12)의 각 비트를 리드한다. 상기 인터럽트 스테이터스 레지스터(12)를 리드하는 동안인 일정시간(t2)동안 마이컴(10)은 MRD신호를 로우상태로 출력한다.An example of the operation of such an interrupt generating circuit will be described with reference to an operation timing chart shown in FIG. The second figure corresponds to an operation example when an interrupt signal I1 occurs after an interrupt signal I0 occurs t0. And the status signal SB0 is generated by the interrupt signal I0. Then, the status signal SB1 is generated by the interrupt signal I1. The bits B0 and B1 of the interrupt status register 12 are set by the status signals SB0 and SB1. Then, the microcomputer interrupt signal MI is generated in a low state by the status signals SB0 and SB1, so that the microcomputer 10 reads each bit of the interrupt status register 12 after a predetermined time t1, do. The microcomputer 10 outputs the MRD signal in a low state for a predetermined time t2 while the interrupt status register 12 is being read.
상기 MRD신호의 상승에지에서 모든 스테이터스 신호(SB0,SB1)가 로우상태로 전환되고, 이에 의하여 마이컴 인터럽트 신호(MI)가 하이상태로 전환된다.At the rising edge of the MRD signal, all the status signals SB0 and SB1 are switched to the low state, and the microcomputer interrupt signal MI is switched to the high state.
이에따라 상기 인터럽트 스테이터스 레지스터(12)의 비트를 리드한 마이컴(10)은 상기 비트중 셋되어 있는 비트에 대응하는 인터럽트에 따른 프로세스를 수행한다.Thus, the microcomputer 10 that has read the bits of the interrupt status register 12 performs a process according to the interrupt corresponding to the set bit of the bits.
그리고 상기 인터럽트 발생회로의 다른 동작예를 제3도의 동작 타이밍도를 참조하여 설명한다. 상기 제3도는 인터럽트 신호(I0)가 발생한 후에 소정의 시간(t3)이 경과한 후에 인터럽트 신호(I1)가 발생할 경우의 동작예에 따른 것이다. 상기 인터럽트 신호(I1)가 발생하는 때(t3)는 마이컴(10)이 인터럽트 스테이터스 레지스터(12)를 리드하는 때(t2)이다. 즉 MRD신호가 로우상태로 발생하는 때이다.Another operation example of the interrupt generation circuit will be described with reference to an operation timing diagram of FIG. FIG. 3 shows an operation example when an interrupt signal I1 occurs after a predetermined time t3 elapses after the interrupt signal I0 occurs. The time t3 when the interrupt signal I1 is generated is when the microcomputer 10 reads the interrupt status register 12 (t2). That is, when the MRD signal occurs in a low state.
스테이터스 신호(SB0,SB1)에 의하여 마이컴 인터럽트 신호(MI)가 로우상태로 나타난다. 이때 상기 마이컴 인터럽트 신호(MI)가 발생된 후 소정의 시간이 흐른후 상기 MRD 신호가 로우상태로 발생되고, 상기 MRD 신호가 다시 하이상태로 전환될 경우에 모든 스테이터스 비트(SB0,SB1)은 클리어된다. 이에따라 마이컴 인터럽트 신호(MI)도 하이상태로 전환된다. 이에따라 인터럽트 신호(MI)에 따른 인터럽트의 발생을 마이컴(10)이 감지할 수 없다.The microcomputer interrupt signal MI appears in the low state by the status signals SB0 and SB1. At this time, the MRD signal is generated in a low state after a predetermined time after the microcomputer interrupt signal MI is generated. When the MRD signal is switched to the high state again, all the status bits SB0 and SB1 are cleared do. As a result, the microcomputer interrupt signal MI is also switched to the high state. Accordingly, the microcomputer 10 can not detect the occurrence of an interrupt according to the interrupt signal MI.
이와같이 종래의 인터럽트 발생회로는 최초 발생한 인터럽트 신호에 의하여 마이컴(10)이 인터럽트 스테이터스 레지스터(12)를 리드하는 동안에 발생한 인터럽트 신호는 감지할 수가 없었다.In this way, the conventional interrupt generation circuit can not detect the interrupt signal generated while the microcomputer 10 is reading the interrupt status register 12 due to the interrupt signal that has occurred in the past.
상술한 바와 같이 종래에 마이컴은 인터럽트 스테이터스 레지스터를 리드하는 동안에 발생한 인터럽트를 감지할 수 없었다. 이에따라 마이컴은 외부에서 발생된 인터럽트에 다른 동작을 수행할 수 없었다. 이에따라 제품의 신뢰성을 저하하는 문제점이 있었다.As described above, the microcomputer has not been able to detect an interrupt that occurred while reading the interrupt status register. As a result, the microcomputer could not perform other operations on an interrupt generated from the outside. As a result, there has been a problem of lowering the reliability of the product.
따라서 본 발명의 목적은 마이컴이 인터럽트 스테이터스 레지스터를 리드하는 동안에 발생하는 인터럽트도 감지할 수 있도록 하는 인터럽트 발생회로를 제공함에 있다.Therefore, an object of the present invention is to provide an interrupt generation circuit that can detect an interrupt generated while a microcomputer reads an interrupt status register.
상술한 목적을 달성하기 위한 본 발명은 외부에서 발생하는 인터럽트 신호를 입력받아 마이컴 리드신호가 리드를 나타내지 않으면 인터럽트 신호를 소정클럭만큼 지연하여 스테이터스 비트로서 출력하고, 마이컴 리드신호가 리드를 나타내면 상기 마이컴 리드신호가 리드를 나타내지 않을 때까지 인터럽트 신호를 지연하여 스테이터스 비트로서 출력하는 스테이터스 비트 출력부와, 상기 스테이터스 비트 출력부의 출력에 대응하는 각 비트를 상기 스테이터스 비트 출력부의 출력에 대응하여 셋하는 인터럽트 스테이터스 레지스터와, 상기 스테이터스 비트 출력부로부터 스테이터스 비트의 출력을 입력받아 상기 인터럽트 스테이터스 레지스터의 각 비트를 리드하고, 상기 리드시에 마이컴 리드신호를 발생하는 마이컴을 구비하는 것을 특징으로 한다.According to another aspect of the present invention, there is provided a semiconductor memory device including an interrupt signal generating circuit for receiving an interrupt signal generated from an external device and delaying an interrupt signal by a predetermined clock to output a status bit when the microcomputer read signal indicates a read, A status bit output section for delaying an interrupt signal until a read signal does not indicate a lead and outputting the interrupt signal as a status bit; and an interrupt status setting section for setting each bit corresponding to the output of the status bit output section in accordance with the output of the status bit output section And a microcomputer for receiving the output of the status bits from the status bit output section and for reading each bit of the interrupt status register and generating a microcomputer read signal at the time of the read. .
이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 하기 설명 및 첨부도면에서 많은 특정 상세들이 본 발명의 보다 전반적인 이해를 제공하기 위해 나타나 있다. 이들 특정 상세들 없이 본 발명이 실시될 수 있다는 것은 이 기술분야에서 통상의 지식을 가진자에게 자명할 것이다. 그리고 본 발명의 요지를 불필요하게 흐릴 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. Many specific details are set forth in the description which follows and in the accompanying drawings in order to provide a more thorough understanding of the present invention. It will be apparent to those skilled in the art that the present invention may be practiced without these specific details. Further, the detailed description of known functions and configurations that may unnecessarily obscure the gist of the present invention will be omitted.
제4도는 본 발명의 바람직한 실시예에 따른 인터럽트 발생회로의 블록도를 도시한 것이다. 상기 제4도의 제1,제2,제3스테이터스 비트 출력부(14,16,18)는 마이컴(10)이 인터럽트 스테이터스 레지스터(12)의 리드중에 인터럽트 신호(I0,I1,I2)가 발생한 경우에, 상기 인터럽트 스테이터스 레지스터(12)의 리드후에 스테이터스 비트(SB0,SB1,SB2)를 하이상태로 발생한다. 그외의 구성은 종래와 동일하다.FIG. 4 is a block diagram of an interrupt generation circuit according to a preferred embodiment of the present invention. The first, second and third status bit output sections 14, 16 and 18 of FIG. 4 correspond to the interrupt signal I0, I1 and I2 when the microcomputer 10 generates the interrupt signals I0, I1 and I2 during the reading of the interrupt status register 12 SB0, SB1, and SB2 after the read of the interrupt status register 12 in a high state. The other configurations are the same as the conventional ones.
상기 제1,제2,제3스테이터스 비트 출력부(14,16,18)는 동일한 구성을 가진다. 이에따라 상기 제1, 제2, 제3스테이터스 비트 출력부(14,16,18)중 하나를 나타내는 스테이터스 비트 출력부를 상세히 도시한 것이 제5도이다.The first, second, and third status bit output units 14, 16, and 18 have the same configuration. FIG. 5 is a detailed diagram showing a status bit output unit representing one of the first, second, and third status bit output units 14, 16, and 18.
인터럽트 신호(In)는 D-플립플롭(D4)의 프리셋단자(PRS)에 입력된다. 이때 상기 D-플립플롭(D4)은 상기 인터럽트 신호(In)가 로우상태로 인가될 때 프리셋된다. 낸드게이트(NAND1)의 출력은 상기 D-플립플롭(D4)의 클럭단자에 입력된다. 상기 D-플립플롭(D4)의 입력단자(D)는 접지된다. 이에따라 상기 D-플립플롭(D4)은 인터럽트 신호(In)가 로우상태로 발생하면 하이상태의 출력을 발생하고, 클럭단자에 인가되는 클럭의 상승에지에서 로우상태의 출력을 발생한다.The interrupt signal In is input to the preset terminal PRS of the D-flip-flop D4. At this time, the D-flip-flop D4 is preset when the interrupt signal In is applied in a low state. The output of the NAND gate NAND1 is input to the clock terminal of the D-flip-flop D4. The input terminal D of the D-flip flop D4 is grounded. The D-flip-flop D4 generates an output of a high state when the interrupt signal In is generated in a low state and generates an output of a low state at a rising edge of a clock applied to the clock terminal.
MRD신호는 반전된 인에이블 신호(ENB)와 함께 노아게이트(NOR2)에 입력된다. 상기 노아게이트(NOR2)의 출력과 상기 D-플립플롭(D4)의 출력은 앤드게이트(AND1)에 입력된다. 상기 앤드게이트(AND1)의 출력은 D-플립플롭(D5)의 입력단자(D)에 입력된다. 상기 D-플립플롭(D5)은 상기 입력단자(D)에 입력된 신호를 지연하여 출력단자(Q)로 출력한다. 상기 D-플립플롭(D5)의 출력은 다시 D-플립플롭(D6)의 입력단자(D)에 입력된다. 상기 D-플립플롭(D6)의 출력은 인버터(INV2)에 입력된다.The MRD signal is input to the NOR gate NOR2 together with the inverted enable signal ENB. The output of the NOR gate NOR2 and the output of the D flip-flop D4 are input to the AND gate AND1. The output of the AND gate AND1 is input to the input terminal D of the D-flip flop D5. The D-flip-flop D5 delays the signal input to the input terminal D and outputs the delayed signal to the output terminal Q. The output of the D-flip-flop D5 is again input to the input terminal D of the D-flip-flop D6. The output of the D-flip-flop D6 is input to the inverter INV2.
상기 인버터(INV2)의 출력과 D-플립플롭(D5)의 출력은 낸드게이트(NAND1)에 입력된다. 상기 낸드게이트(NAND1)는 상기 두 신호가 하이상태일 때에 로우상태인 신호를 발생한다.The output of the inverter INV2 and the output of the D-flip-flop D5 are input to the NAND gate NAND1. The NAND gate NAND1 generates a low state signal when the two signals are in a high state.
상기 낸드게이트(NAND1)에서 fh우상태의 신호를 발생할 때는 상기 D-플립플롭(D6)의 출력은 하이상태이고, 상기 D-플립플롭(D5)의 출력은 로우상태일 때이다. 상기 D-플립플롭(D5)의 출력이 D-플립플롭(D6)에 입력되는 상기 D-플립플롭(D6)은 상기 입력된 신호를 지연시킨다. 상기 지연하는 동안에는 D-플립플롭(D6)의 입력은 하이상태이고, 상기 D-플립플롭(D6)의 출력은 로우상태이다. 이에따라 반전된 상기 출력과 입력은 모두 하이상태이므로 낸드게이트(NAND1)는 로우상태를 발생한다. 즉 낸드게이트(NAND1)는 상기 D-플립플롭(D6)이 입력신호를 지연하는 동안 로우상태의 출력을 발생한다. 이때 상기 지연은 한 클럭 동안이므로 상기 낸드게이트(NAND1)는 한 클럭동안 로우상태인 신호를 발생한다.When the NAND gate NAND1 generates a signal in a state of fh, the output of the D-flip-flop D6 is in a high state and the output of the D-flip-flop D5 is in a low state. The D-flip-flop D6, whose output from the D-flip-flop D5 is input to the D-flip-flop D6, delays the input signal. During the delay, the input of the D-flip-flop D6 is high and the output of the D-flip-flop D6 is low. Accordingly, the inverted output and the input are all in a high state, so that the NAND gate NAND1 generates a low state. That is, the NAND gate NAND1 generates a low-level output while the D-flip-flop D6 delays the input signal. Since the delay is one clock period, the NAND gate NAND1 generates a low-level signal for one clock period.
상기 낸드게이트(NAND1)의 출력신호는 D-플립플롭(D4)에 입력된다. 상기 D-플립플롭(D4)은 접지된 입력을 출력한다. 상기 MRD신호는 D-플립플롭(D7)의 클럭단자에 입력된다. 상기 MRD신호의 상승에지에서 상기 D-플립플롭(D7)은 접지된 입력을 출력한다.The output signal of the NAND gate NAND1 is input to the D-flip-flop D4. The D-flip-flop D4 outputs a grounded input. The MRD signal is input to the clock terminal of the D-flip-flop D7. At the rising edge of the MRD signal, the D-flip flop D7 outputs a grounded input.
인에이블 신호는 D-플립플롭(D7)을 인에이블 또는 디스이에블시키는 신호로서 통상 인터럽트 시테이터스 레지스터(12)에 대한 어드레스를 갖게 되는데 마이컴(10)이 어드레스를 억세스할 때 인이이블 되도록 한다.The enable signal is a signal for enabling or disabling the D-flip-flop D7 so as to have an address for the data register 12 in the normal interruption so that the microcomputer 10 can be accessed when the address is accessed do.
상기와 같은 제1,제2,제3스테이터스 비트 출력부(14,16,18)를 구비한 인터럽트 발생회로의 동작의 이해를 돕기 위하여 두가지 상태로 설명한다.In order to facilitate the understanding of the operation of the interrupt generation circuit having the first, second and third status bit output sections 14, 16 and 18, two states will be described.
먼저 마이컴(10)이 인터럽트 스테이터스 레지스터(12)의 각 비트들을 리드하지 않는 동안에 인터럽트 신호(In)가 발생하는 경우에 대해 설명한다. 즉 인터럽트 신호(In) 의 발생시 MRD신호가 하이상태일 때이다. 상기한 상태에 따른 타이밍도를 도시한 것이 제6도이다. 상기 제6도에서 인터럽트 신호(In)가 발생함에 따라 D-플립플롭(D4)의 출력(a)은 로우상태에서 하이상태로 변환한다. 이때 MRD신호는 하이상태를 유지한다. 상기 하이상태의 MRD신호와 상기 출력(a)은 앤드게이트(AND1)에 입력된다. 상기 앤드게이트(AND1)의 출력(b)은 상기 두 신호가 모두 하이상태 일때에 하이상태이다. 상기 출력(b)은 D-플립플롭(D5)에 입력된다. 이에따라 상기 출력(b)은 한 클럭이 지연되어 출력된다. 상기 출력(c)은 다시 D-플립플롭(D6)에 입력된다. 이에따라 상기 출력(c)은 한 클럭이 지연되어 출력된다. 상기 출력은 인버터(INV2)에 의해서 반전된다. 상기 반전된 신호(d)는 D-플립플롭(D7)에 입력된다. 상기 반전된 신호(d)가 로우상태일 때 스테이터스 비트(SBn)는 하이상태로 변환한다.First, the case where the interrupt signal In is generated while the microcomputer 10 does not read the respective bits of the interrupt status register 12 will be described. That is, when the MRD signal is high when the interrupt signal In is generated. FIG. 6 is a timing chart according to the above-described state. As the interrupt signal In is generated in FIG. 6, the output (a) of the D-flip-flop D4 changes from a low state to a high state. At this time, the MRD signal remains high. The high-state MRD signal and the output (a) are input to AND gate AND1. The output (b) of AND gate AND1 is high when both signals are high. The output (b) is input to the D-flip-flop D5. Accordingly, the output (b) is delayed by one clock and output. The output (c) is again input to the D-flip-flop D6. Thus, the output c is delayed by one clock. The output is inverted by the inverter INV2. The inverted signal d is input to the D-flip-flop D7. When the inverted signal d is in a low state, the status bit SBn is converted to a high state.
상기 D-플립플롭(D5)의 출력(c)과 인버터(INV2)의 출력(d)은 낸드게이트(NAND1)에 입력된다. 상기 낸드게이트(NAND1)의 출력(e)은 다시 D-플립플롭(D4)의 클럭단자에 입력된다. 이에따라 상기 출력(e)의 상승에지에서 상기 D-플립플롭(D4)의 출력(a)이 로우상태로 변환한다.The output c of the D-flip flop D5 and the output d of the inverter INV2 are input to the NAND gate NAND1. The output (e) of the NAND gate NAND1 is again input to the clock terminal of the D-flip-flop D4. Thus, the output (a) of the D-flip-flop D4 changes to the low state at the rising edge of the output (e).
상기 MRD신호는 D-플립플롭(D7)의 클럭단자에 입력된다. 이에따라 상기 스테이터스 비트(SBn)는 MRD신호의 상승에지에서 상기 스테이터스 비트(SBn)는 로우상태로 변환한다.The MRD signal is input to the clock terminal of the D-flip-flop D7. Accordingly, the status bit SBn changes the status bit SBn to a low state at the rising edge of the MRD signal.
이와같이 인터럽트 신호(In)가 발생한 경우에 MRD신호가 하이상태이면 제1,제2,제3스테이터스 비트 출력회로(14,16,18)는 스테이터스 비트(SB0,SB1,SB2)를 정상적으로 출력한다. 이는 종래와 유사하며, 단 몇 클럭이 지연된다. 그러나 상기 클럭은 마이컴(10)에서의 동작 클럭에 비하여 매우 작으므로 문제되지 않는다.The first, second, and third status bit output circuits 14, 16, and 18 normally output the status bits SB0, SB1, and SB2 when the MRD signal is high when the interrupt signal In is generated. This is similar to the conventional one, only a few clocks are delayed. However, since the clock is very small as compared with the operation clock in the microcomputer 10, no problem occurs.
상기와 같은 스테이터스 비트(SBn)가 발생하므로 상기 스테이터스 비트에 대응하여 마이컴 인터럽트 신호(MI)가 발생한다. 이때 제6도에 도시한 마이컴 인터럽트 신호(MI)는 상기 스테이터스 비트(SBn)이외의 스테이터스 비트는 발생하지 않은 것으로 간주한 것이다.Since the status bit SBn is generated as described above, the microcomputer interrupt signal MI is generated corresponding to the status bit. At this time, the microcomputer interrupt signal MI shown in FIG. 6 is regarded as having not generated a status bit other than the status bit SBn.
이제 마이컴(10)이 인터럽트 스테이터스 레지스터(12)의 각 비트(B0,B1,B2)들을 리드하는 동안에 인터럽트 신호(In)가 발생하는 경우에 대해 설명한다. 즉 인터럽트 신호(In)의 발생시 MRD신호가 로우상태일 때이다. 상기한 상태에 따른 타이밍도를 도시한 것이 제7도이다. 상기 제7도에서 인터럽터 신호(In)가 발생함에 따라 D-플립플롭(D4)의 출력(a)은 로우상태에서 하이상태로 변환한다. MRD신호는 상기 인터럽트 신호(In)가 발생하기 전에 로우상태가 되어 상기 인터럽트 신호(In)가 발생한 후에 하이상태로 변환한다.The case where the interrupt signal In is generated while the microcomputer 10 reads the bits B0, B1, and B2 of the interrupt status register 12 will be described. That is, when the MRD signal is low when the interrupt signal In is generated. FIG. 7 is a timing chart according to the above-described state. In FIG. 7, the output (a) of the D-flip-flop D4 changes from the low state to the high state as the interrupt signal In is generated. The MRD signal is brought into a low state before the interrupt signal In is generated and converted to a high state after the interrupt signal In is generated.
상기 로우상태의 MRD신호와 상기 출력(a)은 앤드게이트(AND1)에 입력된다. 상기 앤드게이트(AND1)의 출력(b)은 상기 두 신호가 모두 하이상태일 때에 하이상태이다. 상기 출력(b)은 D-플립플롭(D5)에 입력된다. 이에따라 상기 출력(b)은 한 클럭이 지연되어 출력된다. 상기 출력(c)은 다시 D-플립플롭(D6)에 입력된다. 이에따라 상기 출력(c)은 한 클럭이 지연되어 출력되어 출력된다. 상기 출력은 인버터(INV2)에 의해서 반전된다. 상기 반전된 신호(d)는 D-플립플롭(D4)에 입력된다. 상기 반전된 신호(e)가 로우상태일 때 스테이터스 비트(SBn)는 하이상태로 변환한다.The MRD signal in the low state and the output (a) are input to the AND gate AND1. The output (b) of AND gate AND1 is high when both signals are high. The output (b) is input to the D-flip-flop D5. Accordingly, the output (b) is delayed by one clock and output. The output (c) is again input to the D-flip-flop D6. Accordingly, the output (c) is output after being delayed by one clock. The output is inverted by the inverter INV2. The inverted signal d is input to the D-flip-flop D4. When the inverted signal e is in the low state, the status bit SBn is switched to the high state.
상기 D-플립플롭(D5)의 출력(c)과 인버터(INV2)의 출력(d)은 내드게이트(NAND1)에 입력된다. 상기 낸드게이트(NAND1)의 출력(e)은 다시 D-플립플롭(D4)의 클럭단자에 입력된다. 이에따라 상기 출력(e)의 상승에지에서 상기 D-플립플롭(D4)의 출력(a)이 로우상태로 변환한다.The output c of the D-flip flop D5 and the output d of the inverter INV2 are input to the NAND gate NAND1. The output (e) of the NAND gate NAND1 is again input to the clock terminal of the D-flip-flop D4. Thus, the output (a) of the D-flip-flop D4 changes to the low state at the rising edge of the output (e).
이와같이 인터럽트 신호(In)가 발생할 경우에 MRD신호가 로우상태이면, 상기 MRD 신호가 하이상태로 변환된 이후에 스테이터스 비트(SBn)를 하이상태로 출력한다. 이에따라 마이컴은 MRD 신호의 상태에 무관하게 인터럽트 신호를 감지할 수 있게 된다.When the MRD signal is in the low state when the interrupt signal In is generated in this manner, the MRD signal is converted to the high state and then the status bit SBn is outputted in the high state. Accordingly, the microcomputer can detect the interrupt signal regardless of the state of the MRD signal.
상기 제7도에 도시한 마이컴 인터럽트 신호(MI)의 처음 로우상태는 미지의 스테이터스 비트에 의하여 발생한 것이며, 두 번째 나타나는 로우상태가 제7도에 나타난 스테이터스 비트(In)에 대응하는 것이다.The first low state of the microcomputer interrupt signal MI shown in FIG. 7 is caused by an unknown status bit, and the second low state corresponds to the status bit In shown in FIG. 7.
상술한 바와 같은 본 발명에 따르면 마이컴은 인터럽트 스테이터스 레지스터를 리드하는 동안 발생하는 인터럽트도 감지할 수 있게 된다. 이에따라 본 발명에 따른 마이컴은 외부 인터럽트를 정확히 제공받아 정상적인 동작을 수행하여, 제품의 신뢰성을 높이는 이점이 있다.According to the present invention as described above, the microcomputer can also detect an interrupt occurring while reading the interrupt status register. Accordingly, the microcomputer according to the present invention is advantageous in that it can correctly receive external interrupts and perform normal operation, thereby enhancing the reliability of the product.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960018012A KR100214327B1 (en) | 1996-05-27 | 1996-05-27 | Interrupt circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960018012A KR100214327B1 (en) | 1996-05-27 | 1996-05-27 | Interrupt circuit |
Publications (2)
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| KR970076224A KR970076224A (en) | 1997-12-12 |
| KR100214327B1 true KR100214327B1 (en) | 1999-08-02 |
Family
ID=19459821
Family Applications (1)
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|---|---|---|---|
| KR1019960018012A KR100214327B1 (en) | 1996-05-27 | 1996-05-27 | Interrupt circuit |
Country Status (1)
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| KR (1) | KR100214327B1 (en) |
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1996
- 1996-05-27 KR KR1019960018012A patent/KR100214327B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970076224A (en) | 1997-12-12 |
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