JP2833073B2 - Output buffer circuit - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は出力バッファ回路に関し、特に相補型MOS
（以下CMOSと称する）トランジスタを用いた出力バッフ
ァ回路に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an output buffer circuit, and particularly to a complementary MOS
The present invention relates to an output buffer circuit using transistors (hereinafter referred to as CMOS).
従来のこの種の出力バッファ回路を第４図と第５図に
示す。第４図において、VDDは正電源、90はインバータ
回路、40はＰチャネルMOS（以下PMOSと称する）トラン
ジスタ、60はＮチャネルMOS（以下NMOSと称する）トラ
ンジスタ、Ｄはデータ入力端子、OUTはデータ出力端子
である。ここで、データ入力端子Ｄから入力したデータ
が論理値１（以下、“1"と記す）であったとすると、イ
ンバータ回路90の出力は反転して論理値０（以下“0"と
記す）となり、PMOSトランジスタ40が導通状態、NMOSト
ランジスタ60が非導通状態となってデータ出力端子OUT
は正電源VDDのレベルすなわち“1"となる。データ入力
端子Ｄが“0"のときは、インバータ回路90の出力は“1"
となり、PMOSトランジスタ40が非導通状態、NMOSトラン
ジスタ60が導通状態となって、データ出力端子OUTはグ
ランドレベルすなわち“0"になる。このように、出力デ
ータとして入力データと同相の信号が得られるような構
成になっている。FIGS. 4 and 5 show a conventional output buffer circuit of this kind. In FIG. 4, VDD is a positive power supply, 90 is an inverter circuit, 40 is a P-channel MOS (hereinafter referred to as PMOS) transistor, 60 is an N-channel MOS (hereinafter referred to as NMOS) transistor, D is a data input terminal, and OUT is a data input terminal. Output terminal. Here, assuming that the data input from the data input terminal D is a logical value 1 (hereinafter, described as "1"), the output of the inverter circuit 90 is inverted to a logical value 0 (hereinafter, described as "0"). , The PMOS transistor 40 becomes conductive, the NMOS transistor 60 becomes nonconductive, and the data output terminal OUT
Becomes the level of the positive power supply VDD, that is, “1”. When the data input terminal D is "0", the output of the inverter circuit 90 is "1".
As a result, the PMOS transistor 40 is turned off, the NMOS transistor 60 is turned on, and the data output terminal OUT is at the ground level, that is, “0”. Thus, the configuration is such that a signal in phase with the input data is obtained as the output data.
第５図は、第２の従来例であり、２入力NANDゲート回
路100と、２入力NORゲート回路200と、インバータ回路1
5と、PMOSトランジスタ40と、NMOSトランジスタ60とよ
り構成される。VDDは正電源、Ｄはデータ入力端子、Ｃ
は制御信号入力端子、OUTはデータ出力端子である。い
ま、制御信号入力端子Ｃに“1"が入力されているとする
と、インバータ回路15の出力は“0"である。ここでデー
タ入力端子Ｄに“1"が入力され、２入力NANDゲート回路
100の出力と２入力NORゲート回路200の出力とは両方と
も“0"になり、PMOSトランジスタ40が導通状態、NMOSト
ランジスタ60が非導通状態となってデータ出力端子OUT
には“1"が入力される。またデータ入力端子Ｄに“0"が
入力されると、２入力NANDゲート回路100、２入力NORゲ
ート回路200の出力はそれぞれ“1"となり、PMOSトラン
ジスタ40は非導通状態、NMOSトランジスタ60は導通状態
となって、データ出力端子OUTには“0"が出力される。
一方、制御信号入力端子Ｃに“0"が入力されている場合
には、インバータ回路15の出力は“1"となり、データ入
力端子Ｄの“1",“0"にかかわらず２入力NANDゲート回
路100の出力は“1"、２入力NORゲート回路200の出力も
“0"に固定され、PMOSトランジスタ40とNMOSトランジス
タ60は両方とも非導通状態になる。この場合、データ出
力端子OUTのレベルは“1"でも“0"でもなく、ハイ・イ
ンピーダンス状態をとるような構成になっている。FIG. 5 shows a second conventional example, in which a two-input NAND gate circuit 100, a two-input NOR gate circuit 200, and an inverter circuit 1 are shown.
5, a PMOS transistor 40, and an NMOS transistor 60. VDD is the positive power supply, D is the data input terminal, C
Is a control signal input terminal, and OUT is a data output terminal. Assuming that “1” is input to the control signal input terminal C, the output of the inverter circuit 15 is “0”. Here, "1" is input to the data input terminal D, and a two-input NAND gate circuit is provided.
Both the output of 100 and the output of the two-input NOR gate circuit 200 become “0”, the PMOS transistor 40 becomes conductive, the NMOS transistor 60 becomes nonconductive, and the data output terminal OUT
Is input with "1". When "0" is input to the data input terminal D, the outputs of the two-input NAND gate circuit 100 and the two-input NOR gate circuit 200 become "1", the PMOS transistor 40 is turned off, and the NMOS transistor 60 is turned on. In this state, “0” is output to the data output terminal OUT.
On the other hand, when “0” is input to the control signal input terminal C, the output of the inverter circuit 15 becomes “1”, and the two-input NAND gate irrespective of “1” or “0” of the data input terminal D. The output of the circuit 100 is fixed at "1", the output of the two-input NOR gate circuit 200 is also fixed at "0", and both the PMOS transistor 40 and the NMOS transistor 60 are turned off. In this case, the level of the data output terminal OUT is neither "1" nor "0", and is configured to take a high impedance state.
上述した従来の出力バッファ回路では、データ入力端
子Ｄのレベルが“1"から“0"あるいは“0"から“1"に切
換わる過程で、バッファ部を構成するPMOSトランジスタ
40とNMOSトランジスタ60の両方が導通する状態が一瞬で
はあるが存在する。In the above-described conventional output buffer circuit, the PMOS transistor constituting the buffer unit is in the process of switching the level of the data input terminal D from "1" to "0" or from "0" to "1".
There is a momentary state in which both the NMOS transistor 60 and the NMOS transistor 60 conduct.
一般にこの種の出力バッファ回路では、データ出力端
子OUTの負荷に小さな抵抗や大きな容量が付いた場合で
も十分に駆動できるように、出力段のPMOSトランジスタ
40とNMOSトランジスタ60とは、トランジスタのゲート幅
をＷ、トランジスタのゲート長をＬとすると、Ｌに対す
るＷの比（以下W/Lと記す）を大きくとることが多い。
このようなW/Lの大きい、すなわち導通状態における等
価抵抗成分の小さいPMOSトランジスタとNMOSトランジス
タの両方が同時に導通状態になることにより、正電源VD
Dからグランドに向かって大きな電流が流れる。この電
流は正電源VDDあるいはグランドの配線の抵抗成分によ
って決まる電圧降下を引き起こし、同一集積回路基板上
の回路に対して正電源VDDレベルの変動、およびグラン
ドレベルの変動といった形で悪影響を及ぼすため、回路
が誤動作してしまう可能性があるという欠点を有してい
る。Generally, in this type of output buffer circuit, a PMOS transistor in the output stage is used so that it can be driven sufficiently even if the load on the data output terminal OUT has a small resistance or large capacitance.
When the gate width of the transistor 40 and the NMOS transistor 60 is W and the gate length of the transistor is L, the ratio of W to L (hereinafter referred to as W / L) is often large.
When both the PMOS transistor and the NMOS transistor having a large W / L, that is, a small equivalent resistance component in the conductive state, are simultaneously turned on, the positive power supply VD
A large current flows from D to ground. This current causes a voltage drop determined by the resistance component of the positive power supply VDD or ground wiring, and adversely affects the circuits on the same integrated circuit board in the form of fluctuations in the positive power supply VDD level and fluctuations in the ground level. There is a disadvantage that the circuit may malfunction.
本発明の目的は、出力段のPMOSトランジスタとNMOSト
ランジスタの両方が同時に導通することがない出力バッ
ファ回路を提供することにある。An object of the present invention is to provide an output buffer circuit in which both a PMOS transistor and an NMOS transistor in an output stage do not conduct simultaneously.
本発明の出力バッファ回路は、入力端子と第１の節点
を入力とする第１の論理回路と、前記入力端子と第２の
節点を入力とする第２の論理回路と、ソース・ドレイン
路が前記第１の節点と出力端子間に接続されゲートが前
記第１の論理回路の出力端に接続された一導電型MOSト
ランジスタと、ソース・ドレイン路が前記出力端子と前
記第２の節点間に接続されゲートが前記第２の論理回路
の出力端に接続された逆導電型MOSトランジスタと、前
記第２の論理回路の出力端を入力とした出力端が前記第
１の節点に接続された第１のCMOS回路と、前記第１の論
理回路の出力端を入力とし出力端が前記第２の節点に接
続された第２のCMOS回路とを有することを特徴とする。An output buffer circuit according to the present invention includes a first logic circuit having an input terminal and a first node as inputs, a second logic circuit having the input terminal and a second node as inputs, and a source / drain path. A one conductivity type MOS transistor having a gate connected to the output terminal of the first logic circuit and connected between the first node and an output terminal, and a source / drain path connected between the output terminal and the second node; A reverse conductivity type MOS transistor having a gate connected to the output terminal of the second logic circuit, and a second MOS transistor having an output terminal having the output terminal of the second logic circuit as an input connected to the first node; A first CMOS circuit; and a second CMOS circuit having an output terminal of the first logic circuit as an input and an output terminal connected to the second node.
次に、本発明について図面を参照して説明する。 Next, the present invention will be described with reference to the drawings.
第１図は本発明の第１の実施例を説明するための回路
図である。NANDゲート回路はデータ入力端子Ｄと第１の
節点347とを入力とし、その出力端がPMOSトランジスタ
３のゲートに接続されている。NORゲート回路２はデー
タ入力端子Ｄと第２の節点568とを入力とし、その出力
端がNMOSトランジスタ５のゲートに接続されている。PM
OSトランジスタ３はそのソース・ドレイン路がデータ出
力端子OUTと第１の節点347間に接続され、NMOSトランジ
スタ５はそのソース・ドレイン路がデータ出力端子OUT
と第２の節点568間に接続されている。PMOSトランジス
タ４はそのソース・ドレイン路がVDDと第１の節点347間
に接続され、ゲートがNORゲート回路２の出力端に接続
されており、NMOSトランジスタ６はそのソース・ドレイ
ン路がGNDと第２の節点568間に接続され、ゲートがNAND
ゲート回路１の出力端に接続されている。又、NMOSトラ
ンジスタ７はそのソース・ドレイン路がGNDと第１の節
点347間に接続されゲートがNORゲート回路２の出力端に
接続されており、PMOSトランジスタ８はそのソース・ド
レイン路がVDDと第２の節点568間に接続されゲートがNA
NDゲート回路１の出力端に接続されている。なお、これ
らの回路構成において、PMOSトランジスタ４とNMOSトラ
ンジスタにより１つのCMOS回路が形成され、NMOSトラン
ジスタ６とPMOSトランジスタ８により他のCMOS回路が形
成されている。FIG. 1 is a circuit diagram for explaining a first embodiment of the present invention. The NAND gate circuit has a data input terminal D and a first node 347 as inputs, and its output terminal is connected to the gate of the PMOS transistor 3. The NOR gate circuit 2 has a data input terminal D and a second node 568 as inputs, and its output terminal is connected to the gate of the NMOS transistor 5. PM
The OS transistor 3 has its source / drain path connected between the data output terminal OUT and the first node 347, and the NMOS transistor 5 has its source / drain path connected to the data output terminal OUT.
And the second node 568. The PMOS transistor 4 has its source / drain path connected between VDD and the first node 347, its gate connected to the output terminal of the NOR gate circuit 2, and the NMOS transistor 6 has its source / drain path connected to GND. Connected between two nodes 568, gate is NAND
It is connected to the output terminal of the gate circuit 1. The NMOS transistor 7 has a source / drain path connected between GND and the first node 347 and a gate connected to the output terminal of the NOR gate circuit 2. The PMOS transistor 8 has a source / drain path connected to VDD. Connected between second node 568 and gate is NA
It is connected to the output terminal of the ND gate circuit 1. In these circuit configurations, one CMOS circuit is formed by the PMOS transistor 4 and the NMOS transistor, and another CMOS circuit is formed by the NMOS transistor 6 and the PMOS transistor 8.
PMOSトランジスタ3,4及びNMOSトランジスタ5,6はデー
タ出力端子OUTの負荷として小さな抵抗や大きな容量が
付いた場合でも十分に駆動できるように、W/Lを大きく
とっている。これに対し、PMOSトランジスタ７とNMOSト
ランジスタ８はデータ出力端子OUTの負荷を駆動する目
的で設けられたものではなく、W/Lを小さくとってい
る。The W / L is set large so that the PMOS transistors 3 and 4 and the NMOS transistors 5 and 6 can be sufficiently driven even when a small resistance or a large capacitance is added as a load of the data output terminal OUT. On the other hand, the PMOS transistor 7 and the NMOS transistor 8 are not provided for driving the load of the data output terminal OUT, and have a small W / L.
まずデータ入力端子Ｄに“0"が入力している場合は２
入力NANDゲート回路１の出力は“1"でPMOSトランジスタ
３及び８は非導通状態、NMOSトランジスタ６は導通状態
となる。又、２入力NORゲート回路２の出力は“1"で、N
MOSトランジスタ５及び７は導通状態、PMOSトランジス
タ４は非導通状態であり、データ出力端子OUTには“0"
が出力され回路は安定している。First, when "0" is input to the data input terminal D, 2
The output of the input NAND gate circuit 1 is "1", the PMOS transistors 3 and 8 are turned off, and the NMOS transistor 6 is turned on. Also, the output of the 2-input NOR gate circuit 2 is "1" and N
The MOS transistors 5 and 7 are on, the PMOS transistor 4 is off, and the data output terminal OUT is "0".
Is output and the circuit is stable.
ここでデータ入力端子Ｄのレベルが“0"から“1"に、
さらに“1"から“0"に変化したときの各部の動作を第２
図を参照して説明する。データ入力端子Ｄのレベルが
“0"から“1"に変化すると、まず２入力NORゲート回路
２の出力がわずかに遅延して“1"から“0"に変化する。
この変化に対応して、NMOSトランジスタ５が非導通状態
となり、更に、CMOS回路を構成するNMOSトランジスタ７
が非導通状態、PMOSトランジスタ４が導通状態となって
第１の節点347の電位がNORゲート回路２の出力変化より
遅延して“1"となる。次に、第１の節点347の電位変化
に応答してNANDゲート回路１の出力がさらに遅延して
“0"から“1"へ変化し、PMOSトランジスタ３が導通する
ことになる。なおこれらの遅延は、配線抵抗によるもの
及びトランジスタのゲート容量等により生ずるものであ
る。Here, the level of the data input terminal D changes from “0” to “1”,
In addition, the operation of each part when “1” changes to “0”
This will be described with reference to the drawings. When the level of the data input terminal D changes from "0" to "1", the output of the two-input NOR gate circuit 2 changes from "1" to "0" with a slight delay.
In response to this change, the NMOS transistor 5 becomes non-conductive, and furthermore, the NMOS transistor 7 constituting the CMOS circuit
Is turned off, the PMOS transistor 4 is turned on, and the potential of the first node 347 becomes “1” with a delay from the output change of the NOR gate circuit 2. Next, in response to the potential change at the first node 347, the output of the NAND gate circuit 1 further changes from "0" to "1", and the PMOS transistor 3 is turned on. Note that these delays are caused by wiring resistance, gate capacitance of a transistor, and the like.
これらの動作から明らかのように、PMOSトランジスタ
３のゲートに印加されるNANDゲート回路１の出力変化
と、NMOSトランジスタ５のゲートに印加されるNORゲー
ト回路２の出力変化に時間差が生じ、両トランジスタ共
に非導通状態となり、これらの期間は出力がハイ・イン
ピーダンス状態となる。次に、２入力NANDゲート回路１
の出力が“0"になると、PMOSトランジスタ３は導通状態
となりデータ出力端子OUTのレベルを“1"に立上げる。
この状態ではデータ出力端子OUTからPMOSトランジスタ
３及び４を介してVDDに対して直流的経路が存在し、出
力データとして入力データと同相の信号“1"が得られ
る。As is apparent from these operations, a time difference occurs between a change in the output of the NAND gate circuit 1 applied to the gate of the PMOS transistor 3 and a change in the output of the NOR gate circuit 2 applied to the gate of the NMOS transistor 5. Both are non-conductive, and the output is in a high impedance state during these periods. Next, a two-input NAND gate circuit 1
Becomes "0", the PMOS transistor 3 becomes conductive and the level of the data output terminal OUT rises to "1".
In this state, there is a DC path from the data output terminal OUT to VDD via the PMOS transistors 3 and 4, and a signal "1" in phase with the input data is obtained as output data.
２入力NANDゲート回路１の出力“0"はまたNMOSトラン
ジスタ６を非導通状態、PMOSトランジスタ８を導通状態
にするよう作用し、第２の節点568のレベルを“1"とす
るが、既にデータ入力端子Ｄが“1"であるため２入力NO
Rゲート回路２の出力には影響を与えない。The output “0” of the two-input NAND gate circuit 1 also acts to make the NMOS transistor 6 non-conductive and the PMOS transistor 8 conductive, setting the level of the second node 568 to “1”. 2 input NO because input terminal D is "1"
The output of the R gate circuit 2 is not affected.
次にデータ出力端子のレベルが“1"から“0"に変化す
ると、まず２入力NANDゲート回路１の出力がわずかに遅
延して“0"から“1"に変化し、PMOSトランジスタ３が非
導通状態となる。次にCMOS回路を構成するPMOSトランジ
スタ８が非導通状態、NMOSトランジスタ６が導通状態と
なって第２の節点568の電位が更に遅延しながら“0"と
なる。この第２の節点568の変化に応答してNORゲート回
路２の出力は更に遅延して“0"から“1"へと変化する。
従って、NANDゲート回路１の出力変化とNORゲート回路
２の出力変化に時間差が生じ、PMOSトランジスタ３とNM
OSトランジスタ５が共に非導通状態すなわちハイ・イン
ピーダンス状態が生じる。次に、２入力NORゲート回路
２の出力が“1"になると、NMOSトランジスタ５は導通状
態となりデータ出力端子OUTのレベルを“0"に立下げ
る。この状態ではデータ出力端子OUTからNMOSトランジ
スタ５及び６を介してグランドに対して直流的経路が存
在し、出力データとして入力データと同相の信号“0"が
得られる。２入力NORゲート回路２の出力“1"はまたPMO
Sトランジスタ４を非導通状態、NMOSトランジスタ７を
導通状態にするよう作用し、第１の節点347のレベルを
“0"とするが、既にデータ入力端子Ｄが“0"であるため
２入力NANDゲート回路１の出力には影響を与えない。Next, when the level of the data output terminal changes from "1" to "0", the output of the two-input NAND gate circuit 1 first changes slightly from "0" to "1" with a slight delay, and the PMOS transistor 3 is turned off. It becomes conductive. Next, the PMOS transistor 8 constituting the CMOS circuit is turned off, and the NMOS transistor 6 is turned on, so that the potential at the second node 568 becomes “0” with further delay. In response to the change of the second node 568, the output of the NOR gate circuit 2 changes from "0" to "1" with further delay.
Therefore, there is a time difference between the output change of the NAND gate circuit 1 and the output change of the NOR gate circuit 2, and the PMOS transistor 3 and the NM
Both the OS transistors 5 are in a non-conductive state, that is, a high impedance state. Next, when the output of the two-input NOR gate circuit 2 becomes "1", the NMOS transistor 5 becomes conductive and the level of the data output terminal OUT falls to "0". In this state, there is a DC path from the data output terminal OUT to the ground via the NMOS transistors 5 and 6, and a signal "0" in phase with the input data is obtained as output data. The output “1” of the 2-input NOR gate circuit 2 is also the PMO
The S transistor 4 is turned off, and the NMOS transistor 7 is turned on. The level of the first node 347 is set to "0". The output of the gate circuit 1 is not affected.
尚、PMOSトランジスタ８とNMOSトランジスタ７はそれ
ぞれ第２の節点568及び第１の節点37のレベルを確定さ
せるためのみに用いられるもので、前述のようにW/Lは
小さく、導通電流は小さく、又、不必要に集積回路基板
上の面積を占有するものではない。また、入力データ切
換時にはハイ・インピーダンス制御を遅延回路等の手段
を用いることなく論理的に実現しているため、確実にハ
イ・インピーダンス状態をつくり出して正電源VDDから
グランドへの大電流を防止でき、さらに不必要にハイ・
インピーダンス期間を長くとりすぎることなく高速に出
力レベルを切換えることが可能である。Note that the PMOS transistor 8 and the NMOS transistor 7 are used only to determine the levels of the second node 568 and the first node 37, respectively. As described above, W / L is small, and the conduction current is small. Also, it does not unnecessarily occupy the area on the integrated circuit board. In addition, high-impedance control is logically realized without using a delay circuit or the like when switching input data, so that a high-impedance state can be reliably created to prevent a large current from the positive power supply VDD to ground. , And unnecessarily high
It is possible to switch the output level at high speed without taking the impedance period too long.
第３図は本発明の第２の実施例を説明するための回路
図である。基本的な構成は第１図と同様であるが、制御
信号入力端子Ｃとインバータ回路15が追加され、NANDゲ
ート回路10及びNORゲート回路20が３入力である点が異
なる。制御信号端子Ｃにレベルが“1"のときはインバー
タ回路15の出力は“0"であり、第３図は第１図と等価と
なって同様の動作をするが、制御信号入力端子Ｃのレベ
ルが“0"のときはデータ入力端子Ｄのレベルにかかわら
ず３入力NANDゲート回路10の出力は“1"、３入力NORゲ
ート回路20の出力は“0"となりPMOSトランジスタ３及び
NMOSトランジスタ５は定常的に非導通となってデータ出
力端子OUTはハイ・インピーダンス状態に固定される。
このように出力バッファ回路を有効にするか否かを制御
する制御信号の入力信号を備えた出力バッファ回路にも
本発明を適用することができる。FIG. 3 is a circuit diagram for explaining a second embodiment of the present invention. The basic configuration is the same as that of FIG. 1, except that a control signal input terminal C and an inverter circuit 15 are added, and that the NAND gate circuit 10 and the NOR gate circuit 20 have three inputs. When the level of the control signal terminal C is "1", the output of the inverter circuit 15 is "0", and FIG. 3 is equivalent to FIG. When the level is "0", the output of the three-input NAND gate circuit 10 becomes "1" regardless of the level of the data input terminal D, and the output of the three-input NOR gate circuit 20 becomes "0".
The NMOS transistor 5 is constantly turned off and the data output terminal OUT is fixed in a high impedance state.
As described above, the present invention can be applied to an output buffer circuit including an input signal of a control signal for controlling whether to enable or disable the output buffer circuit.
以上説明したように本発明の出力バッファ回路は入力
データの切換時に出力段のPMOSトランジスタとNMOSトラ
ンジスタの両方が同時に導通状態になることがないた
め、入力データ切換時に電源からグランドへ流れる大電
流によって同一集積回路基板上の他の回路の電源レベ
ル，グランドレベルを変動させることがない。従ってこ
のレベル変動に起因する回路の誤動作を防止できる効果
がある。さらに本発明の出力バッファ回路は上記のハイ
・インピーダンス制御を論理的に行なっているため出力
レベルを高速に切換えることができるという効果があ
る。As described above, in the output buffer circuit of the present invention, both the PMOS transistor and the NMOS transistor in the output stage do not become conductive at the same time when the input data is switched. The power supply level and the ground level of other circuits on the same integrated circuit board are not changed. Therefore, there is an effect that a malfunction of the circuit due to the level fluctuation can be prevented. Further, the output buffer circuit of the present invention logically performs the above-described high impedance control, so that the output level can be switched at a high speed.
第１図は本発明の第１の実施例を説明するための回路
図、第２図は第１図を説明するための動作タイミング
図、第３図は本発明の第２の実施例を説明するための回
路図、第４図及び第５図はそれぞれ従来技術による出力
バッファの回路図である。 1,10,100……NANDゲート回路、2,20,200……NORゲート
回路、15,90……インバータ回路、3,4,8,40……Ｐチャ
ネルMOSトランジスタ、5,6,7,60……ＮチャネルMOSトラ
ンジスタ、Ｄ……データ入力端子、OUT……データ出力
端子、Ｃ……制御信号入力端子、VDD……正電源。FIG. 1 is a circuit diagram for explaining a first embodiment of the present invention, FIG. 2 is an operation timing diagram for explaining FIG. 1, and FIG. 3 is a diagram for explaining a second embodiment of the present invention. 4 and 5 are circuit diagrams of an output buffer according to the prior art. 1,10,100… NAND gate circuit, 2,20,200… NOR gate circuit, 15,90 …… Inverter circuit, 3,4,8,40 …… P-channel MOS transistor, 5,6,7,60 ... N Channel MOS transistor, D: Data input terminal, OUT: Data output terminal, C: Control signal input terminal, VDD: Positive power supply.
Claims (2)
論理回路と、前記入力端子と第２の節点を入力とする第
２の論理回路と、ソース・ドレイン路が前記第１の節点
と出力端子間に接続されゲートが前記第１の論理回路の
出力端に接続された一導電型MOSトランジスタと、ソー
ス・ドレイン路が前記出力端子と前記第２の節点間に接
続されゲートが前記第２の論理回路の出力端に接続され
た逆導電型MOSトランジスタと、前記第２の論理回路の
出力端を入力とし出力端が前記第１の節点に接続された
第１のCMOS回路と、前記第１の論理回路の出力端を入力
とし出力端が前記第２の節点に接続された第２のCMOS回
路とを有することを特徴とする出力バッファ回路。A first logic circuit having an input terminal and a first node as an input; a second logic circuit having the input terminal and a second node as an input; A MOS transistor having a gate connected to the output terminal of the first logic circuit and having a gate connected between the output terminal and the second node and a gate connected between the output terminal and the second node. Is a reverse conductivity type MOS transistor connected to an output terminal of the second logic circuit, and a first CMOS circuit having an output terminal of the second logic circuit as an input and an output terminal connected to the first node. And an output buffer circuit having an output terminal of the first logic circuit as an input and an output terminal connected to the second node.
て、前記第１の論理回路に制御信号を入力し、前記第２
の論理回路に前記制御信号の反転信号を入力することを
特徴とする出力バッファ回路。2. The output buffer circuit according to claim 1, wherein a control signal is input to said first logic circuit, and
An output buffer circuit, wherein an inverted signal of the control signal is input to the logic circuit of (1).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1310105A JP2833073B2 (en) | 1989-11-28 | 1989-11-28 | Output buffer circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1310105A JP2833073B2 (en) | 1989-11-28 | 1989-11-28 | Output buffer circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03169121A JPH03169121A (en) | 1991-07-22 |
| JP2833073B2 true JP2833073B2 (en) | 1998-12-09 |
Family
ID=18001243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1310105A Expired - Lifetime JP2833073B2 (en) | 1989-11-28 | 1989-11-28 | Output buffer circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2833073B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110168894B (en) | 2017-08-16 | 2020-07-28 | 华为技术有限公司 | Voltage regulating circuit |
-
1989
- 1989-11-28 JP JP1310105A patent/JP2833073B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03169121A (en) | 1991-07-22 |
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