JP2832899B2 - データ処理装置およびデータ処理方法 - Google Patents
データ処理装置およびデータ処理方法Info
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- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F9/30003—Arrangements for executing specific machine instructions
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Description
【０００１】
【産業上の利用分野】本発明は、プログラムに従ってデ
ータを処理するデータ処理装置およびデータ処理方法に
関し、特に異なるビット幅データの演算結果に対応する
フラグ群を有するデータ処理装置の構成及びデータ処理
方法に関するものである。
ータを処理するデータ処理装置およびデータ処理方法に
関し、特に異なるビット幅データの演算結果に対応する
フラグ群を有するデータ処理装置の構成及びデータ処理
方法に関するものである。
【０００２】
【従来の技術】近年、マイクロコンピュータ等のデータ
処理装置においては、処理能力の向上や高機能化の要求
に従って、１６ビットあるいは３２ビットＣＰＵを備え
たものが出現している。そして、これらのデータ処理装
置は、８ビットデータや１６ビットデータ等、複数の異
なるデータ幅のデータの演算が可能となっている。そし
て、演算の用途別に２種類のフラグ群を持つように構成
されたものがある。
処理装置においては、処理能力の向上や高機能化の要求
に従って、１６ビットあるいは３２ビットＣＰＵを備え
たものが出現している。そして、これらのデータ処理装
置は、８ビットデータや１６ビットデータ等、複数の異
なるデータ幅のデータの演算が可能となっている。そし
て、演算の用途別に２種類のフラグ群を持つように構成
されたものがある。
【０００３】２種類のフラグ群を持つ従来のデータ処理
装置の第１の例が特開昭５４ー１１７６４６号公報に示
されている。図４は、上記の公報に示されたデータ処理
装置の構成を概念的に示すブロック図である。図４にお
いて、４１は命令を解読する命令解読部、４２は１６ビ
ット幅のデータ演算を行う演算器、４３は条件分岐判断
のために使用するフラグ群、４４は算術演算用に使用す
るフラグ群、４５はフラグ群４３を使用して条件分岐が
成立するかどうか判断する分岐判断部である。
装置の第１の例が特開昭５４ー１１７６４６号公報に示
されている。図４は、上記の公報に示されたデータ処理
装置の構成を概念的に示すブロック図である。図４にお
いて、４１は命令を解読する命令解読部、４２は１６ビ
ット幅のデータ演算を行う演算器、４３は条件分岐判断
のために使用するフラグ群、４４は算術演算用に使用す
るフラグ群、４５はフラグ群４３を使用して条件分岐が
成立するかどうか判断する分岐判断部である。
【０００４】以上のように構成されたデータ処理装置に
ついて、以下その動作を説明する。まず命令が命令解読
部４１で解読される。そして、命令が「データ演算」命
令の場合には、演算器４２で実行された演算結果に基づ
いてフラグ群４３、４４が設定される。さらに、次の命
令が命令解読部４１で解読される。次の命令が「データ
演算」命令の場合には、演算器４２はフラグ群４４を参
照してデータ演算を実行する。また、命令が「条件分
岐」命令の場合には、分岐判断部４５は、フラグ群４３
の内容を判断し、分岐条件が成立するかどうか判断す
る。
ついて、以下その動作を説明する。まず命令が命令解読
部４１で解読される。そして、命令が「データ演算」命
令の場合には、演算器４２で実行された演算結果に基づ
いてフラグ群４３、４４が設定される。さらに、次の命
令が命令解読部４１で解読される。次の命令が「データ
演算」命令の場合には、演算器４２はフラグ群４４を参
照してデータ演算を実行する。また、命令が「条件分
岐」命令の場合には、分岐判断部４５は、フラグ群４３
の内容を判断し、分岐条件が成立するかどうか判断す
る。
【０００５】また、２種類のフラグ群を持つ従来のデー
タ処理装置の第２の例が、「１６ビットマイクロプロセ
ッサ８０８６ファミリー」昭晃堂１９８２年３月に開示
されている。図６は、この第２の従来例のデータ処理装
置の構成を概念的に示すブロック図である。図６におい
て、６１は命令を解読する命令解読部、６２は１６ビッ
ト幅のデータ演算を行う演算器、６３は８ビットまたは
１６ビット幅の演算結果に基づいて設定されるフラグ
群、６４は８ビットまたは１６ビット幅の演算結果で決
定されるフラグ群のうちの一方を選択する選択器、６５
は４ビット幅の演算結果に基づいて決定されるフラグ、
６６はフラグ群６３を使用して条件分岐が成立するかど
うか判断する分岐判断部である。
タ処理装置の第２の例が、「１６ビットマイクロプロセ
ッサ８０８６ファミリー」昭晃堂１９８２年３月に開示
されている。図６は、この第２の従来例のデータ処理装
置の構成を概念的に示すブロック図である。図６におい
て、６１は命令を解読する命令解読部、６２は１６ビッ
ト幅のデータ演算を行う演算器、６３は８ビットまたは
１６ビット幅の演算結果に基づいて設定されるフラグ
群、６４は８ビットまたは１６ビット幅の演算結果で決
定されるフラグ群のうちの一方を選択する選択器、６５
は４ビット幅の演算結果に基づいて決定されるフラグ、
６６はフラグ群６３を使用して条件分岐が成立するかど
うか判断する分岐判断部である。
【０００６】また、図７（ａ）、（ｂ）は加算、減算、
比較命令及び分岐命令に対する機械語命令のビット構成
の例を示す説明図である。図７（ａ）に示す加算、減
算、比較命令では、８ビット幅の演算を行うか１６ビッ
ト幅の演算を行うかが第１バイト（命令コード）の内の
１ビットで、演算の種類と共に指定される。演算対象と
なるレジスタやメモリへのアドレシングモードが第２バ
イトで指定され、メモリ番地がそれらに続く第３、第４
バイトで指定される。また、図７（ｂ）に示す条件分岐
命令では、第１バイト（命令コード）のうちの４ビット
で分岐条件を指定する。
比較命令及び分岐命令に対する機械語命令のビット構成
の例を示す説明図である。図７（ａ）に示す加算、減
算、比較命令では、８ビット幅の演算を行うか１６ビッ
ト幅の演算を行うかが第１バイト（命令コード）の内の
１ビットで、演算の種類と共に指定される。演算対象と
なるレジスタやメモリへのアドレシングモードが第２バ
イトで指定され、メモリ番地がそれらに続く第３、第４
バイトで指定される。また、図７（ｂ）に示す条件分岐
命令では、第１バイト（命令コード）のうちの４ビット
で分岐条件を指定する。
【０００７】以上のように構成されたデータ処理装置に
ついて、以下その動作を説明する。まず、命令が命令解
読部６１で解読される。解読された命令が「データ演
算」である場合には、演算器６２がフラグ群６３を参照
してデータ演算を実行する。そして、演算器６２で実行
された結果に基づいて、フラグ群６３、あるいは６５が
設定される。この時、命令解読部６１が演算器６２に対
して演算ビット幅が８ビットであるか１６ビットである
かを解読して指定するため、選択器６４が指定されたビ
ット幅で決定されるフラグ群をフラグ群６３として出力
する。
ついて、以下その動作を説明する。まず、命令が命令解
読部６１で解読される。解読された命令が「データ演
算」である場合には、演算器６２がフラグ群６３を参照
してデータ演算を実行する。そして、演算器６２で実行
された結果に基づいて、フラグ群６３、あるいは６５が
設定される。この時、命令解読部６１が演算器６２に対
して演算ビット幅が８ビットであるか１６ビットである
かを解読して指定するため、選択器６４が指定されたビ
ット幅で決定されるフラグ群をフラグ群６３として出力
する。
【０００８】次の命令が命令解読部６１で解読される。
次の命令が「条件分岐」である場合には、分岐判断部６
６は、フラグ群６３の内容を判断し、分岐条件が成立す
るかどうか判断する。但し、演算実行に続く命令が１０
進数データを扱う演算実行である場合には、演算器６２
は、フラグ群６５を参照して１０進数データ演算を実行
する。
次の命令が「条件分岐」である場合には、分岐判断部６
６は、フラグ群６３の内容を判断し、分岐条件が成立す
るかどうか判断する。但し、演算実行に続く命令が１０
進数データを扱う演算実行である場合には、演算器６２
は、フラグ群６５を参照して１０進数データ演算を実行
する。
【０００９】
【発明が解決しようとする課題】しかし、従来の第１の
例によるデータ処理装置においては、２つのフラグ群が
データ演算用と条件分岐用にそれぞれ限定されているの
で、例えば８ビット、１６ビットの異なるビット幅のデ
ータに対する演算に汎用的には使用できない。そのため
に演算ビット幅よりも短いビット幅の演算結果を使用し
て条件分岐する場合には、上位側のビットに対する拡張
処理が必要になる。
例によるデータ処理装置においては、２つのフラグ群が
データ演算用と条件分岐用にそれぞれ限定されているの
で、例えば８ビット、１６ビットの異なるビット幅のデ
ータに対する演算に汎用的には使用できない。そのため
に演算ビット幅よりも短いビット幅の演算結果を使用し
て条件分岐する場合には、上位側のビットに対する拡張
処理が必要になる。
【００１０】図５は、１６ビット演算において８ビット
データを処理する場合の例を示す説明図である。上位側
に値０が拡張された２つの８ビットデータ８８ＨとＦ８
Ｈ（Ｈは１６進数表記を示す）を加算すると、結果は９
ビットの１８０Ｈになる。従って、符号なし８ビットデ
ータとみなして条件分岐する場合には、上位側８ビット
に値０を拡張し、符号付き８ビットデータとみなして条
件分岐する場合には、下位ビットから８ビット目のビッ
ト値１を上位側８ビットに拡張する処理をした後、１６
ビット幅のデータとして条件判断する必要がある。即
ち、注目する下位８ビットデータをそれ以上の上位８ビ
ットに拡張する処理が必ず発生し、処理のオーバヘッド
が大きくなるという問題点を有していた。
データを処理する場合の例を示す説明図である。上位側
に値０が拡張された２つの８ビットデータ８８ＨとＦ８
Ｈ（Ｈは１６進数表記を示す）を加算すると、結果は９
ビットの１８０Ｈになる。従って、符号なし８ビットデ
ータとみなして条件分岐する場合には、上位側８ビット
に値０を拡張し、符号付き８ビットデータとみなして条
件分岐する場合には、下位ビットから８ビット目のビッ
ト値１を上位側８ビットに拡張する処理をした後、１６
ビット幅のデータとして条件判断する必要がある。即
ち、注目する下位８ビットデータをそれ以上の上位８ビ
ットに拡張する処理が必ず発生し、処理のオーバヘッド
が大きくなるという問題点を有していた。
【００１１】一方、第２の従来例では、４ビット幅の演
算結果に基づくフラグが、８ビットまたは１６ビット幅
の演算結果に基づくフラグと同時に設定されるが、１０
進数データ演算用に限定されるために、４ビットデータ
としての条件分岐には使用できない。８ビットと１６ビ
ットの２種類のビット幅に対しては、一方を選択してデ
ータ演算を行いフラグ群を設定できるために、第１の従
来例で示した処理のオーバヘッドの問題点は克服されて
いる。しかし、演算ビット幅を命令で指定するため、演
算命令の種類だけ２種類の命令コード割当てが必要にな
る。このために、命令コード割当ての増大にともなっ
て、命令解読部の構成が増大するという問題点があっ
た。
算結果に基づくフラグが、８ビットまたは１６ビット幅
の演算結果に基づくフラグと同時に設定されるが、１０
進数データ演算用に限定されるために、４ビットデータ
としての条件分岐には使用できない。８ビットと１６ビ
ットの２種類のビット幅に対しては、一方を選択してデ
ータ演算を行いフラグ群を設定できるために、第１の従
来例で示した処理のオーバヘッドの問題点は克服されて
いる。しかし、演算ビット幅を命令で指定するため、演
算命令の種類だけ２種類の命令コード割当てが必要にな
る。このために、命令コード割当ての増大にともなっ
て、命令解読部の構成が増大するという問題点があっ
た。
【００１２】したがって、本発明は上記問題点を解決す
るためになされたもので、異なるビット幅のデータに対
する演算において、条件分岐実行のための処理のオーバ
ヘッドをなくすと共に、同一機能に対する命令コード割
当てを少なくできるデータ処理装置およびデータ処理方
法を提供することを目的とする。
るためになされたもので、異なるビット幅のデータに対
する演算において、条件分岐実行のための処理のオーバ
ヘッドをなくすと共に、同一機能に対する命令コード割
当てを少なくできるデータ処理装置およびデータ処理方
法を提供することを目的とする。
【００１３】
【課題を解決するための手段】請求項１の発明に係るデ
ータ処理装置は、命令を解読する命令解読部と、命令解
読部の解読結果に従ってＮ（Ｎ：整数）ビット幅データ
の演算を行う演算器と、演算器の演算結果における複数
の異なるデータ幅のそれぞれに対応して、所定のフラグ
群を同時に格納する複数のフラグ群格納手段と、命令解
読部で解読された条件分岐命令の指示に従って前記複数
のフラグ格納手段の中から所定のフラグ群を選択するフ
ラグ群選択手段と、フラグ群選択手段で選択されたフラ
グ群を参照して分岐が成立するか否かを判断する分岐判
断部とを備えている。
ータ処理装置は、命令を解読する命令解読部と、命令解
読部の解読結果に従ってＮ（Ｎ：整数）ビット幅データ
の演算を行う演算器と、演算器の演算結果における複数
の異なるデータ幅のそれぞれに対応して、所定のフラグ
群を同時に格納する複数のフラグ群格納手段と、命令解
読部で解読された条件分岐命令の指示に従って前記複数
のフラグ格納手段の中から所定のフラグ群を選択するフ
ラグ群選択手段と、フラグ群選択手段で選択されたフラ
グ群を参照して分岐が成立するか否かを判断する分岐判
断部とを備えている。
【００１４】請求項２の発明に係るデータ処理装置は、
請求項１の発明に対して、複数のフラグ格納手段の中
で、１つのフラグ格納手段はＮビット幅のデータに対応
して設定されたフラグを格納し、少なくとも他の１つの
フラグ格納手段はＮより小さいビット幅で２のベキ乗の
ビット幅のデータに対応して設定されたフラグを格納す
る。
請求項１の発明に対して、複数のフラグ格納手段の中
で、１つのフラグ格納手段はＮビット幅のデータに対応
して設定されたフラグを格納し、少なくとも他の１つの
フラグ格納手段はＮより小さいビット幅で２のベキ乗の
ビット幅のデータに対応して設定されたフラグを格納す
る。
【００１５】請求項３の発明に係るデータ処理装置は、
命令を解読する命令解読部と、命令解読部の解読結果に
従ってＮ（Ｎ：整数）ビット幅データの演算を行う演算
器と、前記演算器の演算結果における複数の異なるデー
タ幅のそれぞれに対応して、所定のフラグ群を同時に格
納する第１及び第２のフラグ格納手段と、前記命令解読
部で解読された条件分岐命令の指示に従って前記第１及
び第２のフラグ格納手段の中から所定のフラグ群を選択
するフラグ群選択手段と、前記フラグ群選択手段で選択
されたフラグ群を参照して分岐が成立するか否かを判断
する分岐判断部とを備えている。
命令を解読する命令解読部と、命令解読部の解読結果に
従ってＮ（Ｎ：整数）ビット幅データの演算を行う演算
器と、前記演算器の演算結果における複数の異なるデー
タ幅のそれぞれに対応して、所定のフラグ群を同時に格
納する第１及び第２のフラグ格納手段と、前記命令解読
部で解読された条件分岐命令の指示に従って前記第１及
び第２のフラグ格納手段の中から所定のフラグ群を選択
するフラグ群選択手段と、前記フラグ群選択手段で選択
されたフラグ群を参照して分岐が成立するか否かを判断
する分岐判断部とを備えている。
【００１６】請求項４の発明に係るデータ処理装置は、
請求項３の発明に対して、第１フラグ格納手段は、前記
Ｎビットのビット幅のデータに基づくフラグを格納し、
第２フラグ格納手段は、前記Ｎビット以下で、かつ前記
第１フラグ格納手段と異なる２のベキ乗のビット幅のデ
ータに基づくフラグを格納する。請求項５の発明に係る
データ処理装置は、請求項４の発明に対し、演算器は、
前記命令解読部の解読結果に従って２のベキ乗以外の整
数ビット幅のデータ演算を行う。
請求項３の発明に対して、第１フラグ格納手段は、前記
Ｎビットのビット幅のデータに基づくフラグを格納し、
第２フラグ格納手段は、前記Ｎビット以下で、かつ前記
第１フラグ格納手段と異なる２のベキ乗のビット幅のデ
ータに基づくフラグを格納する。請求項５の発明に係る
データ処理装置は、請求項４の発明に対し、演算器は、
前記命令解読部の解読結果に従って２のベキ乗以外の整
数ビット幅のデータ演算を行う。
【００１７】請求項６の発明に係るデータ処理方法は、
命令を解読し、演算命令か分岐命令かを判断するステッ
プと、前記演算命令が解読された場合、前記命令の解読
結果に従ってＮ（Ｎ：整数）ビット幅のデータ演算を行
うステップと、複数の異なるデータ幅のそれぞれに対応
する複数のフラグ群を保持するためのフラグ格納部に前
記演算結果に従って複数のフラグ群を同時に設定するス
テップと、前記分岐命令が解読された場合、前記分岐命
令が指定するビット幅に対応する前記フラグ群を選択す
るステップと、選択したフラグ群を参照して分岐判断を
実行するステップとを備えている。
命令を解読し、演算命令か分岐命令かを判断するステッ
プと、前記演算命令が解読された場合、前記命令の解読
結果に従ってＮ（Ｎ：整数）ビット幅のデータ演算を行
うステップと、複数の異なるデータ幅のそれぞれに対応
する複数のフラグ群を保持するためのフラグ格納部に前
記演算結果に従って複数のフラグ群を同時に設定するス
テップと、前記分岐命令が解読された場合、前記分岐命
令が指定するビット幅に対応する前記フラグ群を選択す
るステップと、選択したフラグ群を参照して分岐判断を
実行するステップとを備えている。
【００１８】
【作用】請求項１ないし請求項６の発明において、命令
解読部は命令の内容を解読する。解読した命令が演算命
令の場合、演算器がデータ演算処理を行い、予め定めら
れた複数のビット幅データのそれぞれに対応して設けら
れた複数のフラグ格納手段に、演算結果の各々異なった
ビット幅データに従って同時にフラグ群が設定される。
さらに、命令解読部で解読された命令が分岐命令の場
合、分岐命令で指定したビット幅に従って、複数のフラ
グ格納手段に格納されたフラグ群の中から該当するフラ
グ群を選択する。そして、分岐判断部は、選択されたフ
ラグ群を参照して分岐判断を行う。
解読部は命令の内容を解読する。解読した命令が演算命
令の場合、演算器がデータ演算処理を行い、予め定めら
れた複数のビット幅データのそれぞれに対応して設けら
れた複数のフラグ格納手段に、演算結果の各々異なった
ビット幅データに従って同時にフラグ群が設定される。
さらに、命令解読部で解読された命令が分岐命令の場
合、分岐命令で指定したビット幅に従って、複数のフラ
グ格納手段に格納されたフラグ群の中から該当するフラ
グ群を選択する。そして、分岐判断部は、選択されたフ
ラグ群を参照して分岐判断を行う。
【００１９】
【実施例】以下、本発明の実施例について、図面を参照
しながら説明する。図３は、本発明の実施例によるデー
タ処理装置の全体構成を示すブロック図であり、図１は
その詳細ブロック図である。図１及び図３において、デ
ータ処理装置は、外部との命令及びデータ転送を制御す
るバス転送制御部１０１と、命令読み出しを制御する命
令フェッチ部１０２と、命令を解読する命令解読部１０
３と、１６ビット幅のデータ演算を行う演算器１０４
と、演算器１０４が使用するデータを格納するレジスタ
１０５と、演算器１０４での演算結果に基づいて設定さ
れるフラグ群を格納するプログラム状態語１０６と、分
岐命令の場合に条件成立か不成立かを判断する分岐判断
部１０７と、実行中の命令アドレスを格納するプログラ
ムカウンタ１０８とを備えている。
しながら説明する。図３は、本発明の実施例によるデー
タ処理装置の全体構成を示すブロック図であり、図１は
その詳細ブロック図である。図１及び図３において、デ
ータ処理装置は、外部との命令及びデータ転送を制御す
るバス転送制御部１０１と、命令読み出しを制御する命
令フェッチ部１０２と、命令を解読する命令解読部１０
３と、１６ビット幅のデータ演算を行う演算器１０４
と、演算器１０４が使用するデータを格納するレジスタ
１０５と、演算器１０４での演算結果に基づいて設定さ
れるフラグ群を格納するプログラム状態語１０６と、分
岐命令の場合に条件成立か不成立かを判断する分岐判断
部１０７と、実行中の命令アドレスを格納するプログラ
ムカウンタ１０８とを備えている。
【００２０】プログラム状態語１０６に格納されるフラ
グ群は、８ビット幅の演算結果に基づいて設定されるフ
ラグ３ー１〜３ー４を有する第１フラグ群３と、１６ビ
ット幅の演算結果に基づいて設定されるフラグ４ー１〜
４ー４を有する第２フラグ群４とを備える。フラグＺ
８、Ｚ１６（３ー１、４ー１）は、演算結果がゼロであ
るかどうかを示すゼロフラグ、フラグＮ８、Ｎ１６（３
ー２、４ー２）は、演算結果の正負を示す符号フラグ、
フラグＶ８、Ｖ１６（３ー３、４ー３）は、演算でオー
バーフローが発生したかどうかを示すオーバーフローフ
ラグ、フラグＣ８、Ｃ１６（３ー４、４ー４）は、キャ
リー出力を示すキャリーフラグである。
グ群は、８ビット幅の演算結果に基づいて設定されるフ
ラグ３ー１〜３ー４を有する第１フラグ群３と、１６ビ
ット幅の演算結果に基づいて設定されるフラグ４ー１〜
４ー４を有する第２フラグ群４とを備える。フラグＺ
８、Ｚ１６（３ー１、４ー１）は、演算結果がゼロであ
るかどうかを示すゼロフラグ、フラグＮ８、Ｎ１６（３
ー２、４ー２）は、演算結果の正負を示す符号フラグ、
フラグＶ８、Ｖ１６（３ー３、４ー３）は、演算でオー
バーフローが発生したかどうかを示すオーバーフローフ
ラグ、フラグＣ８、Ｃ１６（３ー４、４ー４）は、キャ
リー出力を示すキャリーフラグである。
【００２１】分岐判断部１０７は、第１及び第２のフラ
グ群３、４の内、いずれか一方を選択して出力する選択
器６ー１〜６ー４と、選択されたフラグ群を使用して分
岐が成立するかどうかを判断する条件判断部７とから構
成される。次に、本実施例によるデータ処理装置の動作
について説明する。まず、命令フェッチ部１０２がバス
転送制御部１０１を起動し、外部にあるプログラムを格
納したＲＯＭ等から命令を獲得する。
グ群３、４の内、いずれか一方を選択して出力する選択
器６ー１〜６ー４と、選択されたフラグ群を使用して分
岐が成立するかどうかを判断する条件判断部７とから構
成される。次に、本実施例によるデータ処理装置の動作
について説明する。まず、命令フェッチ部１０２がバス
転送制御部１０１を起動し、外部にあるプログラムを格
納したＲＯＭ等から命令を獲得する。
【００２２】次に、命令解読部１０３が獲得した命令を
解読する。ここで、解読する命令コードの構成について
説明する。図２（ａ）は、加算、減算、比較命令等、算
術命令の構成を示し、図２（ｂ）は、条件分岐命令の構
成を示している。算術命令コードは、第１バイトが命令
の種類を指定し、第２バイトが演算対象となるレジスタ
やメモリへのアドレッシングモードを指定し、第３及び
第４バイトがメモリ番地を指定する。また、条件分岐命
令は、第１バイトが命令の種類、分岐条件および演算デ
ータのビット幅を指定する。そして、第２バイトが分岐
先番地を指定する。
解読する。ここで、解読する命令コードの構成について
説明する。図２（ａ）は、加算、減算、比較命令等、算
術命令の構成を示し、図２（ｂ）は、条件分岐命令の構
成を示している。算術命令コードは、第１バイトが命令
の種類を指定し、第２バイトが演算対象となるレジスタ
やメモリへのアドレッシングモードを指定し、第３及び
第４バイトがメモリ番地を指定する。また、条件分岐命
令は、第１バイトが命令の種類、分岐条件および演算デ
ータのビット幅を指定する。そして、第２バイトが分岐
先番地を指定する。
【００２３】命令解読部１０３は、与えられた命令を解
読し、解読した演算の種類、演算データの格納場所情報
等に基づいて演算器１０４、レジスタ１０５、バス転送
制御部１０１に制御信号を発信する。命令解読部１０３
によって解読された命令が「データ演算」である場合、
演算器１０４は、必要に応じて第１フラグ群３または第
２フラグ群４のうち、予め定めた一方のフラグ群を参照
し、レジスタ１０５から読み出したデータを使用して所
定の演算を実行する。演算結果のデータはレジスタ１０
５に格納される。また、演算結果に基づいて、第１フラ
グ群３ー１〜３ー４と第２フラグ群４ー１〜４ー４に所
定のフラグが設定される。
読し、解読した演算の種類、演算データの格納場所情報
等に基づいて演算器１０４、レジスタ１０５、バス転送
制御部１０１に制御信号を発信する。命令解読部１０３
によって解読された命令が「データ演算」である場合、
演算器１０４は、必要に応じて第１フラグ群３または第
２フラグ群４のうち、予め定めた一方のフラグ群を参照
し、レジスタ１０５から読み出したデータを使用して所
定の演算を実行する。演算結果のデータはレジスタ１０
５に格納される。また、演算結果に基づいて、第１フラ
グ群３ー１〜３ー４と第２フラグ群４ー１〜４ー４に所
定のフラグが設定される。
【００２４】また、解読された命令が「条件分岐」であ
る場合には、命令解読部１０３は、分岐判断部１０７の
選択器６ー１〜６ー４に対して８ビットか１６ビットか
のビット幅指定情報を発信する。分岐判断部１０７の選
択器６ー１〜６ー４は、与えられたビット幅指定情報に
従って第１フラグ群３および第２フラグ群４のうちのい
ずれかを選択する。そして、条件判断部７は、選択器６
ー１〜６ー４から与えられるフラグ群を参照し、分岐条
件が成立するかどうか判断する。
る場合には、命令解読部１０３は、分岐判断部１０７の
選択器６ー１〜６ー４に対して８ビットか１６ビットか
のビット幅指定情報を発信する。分岐判断部１０７の選
択器６ー１〜６ー４は、与えられたビット幅指定情報に
従って第１フラグ群３および第２フラグ群４のうちのい
ずれかを選択する。そして、条件判断部７は、選択器６
ー１〜６ー４から与えられるフラグ群を参照し、分岐条
件が成立するかどうか判断する。
【００２５】このように、上記実施例によるデータ処理
装置は、データ演算命令ではなく、条件分岐命令におい
て演算ビット幅を考慮したフラグ群を選択指定するよう
にしたために、命令コードの割当て数を増大することが
できる。例えば、図２（ａ）に示す加算、減算、比較命
令は、最初の８ビットによって演算の種類を指定するた
め、各々２の８乗＝２５６通りの命令コードの割当てが
可能である。また、条件分岐命令は、４ビットの分岐条
件以外に、ビット幅を指定する１ビットを付加するた
め、２の３乗＝８通りの命令コードの割当てが可能であ
る。このため、全体として２５６＋８＝２６４通りの命
令コード割当てが可能となる。
装置は、データ演算命令ではなく、条件分岐命令におい
て演算ビット幅を考慮したフラグ群を選択指定するよう
にしたために、命令コードの割当て数を増大することが
できる。例えば、図２（ａ）に示す加算、減算、比較命
令は、最初の８ビットによって演算の種類を指定するた
め、各々２の８乗＝２５６通りの命令コードの割当てが
可能である。また、条件分岐命令は、４ビットの分岐条
件以外に、ビット幅を指定する１ビットを付加するた
め、２の３乗＝８通りの命令コードの割当てが可能であ
る。このため、全体として２５６＋８＝２６４通りの命
令コード割当てが可能となる。
【００２６】一方、前述した従来の第２例の場合では、
加算命令等の場合には、２の７乗＝１２８通り、条件分
岐命令の場合には２の４乗＝１６通り、全体として１４
４通りの命令コードの割当てしか行えない。従って、本
発明のデータ処理装置は、従来の装置に比べて、１２０
通り（２６４ー１４４）の命令コードの割当ての増大が
可能となる。逆に、同一内容の命令を割り当てる場合に
は、加算、減算、比較命令の命令コードにおいてビット
幅指定を省略できるため、命令数を半減することができ
るとともに、このビット幅指定の解読に関連する命令解
読部１０３の構成を簡略化することができる。
加算命令等の場合には、２の７乗＝１２８通り、条件分
岐命令の場合には２の４乗＝１６通り、全体として１４
４通りの命令コードの割当てしか行えない。従って、本
発明のデータ処理装置は、従来の装置に比べて、１２０
通り（２６４ー１４４）の命令コードの割当ての増大が
可能となる。逆に、同一内容の命令を割り当てる場合に
は、加算、減算、比較命令の命令コードにおいてビット
幅指定を省略できるため、命令数を半減することができ
るとともに、このビット幅指定の解読に関連する命令解
読部１０３の構成を簡略化することができる。
【００２７】さらに、演算器１０４の演算ビット幅Ｎが
２のベキ乗でない場合であっても、それよりも短いビッ
ト幅で２のベキ乗のビット幅に対する演算結果に基づく
フラグ群を使用して、Ｎビットよりも長い２のベキ乗の
ビット幅のデータ演算が実現できる。例えば２４ビット
演算器であっても１６ビットに対する演算結果に基づく
フラグ群を使用して、３２ビットデータ演算が実現でき
る。すなわち、演算器１０４のビット幅をデータのビッ
ト幅とは独立して設定することが可能になる。
２のベキ乗でない場合であっても、それよりも短いビッ
ト幅で２のベキ乗のビット幅に対する演算結果に基づく
フラグ群を使用して、Ｎビットよりも長い２のベキ乗の
ビット幅のデータ演算が実現できる。例えば２４ビット
演算器であっても１６ビットに対する演算結果に基づく
フラグ群を使用して、３２ビットデータ演算が実現でき
る。すなわち、演算器１０４のビット幅をデータのビッ
ト幅とは独立して設定することが可能になる。
【００２８】また、異なるビット幅の演算に対する２種
のフラグ群３ー１〜３ー４、および４−１〜４−４が同
時に設定されるため、注目するビット幅の演算結果に基
づくフラグ群を使用することにより、従来の第１の例で
行っていたような上位側へのビットデータの拡張処理が
不要になり、条件分岐実行のオーバヘッドがない。な
お、上記実施例においては、１６ビット及び８ビットデ
ータに対するフラグ群を設けた例について説明したが、
これに限定されるものではなく、任意のデータ幅に対し
てフラグ群を設定することも可能である。
のフラグ群３ー１〜３ー４、および４−１〜４−４が同
時に設定されるため、注目するビット幅の演算結果に基
づくフラグ群を使用することにより、従来の第１の例で
行っていたような上位側へのビットデータの拡張処理が
不要になり、条件分岐実行のオーバヘッドがない。な
お、上記実施例においては、１６ビット及び８ビットデ
ータに対するフラグ群を設けた例について説明したが、
これに限定されるものではなく、任意のデータ幅に対し
てフラグ群を設定することも可能である。
【００２９】また、上記実施例においては、ビット幅指
定を条件分岐命令において指定するように構成されてい
るが、例えば、条件分岐命令の前に、使用するフラグ群
を指定するための新たな命令コードを設けてもよい。さ
らに、上記実施例においては、１６ビット幅の演算器を
用いた例について説明したが、３２ビット演算器あるい
は他のビット幅の演算器を用いたデータ処理装置に本発
明を適用することができる。
定を条件分岐命令において指定するように構成されてい
るが、例えば、条件分岐命令の前に、使用するフラグ群
を指定するための新たな命令コードを設けてもよい。さ
らに、上記実施例においては、１６ビット幅の演算器を
用いた例について説明したが、３２ビット演算器あるい
は他のビット幅の演算器を用いたデータ処理装置に本発
明を適用することができる。
【００３０】
【発明の効果】以上のように、本発明は、異なるビット
幅のデータに対する演算結果に基づくフラグ群を設け、
分岐命令において所定のデータ幅に対応するフラグ群を
選択して条件分岐判断を行うように構成したので、条件
分岐実行のための処理のオーバヘッドをなくすと共に、
従来と同等の機能をより少ない命令コード数で実現する
ことができる。
幅のデータに対する演算結果に基づくフラグ群を設け、
分岐命令において所定のデータ幅に対応するフラグ群を
選択して条件分岐判断を行うように構成したので、条件
分岐実行のための処理のオーバヘッドをなくすと共に、
従来と同等の機能をより少ない命令コード数で実現する
ことができる。
【図１】本発明の実施例によるデータ処理装置の主要部
の詳細構成を示すブロック図である 。
の詳細構成を示すブロック図である 。
【図２】図１に示すデータ処理装置において使用される
命令コードの構成を示す説明図である。
命令コードの構成を示す説明図である。
【図３】データ処理装置の全体構成を示すブロック図で
ある。
ある。
【図４】従来の第１の例によるデータ処理装置の構成を
示すブロック図である。
示すブロック図である。
【図５】図４に示すデータ処理装置で処理されるデータ
の処理例を示す説明図である。
の処理例を示す説明図である。
【図６】従来の第２の例によるデータ処理装置の構成を
示すブロック図である。
示すブロック図である。
【図７】図６に示すデータ処理装置において使用される
命令コードの構成を示す説明図である。
命令コードの構成を示す説明図である。
３ 第１フラグ群 ４ 第２フラグ群 ３ー１、４ー１ ゼロフラグ ３ー２、４ー２ 符号フラグ ３ー３、４ー３ オーバーフローフラグ ３ー４、４ー４ キャリーフラグ ６ー１〜６ー４ 選択器 １０３ 命令解読部 １０４ 演算部 １０６ プログラム状態語 １０７ 分岐判断部
フロントページの続き (56)参考文献 特開 平４−195629（ＪＰ，Ａ) 特開 平４−211826（ＪＰ，Ａ) 特開 平５−12007（ＪＰ，Ａ) 特開 平３−204718（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 9/32 G06F 7/00
Claims (6)
- 【請求項１】 命令を解読する命令解読部と、 前記命令解読部の解読結果に従ってＮ（Ｎ：整数）ビッ
ト幅データの演算を行う演算器と、 前記演算器の演算結果における複数の異なるデータ幅の
それぞれに対応してフラグ群を生成し、同時に生成され
た複数のフラグ群を格納する複数のフラグ群格納手段
と、 前記命令解読部で解読された条件分岐命令の指示に従っ
て前記複数のフラグ格納手段の中から所定のフラグ群を
選択するフラグ群選択手段と、 前記フラグ群選択手段で選択されたフラグ群を参照して
分岐が成立するか否かを判断する分岐判断部とを備え
た、データ処理装置。 - 【請求項２】 前記複数のフラグ格納手段の中で、 １つのフラグ格納手段は、Ｎビット幅のデータに対応し
て設定されたフラグを格納し、 少なくとも他の１つのフラグ格納手段は、Ｎより小さい
ビット幅で２のベキ乗のビット幅のデータに対応して設
定されたフラグを格納する、請求項１記載のデータ処理
装置。 - 【請求項３】 命令を解読する命令解読部と、 前記命令解読部の解読結果に従ってＮ（Ｎ：整数）ビッ
ト幅データの演算を行う演算器と、 前記演算器の演算結果における複数の異なるデータ幅の
それぞれに対応してフラグ群を生成し、同時に生成され
た第１、第２フラグ群を格納する第１及び第２フラグ群
格納手段と、 前記命令解読部で解読された条件分岐命令の指示に従っ
て前記第１及び第２フラグ格納手段の中から所定のフラ
グ群を選択するフラグ群選択手段と、 前記フラグ群選択手段で選択されたフラグ群を参照して
分岐が成立するか否かを判断する分岐判断部とを備え
た、データ処理装置。 - 【請求項４】 前記第１フラグ格納手段は、前記Ｎビッ
トのビット幅のデータに基づくフラグを格納し、 前記第２フラグ格納手段は、前記Ｎビット以下で、かつ
前記第１フラグ格納手段と異なる２のベキ乗のビット幅
のデータに基づくフラグを格納する、請求項３記載のデ
ータ処理装置。 - 【請求項５】 前記演算器は、前記命令解読部の解読結
果に従って２のベキ乗以外の整数ビット幅のデータ演算
を行う、請求項４記載のデータ処理装置。 - 【請求項６】 演算結果における複数の異なるデータ幅
のそれぞれに対応する複数のフラグ群を参照して所定の
分岐処理を行うためのデータ処理方法であって、 命令を解読し、演算命令か分岐命令かを判断するステッ
プと、 前記演算命令が解読された場合、前記命令の解読結果に
従ってＮ（Ｎ：整数）ビット幅のデータ演算を行うステ
ップと、複数の 異なるデータ幅のそれぞれに対応する複数のフラ
グ群を保持するためのフラグ格納部に前記演算結果に従
って複数のフラグ群を同時に設定するステップと、 前記分岐命令が解読された場合、前記分岐命令が指定す
るビット幅に対応する前記フラグ群を選択するステップ
と、 選択したフラグ群を参照して分岐判断を実行するステッ
プとを備えたデータ処理方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5129528A JP2832899B2 (ja) | 1993-05-31 | 1993-05-31 | データ処理装置およびデータ処理方法 |
| US08/246,179 US5991868A (en) | 1993-05-31 | 1994-05-19 | Apparatus and method for processing data with a plurality of flag groups |
| EP94303897A EP0627681B1 (en) | 1993-05-31 | 1994-05-31 | Apparatus and method for processing data with a plurality of flag groups |
| EP00121810A EP1063586B1 (en) | 1993-05-31 | 1994-05-31 | Apparatus and method for processing data with a plurality of flag groups |
| DE69428303T DE69428303T2 (de) | 1993-05-31 | 1994-05-31 | Verfahren und Vorrichtung zum Datenarbeiten mit mehreren Statusbitgruppen |
| DE69433026T DE69433026T2 (de) | 1993-05-31 | 1994-05-31 | Verfahren und Vorrichtung zum Datenverarbeiten mit mehreren Statusbitgruppen |
| US09/401,479 US6205534B1 (en) | 1993-05-31 | 1999-09-22 | Apparatus and method for processing data with a plurality of flag groups |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5129528A JP2832899B2 (ja) | 1993-05-31 | 1993-05-31 | データ処理装置およびデータ処理方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06337783A JPH06337783A (ja) | 1994-12-06 |
| JP2832899B2 true JP2832899B2 (ja) | 1998-12-09 |
Family
ID=15011745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5129528A Expired - Lifetime JP2832899B2 (ja) | 1993-05-31 | 1993-05-31 | データ処理装置およびデータ処理方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5991868A (ja) |
| EP (2) | EP1063586B1 (ja) |
| JP (1) | JP2832899B2 (ja) |
| DE (2) | DE69433026T2 (ja) |
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|---|---|---|---|---|
| JP2832899B2 (ja) * | 1993-05-31 | 1998-12-09 | 松下電器産業株式会社 | データ処理装置およびデータ処理方法 |
| JP3599499B2 (ja) * | 1996-10-25 | 2004-12-08 | 株式会社リコー | 中央処理装置 |
| JPH1173301A (ja) * | 1997-08-29 | 1999-03-16 | Matsushita Electric Ind Co Ltd | 情報処理装置 |
| US6366999B1 (en) * | 1998-01-28 | 2002-04-02 | Bops, Inc. | Methods and apparatus to support conditional execution in a VLIW-based array processor with subword execution |
| GB2352536A (en) | 1999-07-21 | 2001-01-31 | Element 14 Ltd | Conditional instruction execution |
| GB2355084B (en) * | 1999-07-21 | 2004-04-28 | Element 14 Ltd | Setting condition values in a computer |
| US6574728B1 (en) * | 1999-08-10 | 2003-06-03 | Cirrus Logic, Inc. | Condition code stack architecture systems and methods |
| US6625634B1 (en) * | 1999-10-01 | 2003-09-23 | Sun Microsystems, Inc. | Efficient implementation of multiprecision arithmetic |
| US6968545B1 (en) * | 2000-09-11 | 2005-11-22 | Agilent Technologies, Inc. | Method and apparatus for no-latency conditional branching |
| US7003543B2 (en) * | 2001-06-01 | 2006-02-21 | Microchip Technology Incorporated | Sticky z bit |
| US20020184566A1 (en) | 2001-06-01 | 2002-12-05 | Michael Catherwood | Register pointer trap |
| US7861071B2 (en) | 2001-06-11 | 2010-12-28 | Broadcom Corporation | Conditional branch instruction capable of testing a plurality of indicators in a predicate register |
| US6986025B2 (en) | 2001-06-11 | 2006-01-10 | Broadcom Corporation | Conditional execution per lane |
| US7017032B2 (en) * | 2001-06-11 | 2006-03-21 | Broadcom Corporation | Setting execution conditions |
| US7127593B2 (en) | 2001-06-11 | 2006-10-24 | Broadcom Corporation | Conditional execution with multiple destination stores |
| JP2003186567A (ja) * | 2001-12-19 | 2003-07-04 | Matsushita Electric Ind Co Ltd | マイクロプロセッサ |
| JP2003216418A (ja) * | 2002-01-25 | 2003-07-31 | Oki Electric Ind Co Ltd | 演算回路 |
| JP3813613B2 (ja) * | 2004-01-19 | 2006-08-23 | 日本テキサス・インスツルメンツ株式会社 | 加算回路 |
| JP2007122626A (ja) * | 2005-10-31 | 2007-05-17 | Matsushita Electric Ind Co Ltd | マイクロプロセッサ |
| JP5193624B2 (ja) | 2008-02-19 | 2013-05-08 | ルネサスエレクトロニクス株式会社 | データプロセッサ |
| US8549264B2 (en) | 2009-12-22 | 2013-10-01 | Intel Corporation | Add instructions to add three source operands |
| JP5610551B2 (ja) * | 2013-02-04 | 2014-10-22 | ルネサスエレクトロニクス株式会社 | データプロセッサ |
| US9756131B2 (en) * | 2013-10-01 | 2017-09-05 | Verizon Deutschland Gmbh | Label for use in the internet of things |
| JP5767374B2 (ja) * | 2014-07-30 | 2015-08-19 | ルネサスエレクトロニクス株式会社 | データプロセッサ |
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| US4812971A (en) * | 1983-10-03 | 1989-03-14 | Digital Equipment Corporation | Central processing unit for a digital computer |
| US5034879A (en) * | 1984-10-01 | 1991-07-23 | Unisys Corp. (Formerly Burroughs Corp.) | Programmable data path width in a programmable unit having plural levels of subinstruction sets |
| JPS61288226A (ja) * | 1985-06-17 | 1986-12-18 | Panafacom Ltd | 外部コンデイシヨン制御方式 |
| US4811266A (en) * | 1986-11-05 | 1989-03-07 | Honeywell Bull Inc. | Multifunction arithmetic indicator |
| JPH01230125A (ja) * | 1988-03-10 | 1989-09-13 | Nec Corp | レジスタの部分的更新機能を持つデータ処理装置 |
| JPH02133827A (ja) * | 1988-11-14 | 1990-05-23 | Nec Corp | 情報処理装置 |
| US5001662A (en) * | 1989-04-28 | 1991-03-19 | Apple Computer, Inc. | Method and apparatus for multi-gauge computation |
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| JPH04195629A (ja) * | 1990-11-28 | 1992-07-15 | Matsushita Electric Ind Co Ltd | 演算フラグ生成装置 |
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-
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-
1994
- 1994-05-19 US US08/246,179 patent/US5991868A/en not_active Expired - Lifetime
- 1994-05-31 EP EP00121810A patent/EP1063586B1/en not_active Expired - Lifetime
- 1994-05-31 DE DE69433026T patent/DE69433026T2/de not_active Expired - Lifetime
- 1994-05-31 EP EP94303897A patent/EP0627681B1/en not_active Expired - Lifetime
- 1994-05-31 DE DE69428303T patent/DE69428303T2/de not_active Expired - Lifetime
-
1999
- 1999-09-22 US US09/401,479 patent/US6205534B1/en not_active Expired - Lifetime
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|---|---|
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| US6205534B1 (en) | 2001-03-20 |
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