JP2831372B2 - ビデオ画像用のハイブリッド符号器 - Google Patents

ビデオ画像用のハイブリッド符号器

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JP2831372B2
JP2831372B2 JP1084157A JP8415789A JP2831372B2 JP 2831372 B2 JP2831372 B2 JP 2831372B2 JP 1084157 A JP1084157 A JP 1084157A JP 8415789 A JP8415789 A JP 8415789A JP 2831372 B2 JP2831372 B2 JP 2831372B2
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Description

【発明の詳細な説明】 産業上の利用分野 本発明は、隣接するピクセルが複数の部分ブロックと
して結合されているビデオ画像を使用するビデオ画像用
のハイブリッド符号器に関する。
従来の技術 このようなハイブリッド符号器は、例えばUPDATED SP
ECIFICATIONS FOR THE FLEXIBLE PROTOTYPE n x 384 kb
it/s VIDEO CODEC,CCITT SGXV,Working Party XV/1,Spe
cialists Group on Coding for Visual Telephony,Docu
ment ＃249,July 1987から公知である。ハイブリッド符
号器はビデオデータソースからのビデオデータをわずか
な情報損失で、より小さいボットレートにより１つの信
号に符号化することができる。この過程において２つの
符号化原理が使用され（このためにハイブリッド符号器
と称される）、この２つの符号化原理とはフレーム間符
号化原理およびフレーム内符号化原理である。
フレーム間符号化原理では時間的に連続するビデオ画
像（この場合にビデオ画像とはフレーム画像およびフィ
ールド画像を称する）の間の相互関係が利用される。こ
のため符号化すべきビデオデータが予測値と比較され、
２つの信号間の信号差のみが符号化されて伝送される。
予測値が符号化すべきビデオデータと一致してくるにつ
れて、伝送すべき信号のビットレートはますます小さく
なる。フレーム内符号化原理ではビデオ画像の元の内容
が伝送され、ビットレート低減は例えば適応形量子化回
路によって達成される。
冒頭に述べた刊行物からさらに、動き予測器により予
測値を形成することが公知である。動く画像を有するビ
デオデータにおいては連続するビデオ画像は比較可能な
画像内容を有する。２つの連続するビデオ画像の画像内
容の幾つかの部分は全く変化がなく（例えば動かない背
景の部分）、別の部分は実画像においてわずかに先行す
る画像に対してその位置が変化しており（例えば話して
いる人の口の動き）、また別の部分は先行する画像に対
して完全に新しくなっている。１つの動きにおいてシフ
トする画像部分の輝度および色内容が変化しない場合に
は、この画像部分がこれに続くビデオ画像内で生じる位
置は１つのベクトルで充分に示すことができる。このよ
うなベクトルの符号化は画像部分全体の符号化に比べて
非常にわずかな符号化データしか必要としないので、こ
の手段によりビットレートを低減することができる。
このために画像メモリにおいて、実ビデオ画像に先行
するビデオ画像がそのつど記憶される。１つのビデオ画
像がピクセルの連続からなるマトリクス状に形成されて
いる。各ピクセルは３つの数値により表示可能である。
第１の数値はピクセルの輝度に対する尺度である（以下
輝度値と称する）。ピクセルの第２と第３の数値は、ピ
クセルの色を表す（以下クロミナンス値と称する）。実
ビデオ画像は部分ブロックに分割されている。このため
に１つのビデオ画像の隣接するピクセルは１つの部分ブ
ロックにまとめられている。この部分ブロックは例えば
８×８ピクセルの大きさであり、ビデオ画像の平面的な
１部分を表示する。領域探索回路により、画像メモリ内
に記憶されたビデオ画像から、実部分ブロックの近傍に
位置する複数の部分ブロックが選択される。この複数の
部分ブロックは実部分画像と比較される。実部分ブロッ
クからきわめてわずかしか異ならないか、または理想的
には実部分画像を一致する部分画像が予測値として選択
される。
運動ベクトル、実部分画像と予測値として選択された
部分画像との差を伝送することは、実部分画像と選択さ
れた部分画像との間の差が小さい場合にのみ利点を有す
る。所定の画像内容において状況により、部分画像全体
と同じ画像を伝送すると有利である。そのため、インタ
ー／イントラフレーム符号化（フレーム間符号化／フレ
ーム内符号化）選択器が実部分ブロックをそのつどに最
も適切に伝送する手段を検討し、対応する信号路切換ス
イッチを動作させる。
高い処理速度を必要とすることにより、動き予測器お
よびインター／イントラフレーム符号化選択器は相互に
使用可能な構成素子に関して並列に処理する構造を有し
ているが、このことは構造コストの上昇にはいたらな
い。
発明が解決しようとする問題点 本発明の課題は、冒頭に述べた形式のハイブリッド符
号器を簡単な構造で構成することである。
問題点を解決するための手段 この課題は本発明により、実ビデオ画像が供給される
第１の入力側と実ビデオ画像に先行する画像が供給され
る第２の入力側とを有する減算器、この減算器の出力側
が接続される絶対値形成器、この絶対値形成器の出力側
が接続される加算器から成る計算モジュールを有し、こ
の計算モジュールの出力が最小値レジスタに供給される
動き予測器が構成されており、動き予測器をインター／
イントラフレーム符号化選択器として使用する場合に前
記第２の入力側を切り換えて、この入力側に前記計算モ
ジュールの出力が低減されて供給されるように構成され
ており、動き予測器およびインター／イントラフレーム
符号化選択器は共通の計算モジュールを使用可能である
ように構成して解決される。本発明の有利な別の実施形
態は従属請求項に示されている。
実施例 本発明の実施例を図示し、個別の実施形態を説明す
る。
動き予測器およびインター／イントラフレーム符号化
選択器は、ビデオ画像の伝送のための図示されないハイ
ブリッド符号器の部分である。動き予測器は先行するビ
デオ画像の部分ブロックから、選択すべき部分ブロック
のうちで実部分ブロック伝送に対する予測値として最も
適切とされるブロックを求める。インター／イントラフ
レーム符号化選択器は、実部分ブロック伝送に対するデ
ータを予測値として使用するために選択された部分ブロ
ックにより必要となるデータ量が、実部分ブロック伝送
に全体で必要となるデータ量よりも小さいか否かを判別
する。
図１に示された動き予測器は、第１の画像メモリ１お
よび第２の画像メモリ２、計算モジュール３、最小値レ
ジスタ４から成る。計算モジュール３は減算器31、絶対
値形成器32、加算器33から成る。
第１の画像メモリ１には実ビデオ画像を記憶し、第２
の画像メモリ２にはそのつど実ビデオ画像に先行するビ
デオ画像が記憶される。ビデオ画像のピクセルは公知の
手段により、画像を表す輝度値およびクロミナンス値の
形式でバイナリ値として記憶される。実ビデオ画像の伝
送すべき部分ブロックＴは、図示されない選択回路を介
して、計算モジュール３の第１の入力側に供給される。
同様に図示されない領域探索回路を介してそのつど、第
２の画像メモリに記憶された先行するビデオ画像の部分
ブロックＴ′が選択され、計算モジュール３の第２の入
力側に供給される。計算モジュールの複数の入力側はそ
れぞれ減算器31の第１の入力側および第２の入力側に接
続されている。減算器31は、それぞれの部分ブロックに
対応する輝度値またはクロミナンス値の位置からそれぞ
れの値を減算する。この差の値は絶対値形成器32に供給
され、この絶対値形成器において全ての負の差の値が値
−１を乗算される。この手段により差の値から、加算器
33の入力側に供給される差の絶対値が得られる。加算器
33においてこれらの差の値は個々のピクセルに累算加算
される。個々の値のそれぞれの加算を開始する前に減算
器の内容は制御パルスにより消去される。
加算器33の出力値は最小値レジスタ４に供給される。
新たな実部分ブロックが選択されると、同時に最小値レ
ジスタの内容は記憶可能な最大の値にセットされる。論
理回路により、最小値レジスタに供給されたそれぞれの
値は最小値レジスタ４内にすでに記憶された値と比較さ
れる。新たな値はすでに記憶された値よりも小さい場合
にはこの新たな値が記憶され、大きい場合には変更され
ない。新たな値が記憶されるごとに、制御パルスが論理
回路により発生され、領域探索回路へ供給される。この
制御パルスにより、先行するビデオ画像のちょうど選択
された部分ブロックに対して形成された、運動ベクトル
に対応するアドレスが、図示されないベクトルレジスタ
に記憶される。この手段により、第２の画像メモリ２に
より選択された部分ブロックのうち、累算加算された差
の絶対値に対して実部分ブロックに最も近似する部分ブ
ロックがサーチされる。これにより、すべての選択され
た部分ブロックを一巡した後、最適な動きベクトルがベ
クトルレジスタに格納される。同時に最小値レジスタ内
にある差の値の和は、実部分ブロック伝送のために予測
値として使用するように選択された部分ブロックにより
必要とされる伝送コードの長さの尺度である。この値の
計算は同時にインター／イントラフレーム符号化選択の
構成部分である。
図２には、第２の計算モジュール３′により構成され
たインター／イントラフレーム符号化選択器が示されて
いる。第２の計算モジュール３′は、動き予測器に使用
される第１の計算モジュール３の構成と同じである。ゆ
えに第２の計算モジュールも減算器31′、絶対値形成器
32′、加算器33′から成る。さらにインター／イントラ
フレーム符号化選択器は、画像メモリ１、最小値レジス
タ４、平均値レジスタ５、特性曲線選択器６、レジスタ
７から成る。実ビデオ画像の部分画像Ｔは、動き予測器
において計算モジュール３′の第１の入力側に供給され
るのと同様に供給される。計算モジュール３′の出力側
は平均値レジスタ５に接続されている。最小値レジスタ
４は前述の動き予測器の最小値レジスタである。
平均値レジスタ５および最小値レジスタ４の複数の出
力側は、特性曲線選択器６の複数の入力側に接続されて
いる。特性曲線選択器６はこの実施例ではPROMとして構
成されている。最小値レジスタ４および平均値レジスタ
５の出力値はアドレス入力側に供給されるが、この出力
値に依存して、唯一のビットが信号出力側S1に供給され
る。このビットにより公知の手段でハイブリッド符号器
の信号路切換スイッチが、フレーム内符号化またはフレ
ーム間符号化に対応して切り換えられる。
計算モジュール３′の出力側はさらにレジスタ７の入
力側に供給される。レジスタ７は計算モジュール３の第
２の入力側に、減算器31の第２の入力側の値がレジスタ
７内に一時記憶された値の64分の１に割算されるように
接続される。レジスタ７は異なる入力側C1を有し、この
入力側を介して制御信号S2によりレジスタ７の内容を零
にセットすることができる。この制御信号は図示しない
制御回路により形成される。
実部分ブロック全体の伝送に対するコストを計算する
場合に、実部分ブロックの平均値が計算され、その後実
部分ブロックと、ピクセルが全ての計算された平均値を
有する部分ブロックとの間の差の値が求められ、累算加
算される。有利には、この計算に対して減算器31′、絶
対値形成器32′、加算器33′から構成される計算モジュ
ール３′が使用される。このために計算モジュール３′
により第１の計算ステップにて実部分ブロックの平均値
が求められ、第２の計算ステップにて実部分ブロックと
平均値との間の差の値が形成される。
部分ブロックの平均値の計算に対して、まず部分ブロ
ックのピクセルのすべての輝度値またはクロミナンス値
を累算加算しなければならない。しかし実部分ブロック
はまず減算器31′に供給されるので、まず制御信号S2に
よりレジスタ７の内容が零にセットされる。これにより
減算器31′の第２の入力側に値零が存在する。この手段
により減算器31′のピクセルの値は、実部分ブロックの
各ピクセルから値零を減算されるだけなので、その値を
変更することなく送出される。ピクセルの全ての値が正
の符号を有するので、これらの値は絶対値形成器32′へ
変更なく送出される。この手段により加算器33′の出力
側に、実部分ブロックの個々のすべてのピクセルの累算
加算された値が存在する。この値はレジスタ７へ供給さ
れ、そこで64分の１に割算される。64という数はこの場
合に１つの部分ブロックのピクセルの数に対応し、その
ためこの手段により１つの部分ブロックの算術平均値が
形成される。64での割算はこの実施例においてはレジス
タ７の出力側の配線により実現され、このレジスタ７の
最下位の８つの出力側は開放されている。第９のビット
の出力側は減算器31′の第１のビットの入力側となり、
第10のビットを有する出力側は減算器31′の第２のビッ
トを有する入力側に接続される。
この手段により第２の計算ステップにおいて減算器の
第２の入力側に実部分ブロックの平均値が存在する。減
算器31′は実部分ブロックと実部分ブロックの算術平均
値との間の差を計算する。この値から再び絶対値が形成
され、加算器33′内で累算加算される。この計算の結果
は平均値メモリ５に供給される。最小値メモリ４および
平均値メモリ５に記憶されたデータに則して特性曲線選
択器６は公知の手段により、運動ベクトルの伝送が有利
かまたは部分ブロック全体の伝送が有利かを選択する。
フレーム内画像値を２つの計算ステップにおいて計算
することにより、部分ブロックの平均値計算のための付
加的な加算器を使用しないですませることができる。こ
のことは加算器が高い処理速度を有するように並列的な
処理ユニットとして構成されていなければならないた
め、相当の節約になる。特に有利には、フレーム内画像
値のために、動き予測器に対して使用される計算モジュ
ールと同じ計算モジュールを使用することができる。こ
のことにより、一方では計算モジュールに対する開発コ
ストが節約され、他方では計算モジュールを集積回路と
して構成した場合に経済的に有利である。それぞれの場
合に、２つの異なる集積回路を製造することに比べて、
同じ集積回路を２倍の量で製造すればよいのでコスト的
に有利である。
図３においては特に有利な本発明の実施例が示されて
いる。図３には概略的に動き予測器およびインター／イ
ントラフレーム符号化選択器を唯一の計算モジュールに
より組み合わせた構成が示されている。図１および図２
に対してその機能が同じ構造ユニットは同じ参照番号で
示されている。この実施例では、第１の画像メモリ１、
第２の画像メモリ２、計算モジュール３、最小値レジス
タ４、平均値レジスタ５、特性曲線選択器６、レジスタ
７、マルチプレクサ８から成る。計算モジュールの第１
の入力側は図示されない制御回路を介して第１の画像メ
モリ１に接続されている。計算モジュール３の出力側は
最小値メモリ４および平均値メモリ５の入力側に接続さ
れている。図示されない制御回路の制御命令により計算
モジュール３の出力値は、選択的に最小値レジスタ４か
または平均値レジスタ５に記憶される。最小値レジスタ
４および平均値レジスタ５の出力値は、特性曲線選択器
６の入力側に接続される。計算モジュール３の出力側は
さらにレジスタ７の入力側に接続され、このレジスタの
出力側はマルチプレクサ８の第２の入力側Ｂに接続され
ている。マルチプレクサ８の第１の入力側Ａは、図示さ
れない領域探索回路を介して第２の画像メモリ２に接続
されている。マルチプレクサの出力側は、計算モジュー
ル３の出力側に接続されている。図示されない制御回路
の制御パルスS3により、入力側Ａまたは入力側Ｂは選択
的にマルチプレクサの出力側に接続される。
図示されない制御回路により形成された制御パルスに
応じて、図示の回路装置は、動き予測器として、または
インター／イントラフレーム符号化選択器として選択的
に動作する。マルチプレクサの入力側Ａの制御パルスS2
がマルチプレクサ８の出力側に接続された場合には、こ
の回路は完全に図１に示された動き予測器に対応する。
制御信号S2によりマルチプレクサの入力側Ｂに対してマ
ルチプレクサ８の出力側が接続された場合には、図３に
示された回路は完全に、図２に示されたインター／イン
トラフレーム符号化選択器に対応する。この手段により
図示の実施例を時間多重動作時に選択的に、動き予測器
として動作させてもよいし、またインター／イントラフ
レーム符号化選択器として動作させてもよく、その場合
に唯一の計算モジュール３が必要なだけである。このこ
とは、計算モジュール３の複雑な構造による開発コスト
およびハイブリッド符号器の全体のコストが大きいの
で、特に有利である。
発明の効果 本発明によれば、動き予測器およびインター／イント
ラフレーム符号化選択器において１つの共通な計算モジ
ュールを使用しているので、コストが著しく低減される
という利点が得られる。
本発明の適用領域は例えば、テレビジョン電話装置に
対するハイブリッド符号器である。
【図面の簡単な説明】
図１は動き予測器のブロック線図、図２はインター／イ
ントラフレーム符号化選択器のブロック線図、図３は動
き予測器およびインター／イントラフレーム符号化選択
器を組み合わせた実施例のブロック線図である。 １、２…画像メモリ、３、３′…計算モジュール、４…
最小値レジスタ、５…平均値レジスタ、６…特性曲線選
択器、７…レジスタ、８…マルチプレクサ、31,31′…
減算器、32、32′…絶対値形成器、33、33′…加算器

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】隣接するピクセルが複数の部分ブロックと
    して結合されているビデオ画像を使用するビデオ画像用
    のハイブリッド符号器において、 実ビデオ画像が供給される第１の入力側と実ビデオ画像
    に先行する画像が供給される第２の入力側とを有する減
    算器（31、31′）、該減算器の出力側が接続される絶対
    値形成器（32、32′）、該絶対値形成器の出力側が接続
    される加算器（33、33′）から成る計算モジュール
    （３、３′）を有し、該計算モジュールの出力が最小値
    レジスタに供給される動き予測器が構成されており、 該動き予測器をインター／イントラフレーム符号化選択
    器として使用する場合に前記第２の入力側を切り換え
    て、該入力側に前記計算モジュールの出力が低減されて
    供給されるように構成されており、 動き予測器およびインター／イントラフレーム符号化選
    択器は共通の計算モジュールを使用可能である、ことを
    特徴とするビデオ画像用のハイブリッド符号器。
  2. 【請求項２】前記計算モジュール（３）は減算器（31）
    を有し、該減算器の出力側は絶対値形成器（32）を介し
    て加算器（33）へ接続され、減算器（31）の第１の入力
    側に実ビデオ画像の部分ブロックが供給される、請求項
    １に記載のハイブリッド符号器。
  3. 【請求項３】前記減算器（３）の第２の入力側はマルチ
    プレクサ（８）の出力側に接続され、該マルチプレクサ
    の第１の入力側（Ａ）は画像メモリに接続され、該画像
    メモリにおいて先行するビデオ画像の複数の部分ブロッ
    クが記憶され、前記マルチプレクサの第２の入力側
    （Ｂ）はレジスタ（７）に接続され、該レジスタの入力
    側は前記計算モジュール（３）の出力側に接続されてい
    る、請求項１または２に記載の回路装置。
  4. 【請求項４】マルチプレクサ（８）の出力値またはレジ
    スタ（７）の内容は制御コマンドにより零にセットされ
    る、請求項３に記載の回路装置。
  5. 【請求項５】レジスタ（７）の出力値は所定の係数によ
    りレジスタの入力値に対して低減可能である、請求項４
    に記載の回路装置。
  6. 【請求項６】前記係数は第１の部分ブロック（Ｔ）のピ
    クセルの数の逆数に対応する、請求項５に記載の回路装
    置。
JP1084157A 1988-04-06 1989-04-04 ビデオ画像用のハイブリッド符号器 Expired - Lifetime JP2831372B2 (ja)

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