JP2827743B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP2827743B2 JP2827743B2 JP23795792A JP23795792A JP2827743B2 JP 2827743 B2 JP2827743 B2 JP 2827743B2 JP 23795792 A JP23795792 A JP 23795792A JP 23795792 A JP23795792 A JP 23795792A JP 2827743 B2 JP2827743 B2 JP 2827743B2
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Description
【0001】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特にECL(エミッタ結合論理)回路において配線
負荷を駆動するエミッタフォロアに関する。
し、特にECL(エミッタ結合論理)回路において配線
負荷を駆動するエミッタフォロアに関する。
【0002】
【従来の技術】従来のAPD(アクティブプルダウン)
回路を付加したECL回路は、図4の回路図、図5のレ
イアウト図に示すように、抵抗83,抵抗84の一方の
端子がいずれも電源電圧VCC(GND)端子69に接
続され、抵抗83の他方の端子がトランジスタ73,ト
ランジスタ74のコレクタにつながり、抵抗84の他方
の端子が抵抗85の一方の端子につながり、抵抗85の
他方の端子はトランジスタ75のコレクタに接続され、
トランジスタ73のベースが入力電圧VIN1端子6
4,トランジスタ74のベースが入力電圧VIN2端子
65となり、トランジスタ75のベースはリファレンス
電圧VBB端子66となる。
回路を付加したECL回路は、図4の回路図、図5のレ
イアウト図に示すように、抵抗83,抵抗84の一方の
端子がいずれも電源電圧VCC(GND)端子69に接
続され、抵抗83の他方の端子がトランジスタ73,ト
ランジスタ74のコレクタにつながり、抵抗84の他方
の端子が抵抗85の一方の端子につながり、抵抗85の
他方の端子はトランジスタ75のコレクタに接続され、
トランジスタ73のベースが入力電圧VIN1端子6
4,トランジスタ74のベースが入力電圧VIN2端子
65となり、トランジスタ75のベースはリファレンス
電圧VBB端子66となる。
【0003】トランジスタ73,74,75のエミッタ
は互いに接続され、この共通エミッタにベースが定電流
源用電圧VCS端子67となっているトランジスタ76
のコレクタが接続されている。トランジスタ76のエミ
ッタには抵抗86の一方の端子がつながり、抵抗86の
他方の端子は電源電圧VEE端子71に接続されて、E
CL基本ゲートを構成している。
は互いに接続され、この共通エミッタにベースが定電流
源用電圧VCS端子67となっているトランジスタ76
のコレクタが接続されている。トランジスタ76のエミ
ッタには抵抗86の一方の端子がつながり、抵抗86の
他方の端子は電源電圧VEE端子71に接続されて、E
CL基本ゲートを構成している。
【0004】トランジスタ77のコレクタは電源電圧V
CC′(GND)端子70に、ベースは抵抗84と抵抗
85との一方の端子に、エミッタは抵抗87の一方の端
子につながり、抵抗87の他方の端子は電源電圧VE
E′端子72につながっている。抵抗88の一方の端子
はVCC′70に、抵抗88の他方の端子はダイオード
81のアノードにつながり、ダイオード81のカソード
はダイオード82のアノードにつながり、ダイオード8
2のカソードはVEE′端子72に接続されている。
CC′(GND)端子70に、ベースは抵抗84と抵抗
85との一方の端子に、エミッタは抵抗87の一方の端
子につながり、抵抗87の他方の端子は電源電圧VE
E′端子72につながっている。抵抗88の一方の端子
はVCC′70に、抵抗88の他方の端子はダイオード
81のアノードにつながり、ダイオード81のカソード
はダイオード82のアノードにつながり、ダイオード8
2のカソードはVEE′端子72に接続されている。
【0005】トランジスタ80のコレクタはVCC′端
子70に、ベースはダイオード21のアノードに、エミ
ッタはトランジスタ79のベースにつながり、トランジ
スタ78のコレクタはVCC′端子70に、ベースはト
ランジスタ73,トランジスタ74のコレクタに、エミ
ッタはトランジスタ79のコレクタに接続されて、トラ
ンジスタ78のエミッタは出力電圧VOUT端子68に
なっている。トランジスタ79のエミッタはVEE′端
子72につながり、カップリング容量89の一方の端子
はトランジスタ77のエミッタにつながり、容量89の
他方の端子はトランジスタ79のベースと、バイアス抵
抗(抵抗値RBB)90に一方の端子につながり、抵抗
90の他方の端子はVEE′に接続されたエミッタフォ
ロアとなっているECL回路を構成している。(例えば
特開平3−55915)。
子70に、ベースはダイオード21のアノードに、エミ
ッタはトランジスタ79のベースにつながり、トランジ
スタ78のコレクタはVCC′端子70に、ベースはト
ランジスタ73,トランジスタ74のコレクタに、エミ
ッタはトランジスタ79のコレクタに接続されて、トラ
ンジスタ78のエミッタは出力電圧VOUT端子68に
なっている。トランジスタ79のエミッタはVEE′端
子72につながり、カップリング容量89の一方の端子
はトランジスタ77のエミッタにつながり、容量89の
他方の端子はトランジスタ79のベースと、バイアス抵
抗(抵抗値RBB)90に一方の端子につながり、抵抗
90の他方の端子はVEE′に接続されたエミッタフォ
ロアとなっているECL回路を構成している。(例えば
特開平3−55915)。
【0006】このECL回路において、トランジスタ7
9のベース電位は、トランジスタ80のエミッタと高抵
抗の抵抗90によってバイアスされ、さらにトランジス
タ80のベースは抵抗88とダイオード81,ダイオー
ド82によってバイアスされている。容量89を通して
トランジスタ79のベースにインパルス電流が流れ込ま
ない定常状態では、トランジスタ80のエミッタと抵抗
90には数十μAの、トランジスタ79のエミッタには
数mAの一定の待機時電流が流れている。
9のベース電位は、トランジスタ80のエミッタと高抵
抗の抵抗90によってバイアスされ、さらにトランジス
タ80のベースは抵抗88とダイオード81,ダイオー
ド82によってバイアスされている。容量89を通して
トランジスタ79のベースにインパルス電流が流れ込ま
ない定常状態では、トランジスタ80のエミッタと抵抗
90には数十μAの、トランジスタ79のエミッタには
数mAの一定の待機時電流が流れている。
【0007】トランジスタ77のエミッタ電位が持ち上
がって、容量89を通って、トランジスタ79のベース
にインパルス電流が流れ込むと、トランジスタ79のベ
ース・エミッタ間電圧VBEが大きくなるため、トラン
ジスタ79に瞬時的に大きなエミッタ電流が流れる。こ
れにより、配線負荷は駆動され、出力信号は高(Hig
h)レベルから低(Low)レベルに変化する。
がって、容量89を通って、トランジスタ79のベース
にインパルス電流が流れ込むと、トランジスタ79のベ
ース・エミッタ間電圧VBEが大きくなるため、トラン
ジスタ79に瞬時的に大きなエミッタ電流が流れる。こ
れにより、配線負荷は駆動され、出力信号は高(Hig
h)レベルから低(Low)レベルに変化する。
【0008】この時、トランジスタ80のベース電位は
一定電位となっているため、トランジスタ79のベース
電位が持ち上がると、トランジスタ80はVBEが小さ
くなってオフになり、高抵抗値の抵抗90を通してトラ
ンジスタ79のベース電流が引き抜かれトランジスタ7
9のエミッタ電流は定常状態と同じ電流に戻るようにな
っていた。
一定電位となっているため、トランジスタ79のベース
電位が持ち上がると、トランジスタ80はVBEが小さ
くなってオフになり、高抵抗値の抵抗90を通してトラ
ンジスタ79のベース電流が引き抜かれトランジスタ7
9のエミッタ電流は定常状態と同じ電流に戻るようにな
っていた。
【0009】この回路のバイアス抵抗90をシート抵抗
ρs=1kΩ/スクエアで、R=200kΩの抵抗を実
現しようとすると、図5に示すように、レイアウト面積
が62μm×38μm=2356μm2 と大面積にな
る。
ρs=1kΩ/スクエアで、R=200kΩの抵抗を実
現しようとすると、図5に示すように、レイアウト面積
が62μm×38μm=2356μm2 と大面積にな
る。
【0010】尚、図5において、寸法Lが10μmとな
る。図2も同様である。
る。図2も同様である。
【0011】
【発明が解決しようとする課題】この従来のアクティブ
プルダウン回路を付加したECL回路では、プルダウン
トランジスタのベース電位をバイアスするために、数百
kΩ程度のバイアス抵抗を使用していることから、レイ
アウト上ECL回路のレイアウト面積が大きくなり、そ
の結果LSI全体の面積が増大するという問題点があっ
た。
プルダウン回路を付加したECL回路では、プルダウン
トランジスタのベース電位をバイアスするために、数百
kΩ程度のバイアス抵抗を使用していることから、レイ
アウト上ECL回路のレイアウト面積が大きくなり、そ
の結果LSI全体の面積が増大するという問題点があっ
た。
【0012】本発明の目的は、前記問題点を解決し、レ
イアウト面積が増大しないようにした半導体集積回路装
置を提供することにある。
イアウト面積が増大しないようにした半導体集積回路装
置を提供することにある。
【0013】
【課題を解決するための手段】本発明のECL回路の構
成は、従来のアクティブプルダウン回路で使用していた
バイアス抵抗を設けない構成となっている。
成は、従来のアクティブプルダウン回路で使用していた
バイアス抵抗を設けない構成となっている。
【0014】即ち、本発明の半導体集積回路装置の第1
の構成は、第1,第2の抵抗の一方の端子がそれぞれ第
1の高位電源につながり、前記第1の抵抗の他方の端子
が第1,第2のトランジスタのコレクタに、前記第2の
抵抗の他方の端子が第3の抵抗の一方の端子につなが
り、前記第3の抵抗の他方の端子は第3のトランジスタ
のコレクタに接続され、前記第1のトランジスタのベー
スが第1の入力電圧端子に、前記第2のトランジスタの
ベースが第2の入力電圧端子に、前記第3のトランジス
タのベースが基準電圧となり、前記第1,第2,第3の
トランジスタのエミッタが接続され、この共通エミッタ
に第4のトランジスタのコレクタがつながり、前記第4
のトランジスタのエミッタには第4の抵抗の一方の端子
がつながり、前記第4の抵抗の他方の端子は第1の低位
電源に接続され、前記第4のトランジスタのベースには
第1の定電圧電源が接続されたECL基本ゲートと、第
5のトランジスタのコレクタが第2の高位電源に、ベー
スが前記第2,第3の抵抗の一方の端子に、エミッタが
第5の抵抗の一方の端子につながり、前記第5の抵抗の
他方の端子は第2の低位電源につながり、第6の抵抗の
一方の端子は前記第2の高位電源につながり、他方の端
子は第1のダイオードのアノードに接続され、前記第1
のダイオードのカソードは第2のダイオードのアノード
につながり、前記第2のダイオードのカソードは前記第
2の低位電源につながり、第6のトランジスタのコレク
タは前記第2の高位電源に、ベースは前記第1,第2の
トランジスタのコレクタに、エミッタは出力電圧端子と
なり、第7のトランジスタのコレクタに接続され、前記
第7のトランジスタのベースは第8のトランジスタのエ
ミッタに、エミッタは前記第2の低位電源につながり、
前記第8のトランジスタのコレクタは前記第2の高位電
源に、ベースは前記第1のダイオードのアノードに、エ
ミッタには第1の容量の一方の端子がつながり、前記第
1の容量の他方の端子は第5のトランジスタのエミッタ
に接続されたエミッタフォロアとを備えていることを特
徴とする。
の構成は、第1,第2の抵抗の一方の端子がそれぞれ第
1の高位電源につながり、前記第1の抵抗の他方の端子
が第1,第2のトランジスタのコレクタに、前記第2の
抵抗の他方の端子が第3の抵抗の一方の端子につなが
り、前記第3の抵抗の他方の端子は第3のトランジスタ
のコレクタに接続され、前記第1のトランジスタのベー
スが第1の入力電圧端子に、前記第2のトランジスタの
ベースが第2の入力電圧端子に、前記第3のトランジス
タのベースが基準電圧となり、前記第1,第2,第3の
トランジスタのエミッタが接続され、この共通エミッタ
に第4のトランジスタのコレクタがつながり、前記第4
のトランジスタのエミッタには第4の抵抗の一方の端子
がつながり、前記第4の抵抗の他方の端子は第1の低位
電源に接続され、前記第4のトランジスタのベースには
第1の定電圧電源が接続されたECL基本ゲートと、第
5のトランジスタのコレクタが第2の高位電源に、ベー
スが前記第2,第3の抵抗の一方の端子に、エミッタが
第5の抵抗の一方の端子につながり、前記第5の抵抗の
他方の端子は第2の低位電源につながり、第6の抵抗の
一方の端子は前記第2の高位電源につながり、他方の端
子は第1のダイオードのアノードに接続され、前記第1
のダイオードのカソードは第2のダイオードのアノード
につながり、前記第2のダイオードのカソードは前記第
2の低位電源につながり、第6のトランジスタのコレク
タは前記第2の高位電源に、ベースは前記第1,第2の
トランジスタのコレクタに、エミッタは出力電圧端子と
なり、第7のトランジスタのコレクタに接続され、前記
第7のトランジスタのベースは第8のトランジスタのエ
ミッタに、エミッタは前記第2の低位電源につながり、
前記第8のトランジスタのコレクタは前記第2の高位電
源に、ベースは前記第1のダイオードのアノードに、エ
ミッタには第1の容量の一方の端子がつながり、前記第
1の容量の他方の端子は第5のトランジスタのエミッタ
に接続されたエミッタフォロアとを備えていることを特
徴とする。
【0015】本発明の半導体集積回路装置の第2の構成
は、前記第1の抵抗を2つに分割して第1,第2の分割
抵抗とし、第9のトランジスタのコレクタが前記第2の
高位電源に、ベースが前記第1,第2の分割抵抗の一方
の端子に、エミッタが第8の抵抗の一方の端子につなが
り、前記第8の抵抗の他方の端子が前記第2の低位電源
につながり、第9の抵抗の一方の端子は前記第2の高位
電源に、他方の端子は第3のダイオードのアノードにつ
ながり、前記第3のダイオードのカソードは第4のダイ
オードのアノードにつながり、前記第4のダイオードの
カソードは前記第2の低位電源につながり、第10のト
ランジスタのコレクタは前記第2の高位電源に、ベース
は前記第3のトランジスタのコレクタに、エミッタは第
2の出力電圧端子となって、第11のトランジスタのコ
レクタにつながり、前記第11のトランジスタのベース
は第12のトランジスタのエミッタに、エミッタは前記
第2の低位電源につながり、前記第12のトランジスタ
のコレクタは前記第2の高位電源に、ベースは前記第3
のダイオードのアノードに、エミッタには第2の容量の
一方の端子がつながり、前記第2の容量の他方の端子は
前記第9のトランジスタのエミッタに接続されたエミッ
タフォロアが加わっている第1の構成を特徴とする。
は、前記第1の抵抗を2つに分割して第1,第2の分割
抵抗とし、第9のトランジスタのコレクタが前記第2の
高位電源に、ベースが前記第1,第2の分割抵抗の一方
の端子に、エミッタが第8の抵抗の一方の端子につなが
り、前記第8の抵抗の他方の端子が前記第2の低位電源
につながり、第9の抵抗の一方の端子は前記第2の高位
電源に、他方の端子は第3のダイオードのアノードにつ
ながり、前記第3のダイオードのカソードは第4のダイ
オードのアノードにつながり、前記第4のダイオードの
カソードは前記第2の低位電源につながり、第10のト
ランジスタのコレクタは前記第2の高位電源に、ベース
は前記第3のトランジスタのコレクタに、エミッタは第
2の出力電圧端子となって、第11のトランジスタのコ
レクタにつながり、前記第11のトランジスタのベース
は第12のトランジスタのエミッタに、エミッタは前記
第2の低位電源につながり、前記第12のトランジスタ
のコレクタは前記第2の高位電源に、ベースは前記第3
のダイオードのアノードに、エミッタには第2の容量の
一方の端子がつながり、前記第2の容量の他方の端子は
前記第9のトランジスタのエミッタに接続されたエミッ
タフォロアが加わっている第1の構成を特徴とする。
【0016】
【実施例】図1は本発明の第1の実施例の半導体集積回
路装置を示す回路図、図2は図1のレイアウト図であ
る。
路装置を示す回路図、図2は図1のレイアウト図であ
る。
【0017】図1において、本実施例は、図4のバイア
ス抵抗90がなく、その他の回路部分は図4と同様であ
る。
ス抵抗90がなく、その他の回路部分は図4と同様であ
る。
【0018】図1,図2において、本発明の第1の実施
例は、抵抗20,抵抗21の一方の端子がそれぞれ電源
電圧VCC(GND)端子6に接続され、抵抗20の他
方の端子はトランジスタ10,11のコレクタにつなが
り、抵抗21の他方の端子は抵抗R22の一方の端子に
つながり、抵抗22の他方の端子はトランジスタ12の
コレクタに接続され、トランジスタ10のベースが入力
電圧VIN1端子1、トランジスタ11のベースが入力
電圧VIN2端子2、トランジスタ12のベースがリフ
ァレンス電圧VBB端子3となる。トランジスタ10,
トランジスタ11,トランジスタ12のエミッタは互い
に接続され、この共通エミッタにベースが定電流用電圧
Vcs端子4になっているトランジスタ13のコレクタ
が接続されているトランジスタ13のコレクタが接続さ
れている。トランジスタ13のエミッタには抵抗23の
一方の端子がつながり、抵抗23の他方の端子は電源電
圧VEE端子8に接続されて、ECL基本ゲートを構成
している。
例は、抵抗20,抵抗21の一方の端子がそれぞれ電源
電圧VCC(GND)端子6に接続され、抵抗20の他
方の端子はトランジスタ10,11のコレクタにつなが
り、抵抗21の他方の端子は抵抗R22の一方の端子に
つながり、抵抗22の他方の端子はトランジスタ12の
コレクタに接続され、トランジスタ10のベースが入力
電圧VIN1端子1、トランジスタ11のベースが入力
電圧VIN2端子2、トランジスタ12のベースがリフ
ァレンス電圧VBB端子3となる。トランジスタ10,
トランジスタ11,トランジスタ12のエミッタは互い
に接続され、この共通エミッタにベースが定電流用電圧
Vcs端子4になっているトランジスタ13のコレクタ
が接続されているトランジスタ13のコレクタが接続さ
れている。トランジスタ13のエミッタには抵抗23の
一方の端子がつながり、抵抗23の他方の端子は電源電
圧VEE端子8に接続されて、ECL基本ゲートを構成
している。
【0019】トランジスタ14のコレクタは電源電圧V
CC′(GND)端子7に、ベースは抵抗21,抵抗2
2の一方の端子に、エミッタは抵抗24の一方の端子に
つながり、抵抗24の他方の端子は電源電圧VEE′端
子9につながっている。抵抗25の一方の端子はVC
C′(GND)端子7に、他方の端子はダイオード18
のアノードにつながり、ダイオード18のカソードはダ
イオード19のアノードにつながり、ダイオード19の
カソードはVEE′端子9に接続されている。
CC′(GND)端子7に、ベースは抵抗21,抵抗2
2の一方の端子に、エミッタは抵抗24の一方の端子に
つながり、抵抗24の他方の端子は電源電圧VEE′端
子9につながっている。抵抗25の一方の端子はVC
C′(GND)端子7に、他方の端子はダイオード18
のアノードにつながり、ダイオード18のカソードはダ
イオード19のアノードにつながり、ダイオード19の
カソードはVEE′端子9に接続されている。
【0020】トランジスタ17のコレクタは、VCC′
(GND)端子7に、ベースはダイオード18のアノー
ドに、エミッタはトランジスタ16のベースにつなが
り、トランジスタ15のコレクタはVCC′(GND)
端子7に、ベースはトランジスタ10,トランジスタ1
1のコレクタに、エミッタはトランジスタ16のコレク
タに接続されて、トランジスタ15のエミッタは出力電
圧VOUT端子5となっている。トランジスタ16のエ
ミッタはVEE′端子9につながり、カップリング容量
26の一方の端子がトランジスタ14のエミッタに、他
方の端子はトランジスタ16のベースに接続されたエミ
ッタフォロアとなっているECL回路を構成している。
(GND)端子7に、ベースはダイオード18のアノー
ドに、エミッタはトランジスタ16のベースにつなが
り、トランジスタ15のコレクタはVCC′(GND)
端子7に、ベースはトランジスタ10,トランジスタ1
1のコレクタに、エミッタはトランジスタ16のコレク
タに接続されて、トランジスタ15のエミッタは出力電
圧VOUT端子5となっている。トランジスタ16のエ
ミッタはVEE′端子9につながり、カップリング容量
26の一方の端子がトランジスタ14のエミッタに、他
方の端子はトランジスタ16のベースに接続されたエミ
ッタフォロアとなっているECL回路を構成している。
【0021】従来のアクティブプルダウン回路を付加し
たECL回路では、図4,図5に示すように、高抵抗値
RBBのバイアス抵抗90を使用していたが、例えばR
BB=200kΩをシート抵抗ρs=1kΩ/スクエア
で実現しようとすると、レイアウト面積は62μm×3
8μm=2356μm2 となる。抵抗90には数十μA
程度の電流しか流れないので、本実施例では抵抗90は
設けていない。
たECL回路では、図4,図5に示すように、高抵抗値
RBBのバイアス抵抗90を使用していたが、例えばR
BB=200kΩをシート抵抗ρs=1kΩ/スクエア
で実現しようとすると、レイアウト面積は62μm×3
8μm=2356μm2 となる。抵抗90には数十μA
程度の電流しか流れないので、本実施例では抵抗90は
設けていない。
【0022】RBB=200kΩを使用した従来のEC
L回路の特性は、tpd=34.4ps,tr=42.
1ps,tf=43.2psであった。本実施例(図
1)のECL回路では、抵抗90を設けないので、tp
d=34.5ps,tr=41.5ps,tf=42.
3psとなり、抵抗値RBBが存在する場合と比較して
も特性の劣化は全く見られない。
L回路の特性は、tpd=34.4ps,tr=42.
1ps,tf=43.2psであった。本実施例(図
1)のECL回路では、抵抗90を設けないので、tp
d=34.5ps,tr=41.5ps,tf=42.
3psとなり、抵抗値RBBが存在する場合と比較して
も特性の劣化は全く見られない。
【0023】さらに図2に示すようにECL回路の縦方
向の長さは固定したまま、ρs=1kΩ/スクエア,R
BB=200kΩのバイアス抵抗を設けずに設計する
と、ECL回路のレイアウト面積は従来の回路に比べて
19.8%縮小させることができる。
向の長さは固定したまま、ρs=1kΩ/スクエア,R
BB=200kΩのバイアス抵抗を設けずに設計する
と、ECL回路のレイアウト面積は従来の回路に比べて
19.8%縮小させることができる。
【0024】図3は本発明の第2の実施例のアクティブ
プルダウン回路を付加したバッファ/インバータのEC
L回路を示す回路図である。図3において、本実施例で
は、トランジスタ37,38のコレクタにつながる抵抗
を抵抗53と抵抗54とに分割する。トランジスタ45
のコレクタは電源電圧VCC′(GND)端子34に、
ベースは抵抗53と抵抗54との一方の端子に、エミッ
タは抵抗60の一方の端子とカップリング容量63の一
方の端子につながり、抵抗60の他方の端子は電源電圧
VEE′端子36に、容量63の他方の端子はトランジ
スタ47のベースにつながっている。
プルダウン回路を付加したバッファ/インバータのEC
L回路を示す回路図である。図3において、本実施例で
は、トランジスタ37,38のコレクタにつながる抵抗
を抵抗53と抵抗54とに分割する。トランジスタ45
のコレクタは電源電圧VCC′(GND)端子34に、
ベースは抵抗53と抵抗54との一方の端子に、エミッ
タは抵抗60の一方の端子とカップリング容量63の一
方の端子につながり、抵抗60の他方の端子は電源電圧
VEE′端子36に、容量63の他方の端子はトランジ
スタ47のベースにつながっている。
【0025】トランジスタ46のコレクタはVCC′
(GND)端子34に、ベースはトランジスタ39のコ
レクタに、エミッタはトランジスタ47のコレクタにつ
ながり、トランジスタ47のエミッタはVEE′端子3
6につながり、トランジスタ46のエミッタが出力電圧
VOUT2端子32となって、第1の実施例のインバー
タ回路にバッファ回路が加わったECL回路になってい
る。
(GND)端子34に、ベースはトランジスタ39のコ
レクタに、エミッタはトランジスタ47のコレクタにつ
ながり、トランジスタ47のエミッタはVEE′端子3
6につながり、トランジスタ46のエミッタが出力電圧
VOUT2端子32となって、第1の実施例のインバー
タ回路にバッファ回路が加わったECL回路になってい
る。
【0026】本第2の実施例では、アクティブプルダウ
ン回路のバイアス抵抗(RBB)をバッファ/インバー
タ両側とも設けていない。従来のECL回路(図5)と
第1の実施例のECL回路(図2)のレイアウトから、
バイアス抵抗RBBの有無によるバッファ÷インバータ
のレイアウト面積比を計算すると、本第2の実施例の回
路では従来のアクティブプルダウン回路を付加したバッ
ファ/インバータ回路に比べて、24.9%レイアウト
面積を縮小することができる。
ン回路のバイアス抵抗(RBB)をバッファ/インバー
タ両側とも設けていない。従来のECL回路(図5)と
第1の実施例のECL回路(図2)のレイアウトから、
バイアス抵抗RBBの有無によるバッファ÷インバータ
のレイアウト面積比を計算すると、本第2の実施例の回
路では従来のアクティブプルダウン回路を付加したバッ
ファ/インバータ回路に比べて、24.9%レイアウト
面積を縮小することができる。
【0027】
【発明の効果】以上説明したように、本発明は、アクテ
ィブプルダウン回路のバイアス抵抗を設けずに、性能を
劣化させることなく、ECL回路のレイアウト面積を例
えば19.8%〜24.9%に縮小することができると
いう効果を有する。
ィブプルダウン回路のバイアス抵抗を設けずに、性能を
劣化させることなく、ECL回路のレイアウト面積を例
えば19.8%〜24.9%に縮小することができると
いう効果を有する。
【図1】本発明の第1の実施例のECL回路を示す回路
図である。
図である。
【図2】図1に示したECL回路のレイアウト図であ
る。
る。
【図3】本発明の第2の実施例のECL回路を示す回路
図である。
図である。
【図4】従来のアクティブプルダウン回路を付加したE
CL回路を示す回路図である。
CL回路を示す回路図である。
【図5】図4に示したECL回路のレイアウト図であ
る。
る。
1,27,64 入力電圧VIN1端子 2,28,65 入力電圧VIN2端子 3,29,66 リファレンス電圧VBB端子 4,30,67 定電流源用電圧VCS端子 5,68 出力電圧VOUT端子 31 出力電圧VOUT1端子 32 出力電圧VOUT2端子 6,33,69 電源電圧VCC(GND)端子 7,34,70 電源電圧VCC′(GND)端子 8,35,71 電源電圧VEE端子 9,36,72 電源電圧VEE′端子 10〜17,37〜48,73〜80 トランジスタ 18,19,49〜52,81,82 ダイオード 20〜25,53〜61,83〜88 抵抗 26,62,63,89 カップリング容量 90 バイアス抵抗
Claims (2)
- 【請求項1】 第1,第2の抵抗の一方の端子がそれぞ
れ第1の高位電源につながり、前記第1の抵抗の他方の
端子が第1,第2のトランジスタのコレクタに、前記第
2の抵抗の他方の端子が第3の抵抗の一方の端子につな
がり、前記第3の抵抗の他方の端子は第3のトランジス
タのコレクタに接続され、前記第1のトランジスタのベ
ースが第1の入力電圧端子に、前記第2のトランジスタ
のベースが第2の入力電圧端子に、前記第3のトランジ
スタのベースが基準電圧となり、前記第1,第2,第3
のトランジスタのエミッタが接続され、この共通エミッ
タに第4のトランジスタのコレクタがつながり、前記第
4のトランジスタのエミッタには第4の抵抗の一方の端
子がつながり、前記第4の抵抗の他方の端子は第1の低
位電源に接続され、前記第4のトランジスタのベースに
は第1の定電圧電源が接続されたECL基本ゲートと、
第5のトランジスタのコレクタが第2の高位電源に、ベ
ースが前記第2,第3の抵抗の一方の端子に、エミッタ
が第5の抵抗の一方の端子につながり、前記第5の抵抗
の他方の端子は第2の低位電源につながり、第6の抵抗
の一方の端子は前記第2の高位電源につながり、他方の
端子は第1のダイオードのアノードに接続され、前記第
1のダイオードのカソードは第2のダイオードのアノー
ドにつながり、前記第2のダイオードのカソードは前記
第2の低位電源につながり、第6のトランジスタのコレ
クタは前記第2の高位電源に、ベースは前記第1,第2
のトランジスタのコレクタに、エミッタは出力電圧端子
となり、第7のトランジスタのコレクタに接続され、前
記第7のトランジスタのベースは第8のトランジスタの
エミッタに、エミッタは前記第2の低位電源につなが
り、前記第8のトランジスタのコレクタは前記第2の高
位電源に、ベースは前記第1のダイオードのアノード
に、エミッタには第1の容量の一方の端子がつながり、
前記第1の容量の他方の端子は第5のトランジスタのエ
ミッタに接続されたエミッタフォロアとを備えているこ
とを特徴とする半導体集積回路装置。 - 【請求項2】 前記第1の抵抗を2つに分割して第1,
第2の分割抵抗とし、第9のトランジスタのコレクタが
前記第2の高位電源に、ベースが前記第1,第2の分割
抵抗の一方の端子に、エミッタが第8の抵抗の一方の端
子につながり、前記第8の抵抗の他方の端子が前記第2
の低位電源につながり、第9の抵抗の一方の端子は前記
第2の高位電源に、他方の端子は第3のダイオードのア
ノードにつながり、前記第3のダイオードのカソードは
第4のダイオードのアノードにつながり、前記第4のダ
イオードのカソードは前記第2の低位電源につながり、
第10のトランジスタのコレクタは前記第2の高位電源
に、ベースは前記第3のトランジスタのコレクタに、エ
ミッタは第2の出力電圧端子となって、第11のトラン
ジスタのコレクタにつながり、前記第11のトランジス
タのベースは第12のトランジスタのエミッタに、エミ
ッタは前記第2の低位電源につながり、前記第12のト
ランジスタのコレクタは前記第2の高位電源に、ベース
は前記第3のダイオードのアノードに、エミッタには第
2の容量の一方の端子がつながり、前記第2の容量の他
方の端子は前記第9のトランジスタのエミッタに接続さ
れたエミッタフォロアが加わっている請求項1に記載の
半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23795792A JP2827743B2 (ja) | 1992-09-07 | 1992-09-07 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23795792A JP2827743B2 (ja) | 1992-09-07 | 1992-09-07 | 半導体集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0685660A JPH0685660A (ja) | 1994-03-25 |
JP2827743B2 true JP2827743B2 (ja) | 1998-11-25 |
Family
ID=17022975
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23795792A Expired - Lifetime JP2827743B2 (ja) | 1992-09-07 | 1992-09-07 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2827743B2 (ja) |
-
1992
- 1992-09-07 JP JP23795792A patent/JP2827743B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH0685660A (ja) | 1994-03-25 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980818 |