JP2825940B2 - 信号処理装置及び信号処理方法 - Google Patents
信号処理装置及び信号処理方法Info
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- JP2825940B2 JP2825940B2 JP16769590A JP16769590A JP2825940B2 JP 2825940 B2 JP2825940 B2 JP 2825940B2 JP 16769590 A JP16769590 A JP 16769590A JP 16769590 A JP16769590 A JP 16769590A JP 2825940 B2 JP2825940 B2 JP 2825940B2
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- Compression Or Coding Systems Of Tv Signals (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、信号処理装置及び信号処理方法に関し、特
に画像信号のブロック化に関するものである。
に画像信号のブロック化に関するものである。
従来の技術 一般に、画像信号は情報量が非常に大きいため記録あ
るいは伝送を行うに際して、圧縮符号化により情報量を
削減する方法が有力な手段として用いられている。ここ
で、画像をブロックに分割しブロック単位で符号化を行
う方法はその手段の一つであり、代表的なものとして直
交変換符号化を挙げることができる。以下、現行方式の
コンポーネント信号に対して直交変換符号化を適用する
場合のブロック化について説明する。
るいは伝送を行うに際して、圧縮符号化により情報量を
削減する方法が有力な手段として用いられている。ここ
で、画像をブロックに分割しブロック単位で符号化を行
う方法はその手段の一つであり、代表的なものとして直
交変換符号化を挙げることができる。以下、現行方式の
コンポーネント信号に対して直交変換符号化を適用する
場合のブロック化について説明する。
現行方式のコンポーネント信号を扱う場合の標本化周
波数として、 Ｙ :fs ＝13.5M Hz Ｒ−Y:fs/2＝6.75M Hz Ｂ−Y:fs/2＝6.75M Hz が規格化されている。ここで、垂直ライン数525本の信
号を考えた場合、１フィールドの有効画素数及び有効ラ
イン数は表１のようになる。
波数として、 Ｙ :fs ＝13.5M Hz Ｒ−Y:fs/2＝6.75M Hz Ｂ−Y:fs/2＝6.75M Hz が規格化されている。ここで、垂直ライン数525本の信
号を考えた場合、１フィールドの有効画素数及び有効ラ
イン数は表１のようになる。
表１のように標本化された信号は、有効画素数、有効ラ
イン数ともに８の整数倍であるので、８画素×８ライン
のブロックに分割することが可能であり、この場合のブ
ロック数は、表２に示す通りである。
イン数ともに８の整数倍であるので、８画素×８ライン
のブロックに分割することが可能であり、この場合のブ
ロック数は、表２に示す通りである。
次に、以上のブロック化を行う信号処理装置について
例を挙げて説明する。第４図は、従来の信号処理装置の
例を示した図であり、第４図において、１は入力端子で
あり、２は入力信号をディジタル信号に変換するA/D変
換器、３はディジタル化された信号を（８画素×８ライ
ン）のブロックに分割するブロック化器であり、4,7は
スイッチ、5,6は８ライン分の容量を持つメモリであ
る。最後に８はブロック化された信号に対して離散コサ
イン変換（DCT）を行うDCT演算器である。以下に、従来
の信号処理装置の動作を説明する。
例を挙げて説明する。第４図は、従来の信号処理装置の
例を示した図であり、第４図において、１は入力端子で
あり、２は入力信号をディジタル信号に変換するA/D変
換器、３はディジタル化された信号を（８画素×８ライ
ン）のブロックに分割するブロック化器であり、4,7は
スイッチ、5,6は８ライン分の容量を持つメモリであ
る。最後に８はブロック化された信号に対して離散コサ
イン変換（DCT）を行うDCT演算器である。以下に、従来
の信号処理装置の動作を説明する。
端子１から入力された信号は、A/D変換器２でディジ
タル信号に変換され、ブロック化器３でブロック化が行
われる。ブロック化は、第５図（ａ）に示すように８ラ
イン分のデータをメモリに順に書き込み、第５図（ｂ）
に示すようにブロック単位で読み出しを行うことによっ
て実現できる。ここで、２個のメモリ5,6の読み出し書
き込みを８ライン単位で切り替え、メモリ５の書き込み
中にメモリ６からの読み出しを行い、逆にメモリ６の書
き込み中にメモリ５からの読み出しを行う。このよう
な、書き込み読み出しのメモリの選択はスイッチ4,7に
よって行う。スイッチ７で選択されたメモリからブロッ
ク単位の順番でデータが出力されDCT演算装置８によっ
てDCT演算を行う。
タル信号に変換され、ブロック化器３でブロック化が行
われる。ブロック化は、第５図（ａ）に示すように８ラ
イン分のデータをメモリに順に書き込み、第５図（ｂ）
に示すようにブロック単位で読み出しを行うことによっ
て実現できる。ここで、２個のメモリ5,6の読み出し書
き込みを８ライン単位で切り替え、メモリ５の書き込み
中にメモリ６からの読み出しを行い、逆にメモリ６の書
き込み中にメモリ５からの読み出しを行う。このよう
な、書き込み読み出しのメモリの選択はスイッチ4,7に
よって行う。スイッチ７で選択されたメモリからブロッ
ク単位の順番でデータが出力されDCT演算装置８によっ
てDCT演算を行う。
発明が解決しようとする課題 しかしながら、前記した信号処理装置においては、以
下に示す課題を有している。
下に示す課題を有している。
前記した標本化周波数で標本化された信号は、輝度信
号（Ｙ）、色差信号（Ｒ−Ｙ、Ｂ−Ｙ）とも水平画素数
が８の整数倍であるため、容易に（８画素×８ライン）
のブロックに分割することができたが、異なった標本化
周波数を用いた場合例えば6.75M Hzで標本化された色差
信号に対して間引き処理を行って標本化周波数を3.375M
Hzとした場合には、水平画素数が180となり８の倍数に
一致しなくなる。
号（Ｙ）、色差信号（Ｒ−Ｙ、Ｂ−Ｙ）とも水平画素数
が８の整数倍であるため、容易に（８画素×８ライン）
のブロックに分割することができたが、異なった標本化
周波数を用いた場合例えば6.75M Hzで標本化された色差
信号に対して間引き処理を行って標本化周波数を3.375M
Hzとした場合には、水平画素数が180となり８の倍数に
一致しなくなる。
本発明はかかる従来技術の課題に鑑み、水平画素数が
１つのブロックの水平画素数の整数倍に等しくない場合
に対応したブロック分割を実現する信号処理装置を提供
することを目的とする。
１つのブロックの水平画素数の整数倍に等しくない場合
に対応したブロック分割を実現する信号処理装置を提供
することを目的とする。
課題を解決するための手段 ４の倍数個であって８の倍数個でない水平画素数と16
の倍数個の垂直方向のライン数とを有する１画面分の画
像信号を８水平画素×８ラインのブロックに分割し、前
記８水平画素×８ラインに分割しきれなかった４水平画
素×８ラインの小ブロックは、前記垂直方向の前記小ブ
ロックを２つ足し合わせて８水平画素×８ラインの前記
ブロックを形成することを特徴とする信号処理方法。
の倍数個の垂直方向のライン数とを有する１画面分の画
像信号を８水平画素×８ラインのブロックに分割し、前
記８水平画素×８ラインに分割しきれなかった４水平画
素×８ラインの小ブロックは、前記垂直方向の前記小ブ
ロックを２つ足し合わせて８水平画素×８ラインの前記
ブロックを形成することを特徴とする信号処理方法。
作用 本発明は前記した構成により、水平画素数がｍの整数
倍に等しくない画像信号を（ｍ画素×ｎライン）のブロ
ックに分割する場合に、前記ブロックの他に（ｊ画素×
ｎライン）の小ブロックが発生するが、このような小ブ
ロックを複数個集めて（ｍ画素×ｎライン）のブロック
を構成することにより、画面全体を（ｍ画素×ｎライ
ン）のブロックに分割することができる。
倍に等しくない画像信号を（ｍ画素×ｎライン）のブロ
ックに分割する場合に、前記ブロックの他に（ｊ画素×
ｎライン）の小ブロックが発生するが、このような小ブ
ロックを複数個集めて（ｍ画素×ｎライン）のブロック
を構成することにより、画面全体を（ｍ画素×ｎライ
ン）のブロックに分割することができる。
実施例 以下、本発明の実施例を添付図面を用いて説明する。
第１図は、本発明による信号処理装置の一実施例を示
した図である。第１図において、１は色差信号の入力端
子であり、２は入力信号をディジタル信号に変換するA/
D変換器、101は間引き帯域制限を行う低域フィルタ、10
2は１画素おきに画素を間引く間引き回路、103はブロッ
ク化器であり、104,108はスイッチ105,106,107は８ライ
ン分の容量を有するメモリである。また、109はDCT演算
器である。以下に、本実施例の動作を説明する。
した図である。第１図において、１は色差信号の入力端
子であり、２は入力信号をディジタル信号に変換するA/
D変換器、101は間引き帯域制限を行う低域フィルタ、10
2は１画素おきに画素を間引く間引き回路、103はブロッ
ク化器であり、104,108はスイッチ105,106,107は８ライ
ン分の容量を有するメモリである。また、109はDCT演算
器である。以下に、本実施例の動作を説明する。
端子１から入力された色差信号をA/D変換器２によっ
て標本化周波数6.75M Hzでディジタル信号に変換する。
次に、間引きによる折返し歪を防ぐために低域フィルタ
101で（3.375/2）M Hz以上の周波数成分を減衰させ、間
引き回路102で間引きを行うことにより、水平方向の画
素数はもとの画素数の半分になる。次に、ブロック化器
103で（８画素×８ライン）のブロックにブロック化を
行うが、前記したように間引きを行った後の水平画素数
は180となり８の整数倍になっていないため、第２図
（ａ）のA23,B23に示すように水平方向の各23番目のブ
ロックのみが（４画素×８ライン）の異なった大きさの
小ブロックとなる。そこで、第２図（ｂ）に示すよう
に、隣接するA23とB23とをまとめて（８画素×８ライ
ン）の一つのブロックとする。この場合垂直方向のブロ
ック数は２の倍数であるから、合計（45×15）個のブロ
ックに分割できることになる。
て標本化周波数6.75M Hzでディジタル信号に変換する。
次に、間引きによる折返し歪を防ぐために低域フィルタ
101で（3.375/2）M Hz以上の周波数成分を減衰させ、間
引き回路102で間引きを行うことにより、水平方向の画
素数はもとの画素数の半分になる。次に、ブロック化器
103で（８画素×８ライン）のブロックにブロック化を
行うが、前記したように間引きを行った後の水平画素数
は180となり８の整数倍になっていないため、第２図
（ａ）のA23,B23に示すように水平方向の各23番目のブ
ロックのみが（４画素×８ライン）の異なった大きさの
小ブロックとなる。そこで、第２図（ｂ）に示すよう
に、隣接するA23とB23とをまとめて（８画素×８ライ
ン）の一つのブロックとする。この場合垂直方向のブロ
ック数は２の倍数であるから、合計（45×15）個のブロ
ックに分割できることになる。
以上説明したブロック化を行うのがブロック化器103
であり、８ライン分のメモリを３個有し、３個のメモリ
のうち１個を書き込み用に、残りの２個を読み出し用に
用い、８ライン単位で書き込み読み出しの切り替えを行
うことにより、前記したブロック化が実現できる。すな
わち、メモリ105,106を読み出し用に、メモリ107を書き
込み用に用いる場合には、第３図（ａ）に示すように、
８ライン分のデータをメモリ107に順に書き込み、同時
に、第３図（ｂ）に示すようにブロック単位でメモリ10
5,106から交互に読み出しを行う。この場合、スイッチ1
04は書き込み用にメモリ107を選択し、スイッチ108は読
み出し用としてブロック単位でメモリ105とメモリ106と
を交互に選択する。
であり、８ライン分のメモリを３個有し、３個のメモリ
のうち１個を書き込み用に、残りの２個を読み出し用に
用い、８ライン単位で書き込み読み出しの切り替えを行
うことにより、前記したブロック化が実現できる。すな
わち、メモリ105,106を読み出し用に、メモリ107を書き
込み用に用いる場合には、第３図（ａ）に示すように、
８ライン分のデータをメモリ107に順に書き込み、同時
に、第３図（ｂ）に示すようにブロック単位でメモリ10
5,106から交互に読み出しを行う。この場合、スイッチ1
04は書き込み用にメモリ107を選択し、スイッチ108は読
み出し用としてブロック単位でメモリ105とメモリ106と
を交互に選択する。
ここで、第２図（ｂ）に示すように、隣接する小ブロ
ックを一つにまとめてブロック化した場合、２つの小ブ
ロック間に相関が無いと、DCT演算器109による変換によ
って高域成分が発生し圧縮の効率が低下するが、著しい
画質劣化は発生しない。また、一般の画像信号では、隣
接する小ブロック間の相関が強い確率が高いため、特に
大きな問題とはならない。
ックを一つにまとめてブロック化した場合、２つの小ブ
ロック間に相関が無いと、DCT演算器109による変換によ
って高域成分が発生し圧縮の効率が低下するが、著しい
画質劣化は発生しない。また、一般の画像信号では、隣
接する小ブロック間の相関が強い確率が高いため、特に
大きな問題とはならない。
以上説明したように、本実施例によれば、隣接する
（４画素×８ライン）のブロックを１つにまとめて（８
画素×８ライン）のブロックとすることにより、全画面
を（８画素×８ライン）のブロックに分割することが可
能であり、かつ実現も容易である。
（４画素×８ライン）のブロックを１つにまとめて（８
画素×８ライン）のブロックとすることにより、全画面
を（８画素×８ライン）のブロックに分割することが可
能であり、かつ実現も容易である。
なお、本実施例においては現行方式コンポーネント信
号に対して、（８画素×８ライン）単位のブロック化を
行う場合を取り上げたが、画素数とブロックの大きさに
ついては、本実施例で説明したものと同様の関係となる
ものに対して適用することが可能である。
号に対して、（８画素×８ライン）単位のブロック化を
行う場合を取り上げたが、画素数とブロックの大きさに
ついては、本実施例で説明したものと同様の関係となる
ものに対して適用することが可能である。
発明の効果 以上説明したように本発明によれば、画像信号をブロ
ックに分割するにあたり、水平画素数が１つのブロック
の水平画素数の整数倍に等しくない場合においても、容
易にブロック分割を実現することができその効果は高
い。
ックに分割するにあたり、水平画素数が１つのブロック
の水平画素数の整数倍に等しくない場合においても、容
易にブロック分割を実現することができその効果は高
い。
第１図は本発明による一実施例の信号処理装置のブロッ
ク図、第２図はブロックに分割する方法を示した説明
図、第３図は本発明による一実施例の信号処理装置にお
けるメモリへの書き込みとメモリからの読み出し方法を
示した説明図、第４図は従来の信号処理装置のブロック
図、第５図は従来の信号処理装置におけるメモリへの書
き込みとメモリからの読み出し方法を示した説明図であ
る。 3,103……ブロック化器、4,7,104,108……スイッチ、5,
6,105,106,107……８ラインメモリ。
ク図、第２図はブロックに分割する方法を示した説明
図、第３図は本発明による一実施例の信号処理装置にお
けるメモリへの書き込みとメモリからの読み出し方法を
示した説明図、第４図は従来の信号処理装置のブロック
図、第５図は従来の信号処理装置におけるメモリへの書
き込みとメモリからの読み出し方法を示した説明図であ
る。 3,103……ブロック化器、4,7,104,108……スイッチ、5,
6,105,106,107……８ラインメモリ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 井手 章文 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 池谷 章 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 西野 正一 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 重里 達郎 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 松見 知代子 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 平２−309764（ＪＰ，Ａ)
Claims (2)
- 【請求項１】４の倍数個であって８の倍数個でない水平
画素数と16の倍数個の垂直方向のライン数とを有する１
画面分の画像信号を８水平画素×８ラインのブロックに
分割し、前記８水平画素×８ラインに分割しきれなかっ
た４水平画素×８ラインの小ブロックについては２つ足
し合わせて８水平画素×８ラインの前記ブロックを形成
することを特徴とする信号処理方法。 - 【請求項２】４の倍数個であって８の倍数個でない水平
画素数と16の倍数個の垂直方向のライン数とを有する１
画面分の画像信号を８水平画素×８ラインのブロックに
分割し、前記８水平画素×８ラインに分割しきれなかっ
た４水平画素×８ラインの小ブロックについては２つ足
し合わせて８水平画素×８ラインの前記ブロックを形成
する手段を有することを特徴とする信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16769590A JP2825940B2 (ja) | 1990-06-26 | 1990-06-26 | 信号処理装置及び信号処理方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16769590A JP2825940B2 (ja) | 1990-06-26 | 1990-06-26 | 信号処理装置及び信号処理方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0456568A JPH0456568A (ja) | 1992-02-24 |
| JP2825940B2 true JP2825940B2 (ja) | 1998-11-18 |
Family
ID=15854515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16769590A Expired - Lifetime JP2825940B2 (ja) | 1990-06-26 | 1990-06-26 | 信号処理装置及び信号処理方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2825940B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4837147B2 (ja) | 2009-06-15 | 2011-12-14 | 三菱電機株式会社 | 超音波センサモジュールの取り付け装置および取り付け方法 |
| US20120056043A1 (en) | 2010-02-19 | 2012-03-08 | Satoru Inoue | Fastener for mounting ultrasonic sensor module and method for fastening |
-
1990
- 1990-06-26 JP JP16769590A patent/JP2825940B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0456568A (ja) | 1992-02-24 |
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