JP2820181B2 - 周波数シンセサイザ - Google Patents
周波数シンセサイザInfo
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- JP2820181B2 JP2820181B2 JP4197192A JP19719292A JP2820181B2 JP 2820181 B2 JP2820181 B2 JP 2820181B2 JP 4197192 A JP4197192 A JP 4197192A JP 19719292 A JP19719292 A JP 19719292A JP 2820181 B2 JP2820181 B2 JP 2820181B2
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- output
- phase
- controlled oscillator
- reference clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
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Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Description
【0001】
【産業上の利用分野】この発明は無線通信機等の局部発
振器に用いる周波数シンセサイザに関する。特に目的の
周波数に同期するまでの時間が短い周波数シンセサイザ
に関する。
振器に用いる周波数シンセサイザに関する。特に目的の
周波数に同期するまでの時間が短い周波数シンセサイザ
に関する。
【0002】
【従来の技術】近年,TDMA方式や間欠送受信を採用
する場合,その周波数シンセサイザは,目的の周波数に
同期するまでの時間が短いことが望まれている。図10
は従来の周波数シンセサイザを示す構成ブロック図であ
る。図において,1は基準クロック発生器、2は周波数
位相比較器(以下、PFCと呼ぶ)、3はループフィル
タ、4は電圧制御発振器(以下、VCOと呼ぶ)、5は
可変分周器である。
する場合,その周波数シンセサイザは,目的の周波数に
同期するまでの時間が短いことが望まれている。図10
は従来の周波数シンセサイザを示す構成ブロック図であ
る。図において,1は基準クロック発生器、2は周波数
位相比較器(以下、PFCと呼ぶ)、3はループフィル
タ、4は電圧制御発振器(以下、VCOと呼ぶ)、5は
可変分周器である。
【0003】次に動作について説明する。基準クロック
発生器1、PFC2、ループフィルタ3、VCO4、可
変分周器5は位相同期ループ(以下、PLLと呼ぶ)を
構成している。ここで基準クロック周波数をfR 、目的
の周波数のVCO出力周波数をfO 、可変分周器の分周
数をNとすると、位相同期状態ではfO =N・fR の関
係を満足する。ここで基準クロック周波数fR を出力す
べき周波数の間隔fCHに選べば、分周数Nを変更するこ
とにより、VCO出力周波数fO を出力周波数間隔fCH
毎の任意の周波数に変更し設定することができる。
発生器1、PFC2、ループフィルタ3、VCO4、可
変分周器5は位相同期ループ(以下、PLLと呼ぶ)を
構成している。ここで基準クロック周波数をfR 、目的
の周波数のVCO出力周波数をfO 、可変分周器の分周
数をNとすると、位相同期状態ではfO =N・fR の関
係を満足する。ここで基準クロック周波数fR を出力す
べき周波数の間隔fCHに選べば、分周数Nを変更するこ
とにより、VCO出力周波数fO を出力周波数間隔fCH
毎の任意の周波数に変更し設定することができる。
【0004】しかし、周波数の切換速度は位相同期ルー
プの帯域によって制限される。位相同期状態では理想的
には、PFC出力には信号は出ないはずであるが、現実
の回路では数10ナノ秒程度のパルス信号が基準クロッ
クのタイミング毎に発生する。このパルス信号のデュー
ティ比を(1/1000)とすると、PFC出力におけ
る目的信号と周波数fR の位相雑音の比は−30dB程
度となる。この位相雑音を£a 、PLLの閉ループ伝達
関数をH(ω)とすると、VCO出力での位相雑音£v
は次式で表わせる。 £v =H(ω)2 ・N2 ・£a (1) いま、fO =1GHz,fR =25kHzの場合は、N
=40000となり、位相雑音は+90dB程度増加す
るので、ループフィルタがないとVCO出力の位相雑音
は+60dBとなる。この雑音を例えば−80dBに抑
えるには、閉ループ伝達関数の周波数fR での減衰量を
−70dBとる必要がある。この減衰量を実現するため
通常、位相同期ループの帯域BはfR /200程度に選
ばれる。このときの周波数切り換え時間Tt は、切り換
える周波数差をΔfとして次式で見積れる。 Tt =4(Δf/N)2 /B3 +1/B (2) いま、Δf=20MHzとすると、Tt =100ms程
度となる。
プの帯域によって制限される。位相同期状態では理想的
には、PFC出力には信号は出ないはずであるが、現実
の回路では数10ナノ秒程度のパルス信号が基準クロッ
クのタイミング毎に発生する。このパルス信号のデュー
ティ比を(1/1000)とすると、PFC出力におけ
る目的信号と周波数fR の位相雑音の比は−30dB程
度となる。この位相雑音を£a 、PLLの閉ループ伝達
関数をH(ω)とすると、VCO出力での位相雑音£v
は次式で表わせる。 £v =H(ω)2 ・N2 ・£a (1) いま、fO =1GHz,fR =25kHzの場合は、N
=40000となり、位相雑音は+90dB程度増加す
るので、ループフィルタがないとVCO出力の位相雑音
は+60dBとなる。この雑音を例えば−80dBに抑
えるには、閉ループ伝達関数の周波数fR での減衰量を
−70dBとる必要がある。この減衰量を実現するため
通常、位相同期ループの帯域BはfR /200程度に選
ばれる。このときの周波数切り換え時間Tt は、切り換
える周波数差をΔfとして次式で見積れる。 Tt =4(Δf/N)2 /B3 +1/B (2) いま、Δf=20MHzとすると、Tt =100ms程
度となる。
【0005】
【発明が解決しようとする課題】以上のように構成され
る従来の周波数シンセサイザでは、周波数の切換に長い
時間を必要とする。これは位相同期ループの帯域Bが基
準クロック周波数fR の数百分の1に制限されているこ
とに起因する。
る従来の周波数シンセサイザでは、周波数の切換に長い
時間を必要とする。これは位相同期ループの帯域Bが基
準クロック周波数fR の数百分の1に制限されているこ
とに起因する。
【0006】この発明は、かかる課題を解決するために
なされたものであり、周波数切り換え時間が、従来に比
べて高速なシンセサイザを提供することを目的とする。
なされたものであり、周波数切り換え時間が、従来に比
べて高速なシンセサイザを提供することを目的とする。
【0007】
【課題を解決するための手段】この発明に係る周波数シ
ンセサイザは、目的の周波数を出力する電圧制御発振器
と、電圧制御発振器出力を所定の分周数で分周する可変
分周手段と、基準クロック発生器と、基準クロック発生
器出力と可変分周手段の出力の位相を比較する位相比較
手段と、位相比較手段の出力信号から高周波成分を除去
し上記電圧制御発振器へ入力するループフィルタからな
る位相同期ループ構成において、 基準クロック発生器
は、K,L,Mを負でない整数、L<2 M として、電圧
制御発振器の出力周波数f o を出力周波数間隔f CH の
(2 M K+L)倍にする場合、基準クロック周波数f R
を出力周波数間隔f CH の2 M 倍とし、 位相比較手段は、
複数設け、 可変分周手段は、周波数f o の信号を2 M 回
の内L回は(K+1)分周し、それ以外はK分周すると
いう分周パターンを繰り返し、2 M 個の出力端子から
は、(K+1)分周するタイミングをそれぞれ異ならせ
た信号を出力することにより、2 M 個の出力信号の平均
分周数を[K+(L/2 M )]とするようにし、2 M 個
の出力信号をそれぞれ位相比較器に入力し、 複数の位相
比較手段出力である各検出位相誤差を平均化する合成器
を備えて、合成器出力である平均化位相誤差をループフ
ィルタに入力するようにした。
ンセサイザは、目的の周波数を出力する電圧制御発振器
と、電圧制御発振器出力を所定の分周数で分周する可変
分周手段と、基準クロック発生器と、基準クロック発生
器出力と可変分周手段の出力の位相を比較する位相比較
手段と、位相比較手段の出力信号から高周波成分を除去
し上記電圧制御発振器へ入力するループフィルタからな
る位相同期ループ構成において、 基準クロック発生器
は、K,L,Mを負でない整数、L<2 M として、電圧
制御発振器の出力周波数f o を出力周波数間隔f CH の
(2 M K+L)倍にする場合、基準クロック周波数f R
を出力周波数間隔f CH の2 M 倍とし、 位相比較手段は、
複数設け、 可変分周手段は、周波数f o の信号を2 M 回
の内L回は(K+1)分周し、それ以外はK分周すると
いう分周パターンを繰り返し、2 M 個の出力端子から
は、(K+1)分周するタイミングをそれぞれ異ならせ
た信号を出力することにより、2 M 個の出力信号の平均
分周数を[K+(L/2 M )]とするようにし、2 M 個
の出力信号をそれぞれ位相比較器に入力し、 複数の位相
比較手段出力である各検出位相誤差を平均化する合成器
を備えて、合成器出力である平均化位相誤差をループフ
ィルタに入力するようにした。
【0008】
【0009】または、電圧制御発振器と、可変分周手段
と、基準クロック発生器と、位相比較手段と、ループフ
ィルタからなる位相同期ループ構成において、 電圧制御
発振器出力を同相成分と直交成分に分配する分配器と、
分配後の両成分に所定の信号をそれぞれ乗ずる乗算器
と、乗算後の信号を合成する合成器とで構成される直交
変調手段を設け、 定常時には電圧制御発振器出力を選択
し、周波数切換時には直交変調手段の出力を選択して、
可変分周手段へ入力するスイッチを設け、 基準クロック
発生器は、周波数切換時には定常時の整数倍の周波数で
発振するようにして、 スイッチの切換と、基準クロック
発生器の発振周波数の切換と、直交変調手段に入力する
所定の信号として、周波数切換時には所定の周波数の正
弦波と余弦波を与えることにより周波数変調器として動
作させ、定常時にはベースバンド信号を与えることによ
り位相変調器として動作させる制御を行う制御回路を備
えた。
と、基準クロック発生器と、位相比較手段と、ループフ
ィルタからなる位相同期ループ構成において、 電圧制御
発振器出力を同相成分と直交成分に分配する分配器と、
分配後の両成分に所定の信号をそれぞれ乗ずる乗算器
と、乗算後の信号を合成する合成器とで構成される直交
変調手段を設け、 定常時には電圧制御発振器出力を選択
し、周波数切換時には直交変調手段の出力を選択して、
可変分周手段へ入力するスイッチを設け、 基準クロック
発生器は、周波数切換時には定常時の整数倍の周波数で
発振するようにして、 スイッチの切換と、基準クロック
発生器の発振周波数の切換と、直交変調手段に入力する
所定の信号として、周波数切換時には所定の周波数の正
弦波と余弦波を与えることにより周波数変調器として動
作させ、定常時にはベースバンド信号を与えることによ
り位相変調器として動作させる制御を行う制御回路を備
えた。
【0010】また更に、目的の周波数を出力する電圧制
御発振器と、上記電圧制御発振器出力を所定の分周数で
分周する可変分周手段と、基準クロック発生器と、上記
基準クロック発生器出力と上記可変分周手段の出力の位
相を比較する位相比較器と、上記位相比較器の出力信号
から高周波成分を除去し上記電圧制御発振器へ入力する
ループフィルタとを有して位相同期ループを構成し、
K,L,Mを負でない整数、L<2M として、上記電圧
制御発振器の出力周波数fO を出力周波数間隔fCHの
(2M K+L)倍にしたい場合、基準クロックの周波数
fR を上記出力周波数間隔fCHの2M 倍とし、 上記電圧
制御発振器出力を同相成分と直交成分に分配し両成分に
それぞれCOS(θ),SIN(θ)の電圧を乗じた後
に合成することにより上記電圧制御発振器出力の位相を
θ移相する移相手段と、 上記可変分周手段の出力で1か
ら2M をカウントするカウント値Jに従って上記可変分
周手段の分周数を、JL/2M の整数部分が増加した場
合だけK+1とし、その他の場合Kに設定すると共に、
上記移相手段の移相値θをJL/2M の小数部分の2π
倍の値とする制御手段とを備え、 移相手段出力信号のタ
イミングで上記可変分周手段の出力を上記位相比較器に
送るようにしたものである。
御発振器と、上記電圧制御発振器出力を所定の分周数で
分周する可変分周手段と、基準クロック発生器と、上記
基準クロック発生器出力と上記可変分周手段の出力の位
相を比較する位相比較器と、上記位相比較器の出力信号
から高周波成分を除去し上記電圧制御発振器へ入力する
ループフィルタとを有して位相同期ループを構成し、
K,L,Mを負でない整数、L<2M として、上記電圧
制御発振器の出力周波数fO を出力周波数間隔fCHの
(2M K+L)倍にしたい場合、基準クロックの周波数
fR を上記出力周波数間隔fCHの2M 倍とし、 上記電圧
制御発振器出力を同相成分と直交成分に分配し両成分に
それぞれCOS(θ),SIN(θ)の電圧を乗じた後
に合成することにより上記電圧制御発振器出力の位相を
θ移相する移相手段と、 上記可変分周手段の出力で1か
ら2M をカウントするカウント値Jに従って上記可変分
周手段の分周数を、JL/2M の整数部分が増加した場
合だけK+1とし、その他の場合Kに設定すると共に、
上記移相手段の移相値θをJL/2M の小数部分の2π
倍の値とする制御手段とを備え、 移相手段出力信号のタ
イミングで上記可変分周手段の出力を上記位相比較器に
送るようにしたものである。
【0011】また更に、周波数シンセサイザの移相手段
を、iを0から2M −1の整数,fC を出力周波数範囲
のほぼ中央の値とし、遅延時間Tがi/2M /fC の遅
延素子を複数個備えて、上記遅延素子を切替え電圧制御
発振器出力の位相を移相するようにしたものである。
を、iを0から2M −1の整数,fC を出力周波数範囲
のほぼ中央の値とし、遅延時間Tがi/2M /fC の遅
延素子を複数個備えて、上記遅延素子を切替え電圧制御
発振器出力の位相を移相するようにしたものである。
【0012】また更に、周波数シンセサイザの移相手段
を、特にM=1の場合に、電圧制御発振器出力に、1ま
たは−1の電圧を乗ずることにより、位相をπ変化させ
るようにしたものである。
を、特にM=1の場合に、電圧制御発振器出力に、1ま
たは−1の電圧を乗ずることにより、位相をπ変化させ
るようにしたものである。
【0013】
【作用】以上のように構成された本発明の周波数シンセ
サイザでは、等価的に可変分周器の分周数を分数として
基準クロック周波数を出力周波数間隔fCHより大きくす
ることにより、PLLループの帯域を広げることができ
る。
サイザでは、等価的に可変分周器の分周数を分数として
基準クロック周波数を出力周波数間隔fCHより大きくす
ることにより、PLLループの帯域を広げることができ
る。
【0014】
【実施例】実施例1.図1はこの発明の実施例1を示す
構成ブロック図であり、1は基準クロック発生器、2a
〜2dは周波数位相比較器(以下、PFCと呼ぶ)、3
はループフィルタ、4は電圧制御発振器(以下、VCO
と呼ぶ)であり,上記1〜4は従来例で説明したものと
同様である。6は可変分周手段であり、基準クロック発
生器1の周波数を出力周波数間隔fCHの4倍にする場合
の構成である。7は合成器であって、図1の例では4個
のPFCの出力の論理和(OR)をとってループフィル
タに入力する。
構成ブロック図であり、1は基準クロック発生器、2a
〜2dは周波数位相比較器(以下、PFCと呼ぶ)、3
はループフィルタ、4は電圧制御発振器(以下、VCO
と呼ぶ)であり,上記1〜4は従来例で説明したものと
同様である。6は可変分周手段であり、基準クロック発
生器1の周波数を出力周波数間隔fCHの4倍にする場合
の構成である。7は合成器であって、図1の例では4個
のPFCの出力の論理和(OR)をとってループフィル
タに入力する。
【0015】上記のように構成された周波数シンセサイ
ザにおける可変分周手段6は、VCO出力周波数fO を
出力周波数間隔fCHの(2M K+L)倍に(但し、K,
L,Mは負でない整数、L<2M とする)にするには、
周波数fO の信号を2M 回のうちL回は(K+1)分周
し、それ以外はK分周するという分周パターンを繰り返
し、2M 個の出力端子から出力する2M 個の出力信号の
平均分周数Nを[K+(L/2M )]とするようにして
いる。例として、M=2の場合、即ち2M =4の場合に
ついて、図2に示すタイミング図を参照して説明する。
可変分周手段6はL=0の場合、図2(a)に示すよう
に全てK分周したタイミングを出力する。L=1の場
合、図2(b)に示すように可変分周手段6の第1の出
力aにはK分周を3回した後、(K+1)分周を1回す
ることを繰り返すことにより、平均の分周数Nが[K+
(1/4)]分周の信号を出力する。同様に第2〜4の
出力b,c,dには(K+1)分周するタイミングをず
らした信号を出力する。このように(K+1)分周する
タイミングをずらすことにより、第1〜4の出力端子か
ら出力する4個の信号の平均分周数Nも[K+(1/
4)]となる。L=2の場合、図2(c)に示すように
可変分周手段6の第1の出力aにはK分周を1回した
後、(K+1)分周を1回することを繰り返すことによ
り、平均の分周数Nが[K+(2/4)]分周の信号を
出力する。同様に第2〜4の出力b,c,dには(K+
1)分周するタイミングをずらした信号を出力する。こ
のように(K+1)分周するタイミングをずらすことに
より、第1〜4の出力端子から出力する4個の信号の平
均分周数Nも[K+(2/4)]となる。L=3の場
合、図2(d)に示すように分周することにより、第1
〜4の出力端子から出力する4個の信号の平均分周数N
は[K+(3/4)]となる。一般に、VCO出力周波
数fO をfO =(2M K+L)fCHとするには、可変分
周手段6の2M 個の出力端子から出力する2M 個の出力
信号の平均分周数Nを[K+(L/2M )]とする。
ザにおける可変分周手段6は、VCO出力周波数fO を
出力周波数間隔fCHの(2M K+L)倍に(但し、K,
L,Mは負でない整数、L<2M とする)にするには、
周波数fO の信号を2M 回のうちL回は(K+1)分周
し、それ以外はK分周するという分周パターンを繰り返
し、2M 個の出力端子から出力する2M 個の出力信号の
平均分周数Nを[K+(L/2M )]とするようにして
いる。例として、M=2の場合、即ち2M =4の場合に
ついて、図2に示すタイミング図を参照して説明する。
可変分周手段6はL=0の場合、図2(a)に示すよう
に全てK分周したタイミングを出力する。L=1の場
合、図2(b)に示すように可変分周手段6の第1の出
力aにはK分周を3回した後、(K+1)分周を1回す
ることを繰り返すことにより、平均の分周数Nが[K+
(1/4)]分周の信号を出力する。同様に第2〜4の
出力b,c,dには(K+1)分周するタイミングをず
らした信号を出力する。このように(K+1)分周する
タイミングをずらすことにより、第1〜4の出力端子か
ら出力する4個の信号の平均分周数Nも[K+(1/
4)]となる。L=2の場合、図2(c)に示すように
可変分周手段6の第1の出力aにはK分周を1回した
後、(K+1)分周を1回することを繰り返すことによ
り、平均の分周数Nが[K+(2/4)]分周の信号を
出力する。同様に第2〜4の出力b,c,dには(K+
1)分周するタイミングをずらした信号を出力する。こ
のように(K+1)分周するタイミングをずらすことに
より、第1〜4の出力端子から出力する4個の信号の平
均分周数Nも[K+(2/4)]となる。L=3の場
合、図2(d)に示すように分周することにより、第1
〜4の出力端子から出力する4個の信号の平均分周数N
は[K+(3/4)]となる。一般に、VCO出力周波
数fO をfO =(2M K+L)fCHとするには、可変分
周手段6の2M 個の出力端子から出力する2M 個の出力
信号の平均分周数Nを[K+(L/2M )]とする。
【0016】図1において、基準クロック発生器1のク
ロック周波数fR を出力周波数間隔fCHの2M 倍に設定
する。この基準クロック信号は、PFC2a〜2dに供
給される。前記可変分周手段6の第1〜4の出力a,
b,c,dは夫々PFC2a〜2dに供給される。合成
器7はPFC2a〜2dの4個の出力を合成し、次々に
ループフィルタ3の入力とする。ループフィルタ3は、
夫々のPFCの出力信号の高周波成分を除去し、VCO
4へ出力する。これらは位相同期ループ(PLL)を構
成しており、位相同期状態ではfO =N・fR の関係を
有する。従って以上のようにfR =2M fCHであり、平
均分周数NはN=[K+(L/2M )]であるから、V
CO出力周波数fO は次式のように表せ、周波数間隔f
CHごとの任意の周波数に設定することができる。 fO =(2M K+L)fCH
ロック周波数fR を出力周波数間隔fCHの2M 倍に設定
する。この基準クロック信号は、PFC2a〜2dに供
給される。前記可変分周手段6の第1〜4の出力a,
b,c,dは夫々PFC2a〜2dに供給される。合成
器7はPFC2a〜2dの4個の出力を合成し、次々に
ループフィルタ3の入力とする。ループフィルタ3は、
夫々のPFCの出力信号の高周波成分を除去し、VCO
4へ出力する。これらは位相同期ループ(PLL)を構
成しており、位相同期状態ではfO =N・fR の関係を
有する。従って以上のようにfR =2M fCHであり、平
均分周数NはN=[K+(L/2M )]であるから、V
CO出力周波数fO は次式のように表せ、周波数間隔f
CHごとの任意の周波数に設定することができる。 fO =(2M K+L)fCH
【0017】実施例2.図3はこの発明の実施例2を示
す構成ブロック図であり、符号1〜5は従来例で説明し
たものと同様である。8は90度分配器であり、VCO
4出力を同相成分と直交成分に分配して出力する。9は
波形発生器であり、所定の周波数の正弦波と余弦波を発
生する。10a,10bはD/A変換器(以下、DAC
と呼ぶ)であり、波形発生器9の出力をアナログ信号に
変換する。11a,11bは乗算器、12は合成器であ
る。
す構成ブロック図であり、符号1〜5は従来例で説明し
たものと同様である。8は90度分配器であり、VCO
4出力を同相成分と直交成分に分配して出力する。9は
波形発生器であり、所定の周波数の正弦波と余弦波を発
生する。10a,10bはD/A変換器(以下、DAC
と呼ぶ)であり、波形発生器9の出力をアナログ信号に
変換する。11a,11bは乗算器、12は合成器であ
る。
【0018】上記のように構成された周波数シンセサイ
ザにおいて、VCO出力周波数fOをfO =(2M K+
L)fCHとすると、VCO4の出力はcos(2πfO
t)と表せる。90度分配器8はVCO4出力を同相成
分cos(2πfO t )と直交成分sin(2πfO t
)に分配する。波形発生器9の数値データをD/A変換
することにより、DAC10aはcos(2πLf
CHt)、10bはsin(2πLfCHt)を出力する。
それぞれの出力と上記90度分配器8出力とを乗算器1
1a,11bにより乗算した後、合成器12により合成
される。この時、合成器12の出力は、次式に示すよう
に周波数−L・fCHだけ周波数偏移し、出力周波数は2
M KfCHとなる。 cos(2πfO t)cos(2πLfCHt) +sin(2πfO t)sin(2πLfCHt) =cos(2πfO t−2πLfCHt) =cos(2π2M KfCHt) (3) ここで、可変分周器5の分周数をKとすると可変分周器
5の出力周波数は2MfCHである。基準クロック発生器
1のクロック周波数を2M fCHとすれば、PFC2の入
力周波数は2M fCHと一致し位相同期する。
ザにおいて、VCO出力周波数fOをfO =(2M K+
L)fCHとすると、VCO4の出力はcos(2πfO
t)と表せる。90度分配器8はVCO4出力を同相成
分cos(2πfO t )と直交成分sin(2πfO t
)に分配する。波形発生器9の数値データをD/A変換
することにより、DAC10aはcos(2πLf
CHt)、10bはsin(2πLfCHt)を出力する。
それぞれの出力と上記90度分配器8出力とを乗算器1
1a,11bにより乗算した後、合成器12により合成
される。この時、合成器12の出力は、次式に示すよう
に周波数−L・fCHだけ周波数偏移し、出力周波数は2
M KfCHとなる。 cos(2πfO t)cos(2πLfCHt) +sin(2πfO t)sin(2πLfCHt) =cos(2πfO t−2πLfCHt) =cos(2π2M KfCHt) (3) ここで、可変分周器5の分周数をKとすると可変分周器
5の出力周波数は2MfCHである。基準クロック発生器
1のクロック周波数を2M fCHとすれば、PFC2の入
力周波数は2M fCHと一致し位相同期する。
【0019】実施例3.図4は、この発明の実施例3を
示す構成ブロック図であり、符号1〜12は実施例2で
説明したものと同様である。13は送信データ列に対応
したベースバンド信号を発生するベースバンド信号発生
器である。14a,14bは、DAC10a,10bへ
の入力を波形発生器9出力またはベースバンド信号発生
器12出力に切換えるスイッチである。15は分周器5
への入力をVCO4出力または合成器12出力に切換え
るスイッチである。16は上記のスイッチ、及び基準ク
ロック周波数を制御する制御回路である。
示す構成ブロック図であり、符号1〜12は実施例2で
説明したものと同様である。13は送信データ列に対応
したベースバンド信号を発生するベースバンド信号発生
器である。14a,14bは、DAC10a,10bへ
の入力を波形発生器9出力またはベースバンド信号発生
器12出力に切換えるスイッチである。15は分周器5
への入力をVCO4出力または合成器12出力に切換え
るスイッチである。16は上記のスイッチ、及び基準ク
ロック周波数を制御する制御回路である。
【0020】以上のように構成された周波数シンセサイ
ザにおいて、目的の周波数を切換え時に、スイッチ14
a,14bは波形発生器9側、スイッチ15は合成器1
2側に設定される。このときの構成と動作は実施例2と
同一である。周波数切替え後の定常時に、制御回路16
はスイッチ14a,14bをベースバンド信号発生器1
2側へ、スイッチ15をVCO4側に切換えるととも
に、基準クロック発生器1のクロック周波数を出力周波
数間隔fCHに変更するように制御する。この時、基準ク
ロック発生器1,PFC2,ループフィルタ3,VCO
4,可変分周器5はPLLを構成し、その動作は前記従
来例と同様である。新たに設けたベースバンド信号発生
器13は、送信データ列に対応したベースバンド信号を
発生する。例えば変調方式がQPSK(4相位相変調)
の場合を説明する。時間tにおける送信データの同相成
分データをP(t),直交成分データをQ(t)とする
と、P(t),Q(t)の夫々について“1”の時
“1”、“0”の時“−1”のベースバンド信号を出力
する。この信号をDAC10a,10bを介して、乗算
器11a,11bにより、90度分配器8の出力cos
(2πfO t),sin(2πfO t)と乗算する。合
成器12の出力は次式のように位相φだけ位相偏移す
る。 cos(2πfO t)P(t) +sin(2πfO t)Q(t) =cos(2πfO t+φ) (4) ここで、P(t),Q(t)が(1,1)の時はφ=π
/4,(1,0)の時はφ=−π/4,(0,1)の時
はφ=3π/4,(1,0)の時はφ=−3π/4であ
る。このように、送信データ列に対応して位相偏移させ
ることができる。なお、受信側では、この位相φを観測
し、送信データ列P(t),Q(t)を復元することに
より通信を行うことができる。以上のように構成した実
施例3の周波数シンセサイザでは、目的の周波数切換え
が実施例2と同じく高速に行えるとともに、周波数切換
え時に用いる周波数変調回路を、周波数切換え後の定常
時、即ちデータ通信時には位相変調回路として共用でき
るので構成が簡単になる利点がある。
ザにおいて、目的の周波数を切換え時に、スイッチ14
a,14bは波形発生器9側、スイッチ15は合成器1
2側に設定される。このときの構成と動作は実施例2と
同一である。周波数切替え後の定常時に、制御回路16
はスイッチ14a,14bをベースバンド信号発生器1
2側へ、スイッチ15をVCO4側に切換えるととも
に、基準クロック発生器1のクロック周波数を出力周波
数間隔fCHに変更するように制御する。この時、基準ク
ロック発生器1,PFC2,ループフィルタ3,VCO
4,可変分周器5はPLLを構成し、その動作は前記従
来例と同様である。新たに設けたベースバンド信号発生
器13は、送信データ列に対応したベースバンド信号を
発生する。例えば変調方式がQPSK(4相位相変調)
の場合を説明する。時間tにおける送信データの同相成
分データをP(t),直交成分データをQ(t)とする
と、P(t),Q(t)の夫々について“1”の時
“1”、“0”の時“−1”のベースバンド信号を出力
する。この信号をDAC10a,10bを介して、乗算
器11a,11bにより、90度分配器8の出力cos
(2πfO t),sin(2πfO t)と乗算する。合
成器12の出力は次式のように位相φだけ位相偏移す
る。 cos(2πfO t)P(t) +sin(2πfO t)Q(t) =cos(2πfO t+φ) (4) ここで、P(t),Q(t)が(1,1)の時はφ=π
/4,(1,0)の時はφ=−π/4,(0,1)の時
はφ=3π/4,(1,0)の時はφ=−3π/4であ
る。このように、送信データ列に対応して位相偏移させ
ることができる。なお、受信側では、この位相φを観測
し、送信データ列P(t),Q(t)を復元することに
より通信を行うことができる。以上のように構成した実
施例3の周波数シンセサイザでは、目的の周波数切換え
が実施例2と同じく高速に行えるとともに、周波数切換
え時に用いる周波数変調回路を、周波数切換え後の定常
時、即ちデータ通信時には位相変調回路として共用でき
るので構成が簡単になる利点がある。
【0021】実施例4.図5は、この発明の実施例4を
示す構成ブロック図であり、符号1〜12は前記実施例
2で説明したものと同様である。17はDAC10a,
10bに所定のデータ値を出力する波形発生器である。
18は可変分周器5の分周数と波形発生器17を制御す
る制御回路である。19は合成器12出力のタイミング
で可変分周手段の出力を上記位相比較器に送るフリップ
フロップ(以下、FFと呼ぶ)である。
示す構成ブロック図であり、符号1〜12は前記実施例
2で説明したものと同様である。17はDAC10a,
10bに所定のデータ値を出力する波形発生器である。
18は可変分周器5の分周数と波形発生器17を制御す
る制御回路である。19は合成器12出力のタイミング
で可変分周手段の出力を上記位相比較器に送るフリップ
フロップ(以下、FFと呼ぶ)である。
【0022】以上のように構成された周波数シンセサイ
ザにおいて、制御回路18は可変分周器5の出力を1か
ら2M までカウントし、このカウント値をJとする。上
記カウント値にしたがい可変分周器5の分周数を、JL
/2M の整数部分が1増加した時は(K+1)分周し,
その他の時はK分周とする。また、JL/2M の小数部
分をi/2M とすると、波形発生器17にiを出力す
る。波形発生器17は、位相θ=2πi/2M を求め、
DAC10a,10bにそれぞれCOS(θ),SIN
(θ)を出力する。DAC10a,10bの出力は、乗
算器11a,11bにより、90度分配器8で分配され
たVCO4の同相成分cos(2πfO t),直交成分
sin(2πfO t)と夫々乗算される。合成器12の
出力は次式に示すように、VCO4の出力に対してθだ
け位相が遅延する。 cos(2πfO t)cos(θ) +sin(2πfO t)sin(θ) =cos(2πfO t−θ) (5) FF19は、可変分周器5の出力信号を合成器12出力
のタイミングで出力する。上記のように可変分周器5の
出力タイミングは分周数がKの場合に比べて、JL/2
M の整数部分だけ遅延しており、合成器12出力の出力
タイミングは、JL/2M の小数部分だけ遅延している
ため、FF19の出力タイミングは、J[K+(L/2
M )]となる。これは、従来例において可変分周器5が
分周数N=K+(L/2M )で分周していることと等価
である。いま、基準クロック周波数fR をfR =2M f
CHとすれば、VCO4の出力周波数fO はfO =N・f
R =(2M K+L)fCHとなり、周波数間隔fCHごとの
任意の周波数に設定することができる。
ザにおいて、制御回路18は可変分周器5の出力を1か
ら2M までカウントし、このカウント値をJとする。上
記カウント値にしたがい可変分周器5の分周数を、JL
/2M の整数部分が1増加した時は(K+1)分周し,
その他の時はK分周とする。また、JL/2M の小数部
分をi/2M とすると、波形発生器17にiを出力す
る。波形発生器17は、位相θ=2πi/2M を求め、
DAC10a,10bにそれぞれCOS(θ),SIN
(θ)を出力する。DAC10a,10bの出力は、乗
算器11a,11bにより、90度分配器8で分配され
たVCO4の同相成分cos(2πfO t),直交成分
sin(2πfO t)と夫々乗算される。合成器12の
出力は次式に示すように、VCO4の出力に対してθだ
け位相が遅延する。 cos(2πfO t)cos(θ) +sin(2πfO t)sin(θ) =cos(2πfO t−θ) (5) FF19は、可変分周器5の出力信号を合成器12出力
のタイミングで出力する。上記のように可変分周器5の
出力タイミングは分周数がKの場合に比べて、JL/2
M の整数部分だけ遅延しており、合成器12出力の出力
タイミングは、JL/2M の小数部分だけ遅延している
ため、FF19の出力タイミングは、J[K+(L/2
M )]となる。これは、従来例において可変分周器5が
分周数N=K+(L/2M )で分周していることと等価
である。いま、基準クロック周波数fR をfR =2M f
CHとすれば、VCO4の出力周波数fO はfO =N・f
R =(2M K+L)fCHとなり、周波数間隔fCHごとの
任意の周波数に設定することができる。
【0023】例として、M=2の場合、即ち2M =4の
場合を図6に示すタイミング図を参照して説明する。図
6(a),(b),(c),(d)は、それぞれL=
0,1,2,3の場合であり、夫々のa,bは、可変分
周器5の出力タイミング,FF19の出力タイミングを
示している。
場合を図6に示すタイミング図を参照して説明する。図
6(a),(b),(c),(d)は、それぞれL=
0,1,2,3の場合であり、夫々のa,bは、可変分
周器5の出力タイミング,FF19の出力タイミングを
示している。
【0024】実施例5.図7は、この発明の実施例5を
示す構成ブロック図であり、基準クロック発生器1のク
ロック周波数fR を出力周波数間隔fCHに対する倍数2
M を4とした場合の構成である。符号1〜5,18,1
9は実施例4で説明したものと同様である。20a〜2
0dは遅延素子であり、VCO4の出力周波数範囲の中
心周波数をfC として、遅延時間T=i/2M /fC
(但し、iを0から2M −1の整数とする)、21はス
イッチである。
示す構成ブロック図であり、基準クロック発生器1のク
ロック周波数fR を出力周波数間隔fCHに対する倍数2
M を4とした場合の構成である。符号1〜5,18,1
9は実施例4で説明したものと同様である。20a〜2
0dは遅延素子であり、VCO4の出力周波数範囲の中
心周波数をfC として、遅延時間T=i/2M /fC
(但し、iを0から2M −1の整数とする)、21はス
イッチである。
【0025】上記のように構成された周波数シンセサイ
ザにおいて、制御回路18は可変分周器5の出力を1か
ら2M までカウントする。このカウント値をJとする。
上記カウント値にしたがい可変分周器5の分周数を、J
L/2M の整数部分が1増加した時(K+1)分周し,
その他の時K分周に設定する。また、JL/2M の小数
部分をi/2M とすると、i=0,1,2,3に従っ
て、スイッチ21を遅延時間T=i/2M /fC の遅延
素子に切換える。遅延素子20a,20b,20c,2
0dは、VCO4の出力位相を位相θ=2πT/(1/
fO )だけ遅延するが、VCO出力周波数fO が周波数
可変範囲のほぼ中央値fC に等しい時、θ=2πi/2
M だけ位相が遅れることになる。FF19は、可変分周
器5の出力信号を遅延素子により遅延時間Tだけ遅らせ
たタイミングで出力する。上記のように可変分周器5の
出力タイミングは分周数がKの場合に比べ、JL/2M
の整数部分だけ遅延しており、遅延素子の出力タイミン
グはJL/2M の小数部分だけ遅延しているため、FF
19の出力タイミングはJ[K+(L/2M )]とな
る。これは、従来例において可変分周器5が分周数N=
K+(L/2M )で分周していることと等価である。基
準クロック周波数fR をfR =2M fCHとすれば、VC
O4の出力周波数はfO =N・fR =(2M K+L)f
CHとなり、周波数間隔fCHごとの任意の周波数に設定す
ることができる。以上のように構成した実施例5の周波
数シンセサイザでは、遅延素子として、電力を消費しな
い素子を用いることにより、従来例とほとんど同一の消
費電力で、高速な周波数切り換えができる利点がある。
ザにおいて、制御回路18は可変分周器5の出力を1か
ら2M までカウントする。このカウント値をJとする。
上記カウント値にしたがい可変分周器5の分周数を、J
L/2M の整数部分が1増加した時(K+1)分周し,
その他の時K分周に設定する。また、JL/2M の小数
部分をi/2M とすると、i=0,1,2,3に従っ
て、スイッチ21を遅延時間T=i/2M /fC の遅延
素子に切換える。遅延素子20a,20b,20c,2
0dは、VCO4の出力位相を位相θ=2πT/(1/
fO )だけ遅延するが、VCO出力周波数fO が周波数
可変範囲のほぼ中央値fC に等しい時、θ=2πi/2
M だけ位相が遅れることになる。FF19は、可変分周
器5の出力信号を遅延素子により遅延時間Tだけ遅らせ
たタイミングで出力する。上記のように可変分周器5の
出力タイミングは分周数がKの場合に比べ、JL/2M
の整数部分だけ遅延しており、遅延素子の出力タイミン
グはJL/2M の小数部分だけ遅延しているため、FF
19の出力タイミングはJ[K+(L/2M )]とな
る。これは、従来例において可変分周器5が分周数N=
K+(L/2M )で分周していることと等価である。基
準クロック周波数fR をfR =2M fCHとすれば、VC
O4の出力周波数はfO =N・fR =(2M K+L)f
CHとなり、周波数間隔fCHごとの任意の周波数に設定す
ることができる。以上のように構成した実施例5の周波
数シンセサイザでは、遅延素子として、電力を消費しな
い素子を用いることにより、従来例とほとんど同一の消
費電力で、高速な周波数切り換えができる利点がある。
【0026】実施例6.図8は、この発明の実施例6を
示す構成ブロック図であり、図9は図8の動作を説明す
るタイミング図である。符号1〜5,10,11,1
7,18,19は実施例4で説明したものと同様であ
る。
示す構成ブロック図であり、図9は図8の動作を説明す
るタイミング図である。符号1〜5,10,11,1
7,18,19は実施例4で説明したものと同様であ
る。
【0027】以上のように構成された周波数シンセサイ
ザにおいて、VCO出力周波数fOを出力周波数間隔f
CHの(2K+L)倍(但し、K,Lは負でない整数、L
<2)にする場合、制御回路18は可変分周器5の出力
を1から2までカウントし、このカウント値をJとす
る。上記カウント値に従い、可変分周器5の分周数を、
JL/2の整数部分が1増加した時(K+1)分周し,
その他の時K分周に設定する。また、JL/2の小数部
分をi/2とすると、波形発生器17にiを出力する。
波形発生器17はiが“0”の時“1”、“1”の時
“−1”をDAC10に出力する。DAC10の出力
は、乗算器11によりVCO4の出力と乗算される。D
AC10の出力が−1の時VCO4の出力は反転される
ので、位相がθ=2πi/2だけ遅延することになる。
FF19は、可変分周器5の出力信号を乗算器11の出
力のタイミングで出力する。上記のように可変分周器5
の出力タイミングは分周数がKの場合に比べ、JL/2
の整数部分だけ遅延しており、乗算器11の出力タイミ
ングはJL/2M の小数部分だけ遅延しているため、F
F19の出力タイミングはJ[K+(L/2)]とな
る。これは、従来例において可変分周器5が分周数N=
K+(L/2)で分周していることと等価である。基準
クロック発生器1のクロック周波数fR を2fCHとすれ
ば、VCO4の出力周波数はfO =N・fR =(2K+
L)fCHとなり、周波数間隔fCHごとの周波数に設定す
ることができる。
ザにおいて、VCO出力周波数fOを出力周波数間隔f
CHの(2K+L)倍(但し、K,Lは負でない整数、L
<2)にする場合、制御回路18は可変分周器5の出力
を1から2までカウントし、このカウント値をJとす
る。上記カウント値に従い、可変分周器5の分周数を、
JL/2の整数部分が1増加した時(K+1)分周し,
その他の時K分周に設定する。また、JL/2の小数部
分をi/2とすると、波形発生器17にiを出力する。
波形発生器17はiが“0”の時“1”、“1”の時
“−1”をDAC10に出力する。DAC10の出力
は、乗算器11によりVCO4の出力と乗算される。D
AC10の出力が−1の時VCO4の出力は反転される
ので、位相がθ=2πi/2だけ遅延することになる。
FF19は、可変分周器5の出力信号を乗算器11の出
力のタイミングで出力する。上記のように可変分周器5
の出力タイミングは分周数がKの場合に比べ、JL/2
の整数部分だけ遅延しており、乗算器11の出力タイミ
ングはJL/2M の小数部分だけ遅延しているため、F
F19の出力タイミングはJ[K+(L/2)]とな
る。これは、従来例において可変分周器5が分周数N=
K+(L/2)で分周していることと等価である。基準
クロック発生器1のクロック周波数fR を2fCHとすれ
ば、VCO4の出力周波数はfO =N・fR =(2K+
L)fCHとなり、周波数間隔fCHごとの周波数に設定す
ることができる。
【0028】以上のように構成した実施例6の周波数シ
ンセサイザでは、位相を0またはπ遅延させるの乗算器
による反転を用いるので、回路素子による遅延時間は変
わらず、このため位相を正確に0またはπだけ遅延させ
ることができ、周波数シンセサイザ出力雑音の増加が少
ないという利点がある。
ンセサイザでは、位相を0またはπ遅延させるの乗算器
による反転を用いるので、回路素子による遅延時間は変
わらず、このため位相を正確に0またはπだけ遅延させ
ることができ、周波数シンセサイザ出力雑音の増加が少
ないという利点がある。
【0029】
【発明の効果】以上のようにこの発明によれば、以下に
記載されるような効果をそうする。基準クロック周波数
を出力周波数間隔fCHより大きくすることにより、位相
同期ループ(PLL)の帯域を広げることができ、周波
数切り換え時間が高速な周波数シンセサイザを提供する
ことができる。
記載されるような効果をそうする。基準クロック周波数
を出力周波数間隔fCHより大きくすることにより、位相
同期ループ(PLL)の帯域を広げることができ、周波
数切り換え時間が高速な周波数シンセサイザを提供する
ことができる。
【図1】この発明の実施例1を示す構成ブロック図であ
る。
る。
【図2】図1の動作を説明するタイミング図である。
【図3】この発明の実施例2を示す構成ブロック図であ
る。
る。
【図4】この発明の実施例3を示す構成ブロック図であ
る。
る。
【図5】この発明の実施例4を示す構成ブロック図であ
る。
る。
【図6】図5の動作を説明するタイミング図である。
【図7】この発明の実施例5を示す構成ブロック図であ
る。
る。
【図8】この発明の実施例6を示す構成ブロック図であ
る。
る。
【図9】図8の動作を説明するタイミング図である。
【図10】従来の周波数シンセサイザを示す構成ブロッ
ク図である。
ク図である。
1 基準クロック発生器 2a〜2d 周波数位相比較器(PFC) 3 ループフィルタ(LF) 4 電圧制御発振器(VCO) 5,可変分周器(1/N) 6 可変分周手段(1/N) 7 合成器 8 90度分配器 9 波形発生器(FUNC GEN)) 10a,10b D/A変換器(D/A) 11a,11b 乗算器 12 合成器 13 ベースバンド信号発生器(BASE GEN) 14a,14b スイッチ 15 スイッチ 16 制御回路(CONT) 17 波形発生器(FUNC GEN)) 18 制御回路(CONT) 19 フリップフロップ(FF) 20a〜20d 遅延素子 21 スイッチ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−28131(JP,A) 特開 昭63−59217(JP,A) 特開 平3−139011(JP,A) 特表 平6−500443(JP,A) 特開 平5−37364(JP,A) 特開 平3−291020(JP,A) 特開 昭62−210731(JP,A) 特開 昭63−260247(JP,A) 特開 昭62−216421(JP,A) 特開 昭63−59216(JP,A) 特開 昭57−201342(JP,A) 米国特許5079526(US,A) (58)調査した分野(Int.Cl.6,DB名) H03L 7/087 - 7/197 H03D 7/18 H04L 27/20
Claims (5)
- 【請求項1】 目的の周波数を出力する電圧制御発振器
と、上記電圧制御発振器出力を所定の分周数で分周する
可変分周手段と、基準クロック発生器と、上記基準クロ
ック発生器出力と上記可変分周手段の出力の位相を比較
する位相比較手段と、上記位相比較手段の出力信号から
高周波成分を除去し上記電圧制御発振器へ入力するルー
プフィルタからなる位相同期ループ構成において、 基準クロック発生器は、K,L,Mを負でない整数、L
<2 M として、上記電圧制御発振器の出力周波数f o を
出力周波数間隔f CH の(2 M K+L)倍にする場合、基
準クロック周波数f R を上記出力周波数間隔f CH の2 M
倍とし、 位相比較手段は、複数設け、 上記可変分周手段は、周波数f o の信号を2 M 回の内L
回は(K+1)分周し、それ以外はK分周するという分
周パターンを繰り返し、2 M 個の出力端子からは、(K
+1)分周するタイミングをそれぞれ異ならせた信号を
出力することにより、2 M 個の出力信号の平均分周数を
[K+(L/2 M )]とするようにし、上記の2 M 個の
出力信号をそれぞれ上記位相比較器に入力し、 上記複数の位相比較手段出力である各検出位相誤差を平
均化する合成器を備えて、上記合成器出力である平均化
位相誤差をループフィルタに入力するようにしたことを
特徴とする周波数シンセサイザ。 - 【請求項2】 目的の周波数を出力する電圧制御発振器
と、上記電圧制御発振器出力を所定の分周数で分周する
可変分周手段と、基準クロック発生器と、上記基準クロ
ック発生器出力と上記可変分周手段の出力の位相を比較
する位相比較手段と、上記位相比較手段の出力信号から
高周波成分を除去し上記電圧制御発振器へ入力するルー
プフィルタからなる位相同期ループ構成において、 上記電圧制御発振器出力を同相成分と直交成分に分配す
る分配器と、分配後の両成分に所定の信号をそれぞれ乗
ずる乗算器と、上記乗算後の信号を合成する合成器とで
構成される直交変調手段を設け、 定常時には上記電圧制御発振器出力を選択し、周波数切
換時には上記直交変調手段の出力を選択して、上記可変
分周手段へ入力するスイッチを設け、 上記基準クロック発生器は、周波数切換時には定常時の
整数倍の周波数で発振 するようにして、 上記スイッチの切換と、上記基準クロック発生器の発振
周波数の切換と、上記直交変調手段に入力する所定の信
号として、周波数切換時には所定の周波数の正弦波と余
弦波を与えることにより周波数変調器として動作させ、
定常時にはベースバンド信号を与えることにより位相変
調器として動作させる制御を行う制御回路を備えたこと
を特徴とする周波数シンセサイザ。 - 【請求項3】 目的の周波数を出力する電圧制御発振器
と、上記電圧制御発振器出力を所定の分周数で分周する
可変分周手段と、基準クロック発生器と、上記基準クロ
ック発生器出力と上記可変分周手段の出力の位相を比較
する位相比較器と、上記位相比較器の出力信号から高周
波成分を除去し上記電圧制御発振器へ入力するループフ
ィルタとを有して位相同期ループを構成し、 K,L,Mを負でない整数、L<2 M として、上記電圧
制御発振器の出力周波数f O を出力周波数間隔f CH の
(2 M K+L)倍にしたい場合、基準クロックの周波数
f R を上記出力周波数間隔f CH の2 M 倍とし、 上記電圧制御発振器出力を同相成分と直交成分に分配し
両成分にそれぞれCOS(θ),SIN(θ)の電圧を
乗じた後に合成することにより上記電圧制御発振器出力
の位相をθ移相する移相手段と、 上記可変分周手段の出力で1から2 M をカウントするカ
ウント値Jに従って上記可変分周手段の分周数を、JL
/2 M の整数部分が増加した場合だけK+1とし、その
他の場合Kに設定すると共に、上記移相手段の移相値θ
をJL/2 M の小数部分の2π倍の値とする制御手段と
を備え、 移相手段出力信号のタイミングで上記可変分周手段の出
力を上記位相比較器に送ることを特徴とする周波数シン
セサイザ。 - 【請求項4】 移相手段として、iを0から2 M −1の
整数,f C を出力周波数範囲のほぼ中央の値とし、遅延
時間Tがi/2 M /f C の遅延素子を複数個備え、上記
遅延素子を切替えて電圧制御発振器出力の位相を移相す
るようにしたことを特徴とする請求項3記載の周波数シ
ンセサイザ。 - 【請求項5】 移相手段として、特にM=1の場合に、
電圧制御発振器出力に、1または−1の電圧を乗ずるこ
とにより、位相をπ変化させるようにしたこ とを特徴と
する請求項3記載の周波数シンセサイザ。
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JP4197192A JP2820181B2 (ja) | 1992-07-23 | 1992-07-23 | 周波数シンセサイザ |
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JP4197192A JP2820181B2 (ja) | 1992-07-23 | 1992-07-23 | 周波数シンセサイザ |
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JPH0645925A JPH0645925A (ja) | 1994-02-18 |
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- 1992-07-23 JP JP4197192A patent/JP2820181B2/ja not_active Expired - Fee Related
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