JP2818563B2

JP2818563B2 - 同期式メモリ

Info

Publication number: JP2818563B2
Application number: JP7282950A
Authority: JP
Inventors: 孝之山内
Original assignee: 日本電気アイシーマイコンシステム株式会社
Priority date: 1995-10-31
Filing date: 1995-10-31
Publication date: 1998-10-30
Anticipated expiration: 2015-10-31
Also published as: JPH09128961A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は同期式メモリに関す
る。

【０００２】

【従来の技術】従来の同期式メモリの１例のブロック図
が図９に示される。図９に示されるように、それぞれ外
部より入力される、チップ選択信号（以下、ＣＳ信号と
云う）１０１、ロウ・アドレス・ストローブ信号（以
下、ＲＡＳ信号と云う）１０２、カラム・アドレス・ス
トローブ信号（以下、ＣＡＳ信号と云う）１０３、ライ
ト・イネーブル信号（以下、ＷＥ信号と云う）１０４、
データ制御信号（以下、ＤＱＭ信号と云う）１０５およ
びクロック信号（以下、ＣＬＫ信号と云う）１０６を入
力し、それぞれ増幅して出力する入力回路１、２、３、
４、５および６と、入力回路１、２、３および４より出
力されるＣＳ信号１０７、ＲＡＳ信号１０８、ＣＡＳ信
号１０９およびＷＥ信号１１０を入力して、動作開始信
号（以下、ＡＣＴ信号と云う）１１３、動作終了信号
（以下、ＰＲＥ信号と云う）１１４、リード・ライト制
御信号（以下、ＲＷ制御信号と云う）１１５、リード制
御信号（以下、ＲＤ制御信号と云う）１１６およびライ
ト制御信号（以下、ＷＴ制御信号と云う）１１７を出力
するモード・デコード回路７と、入力回路６より出力さ
れるＣＬＫ信号１１２を入力して、内部クロック信号
（以下、内部ＣＬＫ信号と云う）１２３を出力する内部
ＣＬＫ発生回路８と、入力回路５より出力される内部Ｄ
ＱＭ信号１１１および内部ＣＬＫ信号１２３を入力し
て、リード・ライト停止制御信号（以下、ＭＡＳＫ信号
と云う）１２２を出力するＤＱＭ信号取込み回路１４
と、内部に、動作開始コード判定回路（以下、ＡＣＴコ
ード判定回路と云う）１０、動作終了モード判定回路
（以下、ＰＲＥモード判定回路と云う）１１、リード・
ライト制御モード判定回路（以下、ＲＷモード判定回路
と云う）１２およびリード・ライト判定回路（以下、Ｒ
Ｗ判定回路と云う）１３を含み、上記のＡＣＴ信号１１
３、ＰＲＥ信号１１４、ＲＷ制御信号１１５、ＲＤ制御
信号１１６、ＷＴ制御信号１１７および内部ＣＬＫ信号
１２３を入力して、ＡＣＴ信号１１８、ＰＲＥ信号１１
９、ＲＷ制御信号１２０および特定のフラグ信号（以
下、ＷＢＳＴ信号と云う）１２１を出力するモード判定
回路９と、モード判定回路９より出力されるＡＣＴ信号
１１８およびＰＲＥ信号１１９を入力して、内部ＲＡＳ
信号１２４を出力する内部ＲＡＳ発生回路１５と、ＲＷ
モード判定回路１２より出力されるＲＷ制御信号１２０
および内部ＲＡＳ発生回路１５より出力される内部ＲＡ
Ｓ信号１２４を入力して、リード・ライト開始制御信号
（以下、ＰＥＮ信号と云う）１２５を出力するリード・
ライト制御回路（以下、ＲＷ制御回路と云う）１６と、
ＲＷ制御回路１６より出力されるＰＥＮ信号１２５、Ｒ
Ｗ判定回路１３より出力されるＷＢＳＴ信号１２１、Ｄ
ＱＭ信号取込回路１４より出力されるＭＡＳＫ信号１２
２、および内部ＣＬＫ信号１２３を入力し、ＣＬ２内部
同期動作モードに対応するフラグ信号１２６、またはＣ
Ｌ３内部同期動作モードに対応するフラグ信号１２７の
入力を受けて、それぞれの内部同期モードに対応するリ
ード許可信号（以下、ＲＥＡＤ信号と云う）１２８を出
力するリード制御回路１７と、このＲＥＡＤ信号１２８
および内部ＣＬＫ信号１２３を入力して、データ出力制
御信号１２９を出力する出力制御回路１８と、リード・
データ信号１３０を入力し、データ出力制御信号１２９
のゲート制御作用を介して、データ出力信号１３１を出
力する出力回路１９とを備えて構成される。

【０００３】図２０に示されるのは、同期メモリにおい
て、ＣＳ信号１０１、ＲＡＳ信号１０２、ＣＡＳ信号１
０３およびＷＥ信号１０４を含む外部入力信号の組合わ
せに対するモードの一覧表を示す図である。図２０にお
いて、リード・コマンド入力後において、２クロック遅
延して入力されるクロック信号１０６の立ち上がりから
データ出力信号１３１が出力されるＣＬ３内部同期動作
モード時においては、リードのバースト期間中のＮ番目
のクロック信号１０６の立ち上がりの時点において、Ｃ
Ｓ信号１０１およびＲＡＳ信号１０２が共に“Ｌ”レベ
ル、ＣＡＳ信号１０３が“Ｈ”レベル、ＷＥ信号１０４
が“Ｌ”レベルであり、且つＤＱＭ信号１０５が“Ｈ”
レベルという入力信号の組合わせにおいては、プリチャ
ージ・コマンドが入力され、（Ｎ＋１）番目のクロック
信号１０６の立ち上がりの時点において、ＣＳ信号１０
１が“Ｈ”レベルで、ＲＡＳ信号１０２、ＣＡＳ信号１
０３およびＷＥ信号１０４が共に“Ｈ”レベルまたは
“Ｌ”レベルであり、且つＤＱＭ信号１０５が“Ｈ”レ
ベルという入力信号の組合わせにおいては、データ出力
信号１３１は“Ｈｉ−Ｚ”となって出力される。また、
リード・コマンド入力後において、１クロック遅延して
入力されるクロック信号１０６の立ち上がりからデータ
出力信号１３１が出力されるＣＬ２内部同期動作モード
時においては、リードのバースト期間中のＮ番目のクロ
ック信号１０６の立ち上がりの時点においては、上述の
ＣＬ３動作モード時の場合と同様に、ＣＳ信号１０１お
よびＲＡＳ信号１０２が共に“Ｌ”レベル、ＣＡＳ信号
１０３が“Ｈ”レベル、ＷＥ信号１０４が“Ｌ”レベル
であり、且つＤＱＭ信号１０５が“Ｈ”レベルという入
力信号の組合わせにおいては、プリチャージ・コマンド
が入力され、（Ｎ＋１）番目のクロック信号１０６の立
ち上がりの時点において、ＣＳ信号１０１が“Ｈ”レベ
ルで、ＲＡＳ信号１０２、ＣＡＳ信号１０３およびＷＥ
信号１０４が共に“Ｈ”レベルまたは“Ｌ”レベルであ
り、且つＤＱＭ信号１０５が“Ｌ”レベルという入力信
号の組合わせにおいては、データ出力信号１３１は“Ｈ
ｉ−Ｚ”となって出力される。

【０００４】図１０は、図９におけるモード・デコード
回路７の構成を示す回路図であり、インバータ２８〜３
４および４０〜４４と、ＮＡＮＤ回路３５〜３９とを備
えて構成される。図１０に示されるように、それぞれ入
力回路１、２、３および４より出力されるＣＳ信号１０
７、ＲＡＳ信号１０８、ＣＡＳ信号１０９およびＷＥ信
号１１０の入力を受けて、インバータ２８、２９、ＮＡ
ＮＤ回路３５およびインバータ４０を介してＡＣＴ信号
１１３が出力され、インバータ３０、ＮＡＮＤ回路３６
およびインバータ４１を介してＰＲＥ信号１１４が出力
され、インバータ３１、ＮＡＮＤ回路３７およびインバ
ータ４２を介してＲＷ制御信号１１５が出力され、イン
バータ３２、３３、ＮＡＮＤ回路３８およびインバータ
４３を介してＲＤ制御信号１１６が出力され、インバー
タ３４、ＮＡＮＤ回路３９およびインバータ４４を介し
てＷＴ制御信号１１７が出力される。また、図１１は、
内部クロック発生回路８の構成を示す回路図であり、遅
延回路４５と、インバータ４６および４８と、ＮＡＮＤ
回路４７とを備えて構成される。図１１において、入力
回路６より出力されるクロック信号１１２は、ＮＡＮＤ
回路４７に直接入力されるとともに、遅延回路４５にお
いて所定時間遅延され、インバータ４６により反転され
てＮＡＮＤ回路４７に入力される。ＮＡＮＤ回路４７に
おいては、これらの両信号の論理積がとられて出力さ
れ、インバータ４８において反転されて内部ＣＬＫ信号
１２３として出力される。

【０００５】図１２は、モード判定回路の構成を示す図
であり、それぞれＤフリップフロップにより形成される
ＡＣＴモード判定回路１０、ＰＲＥモード判定回路１１
およびＲＷモード判定回路１２と、Ｄフリップフロップ
４９、５０、ＮＯＲ回路５１、５２およびインバータ５
３を含むＲＷ判定回路１３とを備えて構成される。図１
２において、ＡＣＴモード判定回路１０においては、Ａ
ＣＴ信号１１３が、ＣＫ端子に入力される内部ＣＬＫ信
号１２３の立ち上がりにおいて取込まれてＡＣＴ信号１
１８として出力され、ＰＲＥモード判定回路１１におい
ては、ＰＲＥ信号１１４が、ＣＫ端子に入力される内部
ＣＬＫ信号１２３の立ち上がりにおいて取込まれて、Ｐ
ＲＥ信号１１９として出力され、ＲＷモード判定回路１
２においては、ＲＷ制御信号１１５が、ＣＫ端子に入力
される内部ＣＬＫ信号１２３の立ち上がりにおいて取込
まれて、ＲＷ制御信号１２０として出力される。また、
ＲＷ判定回路１３においては、ＷＴ制御信号１１７が、
Ｄフリップフロップ５０において、ＣＫ端子に入力され
る内部ＣＬＫ信号１２３の立ち上がりにおいて取込まれ
て出力されるＷＴ制御信号をリセット信号とし、ＲＤ制
御信号１１６が、Ｄフリップフロップ４９において、Ｃ
Ｋ端子に入力される内部ＣＬＫ信号１２３の立ち上がり
において取込まれて出力されるＲＤ制御信号をリセット
信号として、ＮＯＲ回路５１、５２およびインバータ５
３を含むＳＲラッチを介してＷＢＳＴ信号１２１が出力
される。また、図１３はＤフリップフロップ５４により
形成されるＤＱＭ信号取込回路１４の構成を示す図であ
り、内部ＤＱＭ信号１１１は、内部ＣＬＫ信号１２３の
立ち上がりにおいて取込まれて、ＭＡＳＫ信号１２２と
して出力される。

【０００６】図１４は、内部ＲＡＳ発生回路１５の構成
を示す図であり、ＮＯＲ回路５５、５６およびインバー
タ５７を含むＳＲラッチとして構成されており、ＰＲＥ
信号１１９をセット信号とし、ＡＣＴ信号１１８をリセ
ット信号として、当該ＳＲラッチを介して内部ＲＡＳ信
号１２４が出力される。また図１５は、リード・ライト
制御回路１６の構成を示す図であり、インバータ５８
と、ＮＡＮＤ回路５９と、ＮＡＮＤ回路６０、６１およ
びインバータ６２を含むＳＲラッチにより構成されてお
り、“Ｌ”レベルの内部ＲＡＳ信号１２４および“Ｈ”
レベルのＲＷ制御信号１２０の入力時に、ＮＡＮＤ回路
６０に入力される信号をセット信号とし、“Ｈ”レベル
の内部ＲＡＳ信号１２４の入力時にＡＮＤ回路６１に入
力される信号をリセット信号として、当該ＳＲラッチを
介してＰＥＮ信号１２５が出力される。また、図１６
は、出力制御回路１８の構成を示す図であり、Ｄフリッ
プフロップ６３により形成され、ＲＥＡＤ信号１２８
は、内部ＣＬＫ信号１２３の立ち上がりにおいて取込ま
れてＯＥ信号１２９として出力される。

【０００７】更に、図１７は、リード制御回路１７の構
成を示す図であり、インバータ６４と、ＮＡＮＤ回路６
５と、インバータ６６と、遅延回路６７と、Ｄフリップ
フロップ６８および６９と、選択回路７０と、インバー
タ７１と、ＮＡＮＤ回路７２と、インバータ７３とを備
えて構成される。図１７において、リード動作時におい
ては、ＷＢＳＴ信号１２１は“Ｌ”レベルにて入力さ
れ、ＷＢＳＴ信号１２１のインバータ６４による反転出
力と、ＰＥＮ信号１２５の論理積出力は、Ｄフリップフ
ロップ６８において、遅延回路６７により所定時間遅延
された内部ＣＬＫ信号１２３の遅延ＣＬＫ信号１３５の
立ち上がりにおいて取込まれ、信号１３６として出力さ
れて選択回路７０に入力される。また、当該信号１３６
は、Ｄフリップフロップ６９において、同じく遅延回路
６７により所定時間遅延された遅延ＣＬＫ信号１３５の
立ち上がりにおいて取込まれ、信号１３７として出力さ
れて選択回路７０に入力される。選択回路７０において
は、ＣＬ２内部同期動作モードおよびＣＬ３内部同期動
作モードのそれぞれの内部同期動作モードに対応して、
ＣＬ２内部同期動作モードにおいては１サイクル目にお
いて取込まれた信号１３６が選択されて出力され、ＣＬ
３内部同期動作モードにおいては２サイクル目において
取込まれた信号１３７が選択されて出力されて、信号１
３９として出力されてＮＡＮＤ回路７２に入力される。
ＮＡＮＤ回路７２においては、ＭＡＳＫ信号１２２がイ
ンバータ７１により反転されてＮＡＮＤ回路７２に入力
されて、信号１３９との論理積がとられインバータ７３
により反転されて、ＲＥＡＤ信号１２８として出力され
る。

【０００８】次に、図９および図１８（ａ）〜（ｚ）の
タイミング図を参照して、本従来例のＣＬ３内部同期動
作モード時における動作について説明する。外部より入
力される内部ＣＬＫ信号１２３（図１８（ｇ）参照）の
第１の立ち上がりにおいてアクティブ・コマンドが入力
され、ＡＣＴ信号１１８（図１８（ｍ）参照）が活性化
されて“Ｈ”レベルとなり、その後において内部ＲＡＳ
発生回路１５より出力される内部ＲＡＳ信号１２４（図
１８（ｒ）参照）が活性化されて“Ｌ”レベルとなる。
次いで、内部クロック信号１２３の第４の立ち上がりに
おいてリード・コマンドが入力され、ＲＷモード判定回
路１２より出力されるＲＷ制御信号１２０（図１８
（ｐ）参照）が活性化されて“Ｈ”レベルとなり、また
ＲＷ判定回路１３より出力されるＷＢＳＴ信号１２１
（図１８（ｑ）参照）は、非活性化されて“Ｌ”レベル
となる。これにより、ＲＷ制御回路１６より出力される
ＰＥＮ信号１２５（図１８（ｔ）参照）が活性化されて
“Ｈ”レベルとなる。リード制御回路１７（図１７参
照）においては、“Ｈ”レベルのＰＥＮ信号１２５およ
び“Ｌ”レベルのＷＢＳＴ信号１２１の入力を受けて、
インバータ６６より出力される“Ｈ”レベルの信号が、
Ｄフリップフロップ６８において、遅延ＣＬＫ信号１３
５（図１８（ｓ）参照）の第５の立ち上がりにおいて取
込まれ、信号１３６（図１８（ｕ）参照）が“Ｈ”レベ
ルにて出力されて選択回路７０に入力される。また、Ｄ
フリップフロップ６９においては、Ｄフリップフロップ
６８より出力される“Ｈ”レベルの信号１３６が、遅延
ＣＬＫ信号１３５の第６の立ち上がりにおいて取込ま
れ、信号１３７（図１８（ｖ）参照）が、１クロック分
遅れて“Ｈ”レベルにて出力されて選択回路７０に入力
される。選択回路７０においては、ＣＬ３内部同期動作
モード時には、前述のように、信号１３７が選択されて
信号１３９として出力され、ＮＡＮＤ回路７２におい
て、“Ｌ”レベルのＭＡＳＫ信号１２２（図１８（ｗ）
参照）がインバータ７１により反転出力される“Ｈ”レ
ベルの信号との論理積がとられて反転され、ＲＥＡＤ信
号１２８（図１８（ｘ）参照）が活性化されて“Ｈ”レ
ベルの信号として出力される。

【０００９】出力制御回路１８においては、リード制御
回路１７より出力される“Ｈ”レベルのＲＥＡＤ信号１
２８が、内部ＣＬＫ信号１２３の第６の立ち上がりにお
いて取込まれて、ＯＥ信号１２９（図１８（ｙ）参照）
が活性化されて“Ｈ”レベルの信号として出力され、出
力回路１９に入力される。出力回路１９においては、リ
ード・データ１３０が、活性化されたＯＥ信号によるゲ
ート制御作用を介して、データ出力信号１３１（図１８
（ｚ）参照）として外部に出力される。

【００１０】なお、内部ＣＬＫ信号１２３の第８の立ち
上がりにおいてプリチャージ・コマンドを入力して、第
９の立ち上がりにおいてデータ出力信号１３１をＨｉ−
ｚにするために、第８および第９の立ち上がり時におけ
るＤＱＭ信号１０５（図１８（ｆ）参照）は“Ｈ”レベ
ルに設定される。また、内部ＣＬＫ信号１２３の第８の
立ち上がりにおいてプリチャージ・コマンドが入力され
て、ＰＲＥモード判定回路１１より出力されるＰＲＥ信
号１１９（図１８（ｎ）参照）が活性化されて“Ｈ”レ
ベルの信号として出力され、その後、内部ＲＡＳ信号１
２４が非活性化されて“Ｈ”レベルとなって、ＲＷ制御
回路１６より出力されるＰＥＮ信号１２５が非活性化さ
れて“Ｌ”レベルとなる。この場合に、内部ＣＬＫ信号
１２３の第８の立ち上がりにおいては、内部ＤＱＭ信号
１１１（図１８（ｌ）参照）が“Ｈ”レベルの状態にあ
るため、ＤＱＭ信号取込回路１４より出力されるＡＳＫ
信号１２２（図１８（ｗ）参照）は活性化されて“Ｈ”
レベルとなり、リード制御回路１７より出力されるＲＥ
ＡＤ信号１２８は非活性化されて“Ｌ”レベルとなる。
そして、内部ＣＬＫ信号１２３の第９の立ち上がりにお
いては、当該“Ｌ”レベルのＲＥＡＤ信号１２８が取込
まれて、出力制御回路１８より出力されるＯＥ信号１２
９が非活性化されて“Ｌ”レベルとなり、出力回路１９
においては、“Ｌ”レベルのＯＥ信号１２９によるゲー
ト制御作用を介して、データ出力信号１３１はＨｉ−ｚ
となる。

【００１１】次に、図９および図１９（ａ）〜（ｙ）の
タイミング図を参照して、本従来例のＣＬ２動作モード
時における動作について説明する。当該ＣＬ２内部同期
動作モードにおいては上述のＣＬ３内部同期動作モード
とは異なり、内部ＣＬＫ信号１２３（図１９（ｇ）参
照）の第３の立ち上がりにおいてリード・コマンドが入
力されて、ＲＥＡＤ信号１２８（図１９（ｗ）参照）が
活性化されて“Ｈ”レベルとなり、内部ＣＬＫ信号１２
３の第４の立ち上がりにおいて、当該“Ｈ”レベルのＲ
ＥＡＤ信号１２８が出力制御回路１８に取込まれて、出
力制御回路１８より出力されるＯＥ信号１２９（図１９
（ｘ）参照）が活性化されて“Ｈ”レベルで出力され
る。内部ＣＬＫ信号１２３の第６の立ち上がりにおいて
プリチャージ・コマンドが入力され、内部ＣＬＫ信号１
２３の第７の立ち上がりにおいてデータ出力信号１３１
（図１９（ｙ）参照）をＨｉ−ｚとするために、内部Ｃ
ＬＫ信号１２３の第６の立ち上がりにおける内部ＤＱＭ
信号１１１（図１９（ｌ）参照）は“Ｈ”レベルに設定
される。上述のように、内部ＣＬＫ信号１２３の第６の
立ち上がりにおいてプリチャージ・コマンドが入力さ
れ、ＰＲＥモード発生回路１１より出力されるＰＲＥ信
号１１９（図１９（ｎ）参照）が活性化されて“Ｈ”レ
ベルとなり、その後、内部ＲＡＳ発生回路１５より出力
される内部ＲＡＳ信号１２４（図１９（ｒ）参照）が非
活性化されて“Ｈ”レベルとなって、これを受けて、Ｒ
Ｗ制御回路１６より出力されるＰＥＮ信号１２５（図１
９（ｔ）参照）は非活性化されて“Ｈ”レベルとなる。

【００１２】上述のように、内部ＣＬＫ信号１２３の第
６の立ち上がりにおいて、内部ＤＱＭ信号１１１が
“Ｈ”レベルに設定されるために、ＤＱＭ信号取込回路
１４より出力されるＡＳＫ１２２は活性化されて“Ｈ”
レベルとなり、これにより、リード制御回路１７より出
力されるＲＥＡＤ信号１２８は非活性化されて“Ｌ”レ
ベルで出力される。内部ＣＬＫ信号１２３の第７の立ち
上がりにおいては、この“Ｌ”レベルのＲＥＡＤ信号１
２８が出力制御回路１８に取込まれて、これにより、出
力制御回路１８より出力されるＯＥ信号１２９は、非活
性化されて“Ｌ”レベルで出力回路１９に入力される。
出力回路１９においては、“Ｌ”レベルのＯＥ信号１２
９によるゲート制御作用を介して、データ出力信号はＨ
ｉ−ｚになる。

【００１３】

【発明が解決しようとする課題】上述した従来の同期式
メモリにおいては、リードのバースト期間中に、プリチ
ャージ・コマンドを入力してデータ出力信号をＨｉ−ｚ
とする際に、ＤＱＭ信号を“Ｌ”レベルから“Ｈ”レベ
ルにすることが必要となるが、リード制御回路に対し
て、プリチャージ・コマンドに対応する制御作用が行わ
れていないために、ＣＬ２内部同期動作モード時におけ
る場合と、ＣＬ３内部同期動作モード時における場合と
では、当該ＤＱＭ信号を“Ｌ”レベルから“Ｈ”レベル
にする時間区間に差異があり、ＣＬ２内部同期動作モー
ド時においては、プリチャージ・コマンドを入力する時
の内部ＣＬＫ信号の立ち上がりにおいてＤＱＭ信号を
“Ｈ”レベルとしているのに対して、ＣＬ３内部同期動
作モード時においては、プリチャージ・コマンドを入力
する時の内部ＣＬＫ信号の立ち上がりと、次の内部ＣＬ
Ｋ信号の立ち上がりにおいてＤＱＭ信号を“Ｈ”レベル
としている。従って、このようなＤＱＭ信号の入力方式
の差異に起因する使い勝手の悪さに伴ない、ユーザによ
る運用上に支障を生じるという欠点がある。

【００１４】

【課題を解決するための手段】第１の発明の同期式メモ
リは、チップ選択信号（ＣＳ信号）、ロウアドレス・ス
トローブ信号（ＲＡＳ信号）、カラムアドレス・ストロ
ーブ信号（ＣＡＳ信号）およびライト・イネーブル信号
（ＷＥ信号）を含む外部信号入力のデコード出力と、所
定の内部クロック信号（内部ＣＬＫ信号）の入力を受け
てリード・ライト動作モードを判定し、所定の動作開始
信号（ＡＣＴ信号）、動作終了信号（ＰＲＥ信号）、リ
ード・ライト信号（ＲＷ制御信号）および特定のフラグ
信号（ＷＢＳＴ信号）を出力するモード判定回路と、前
記モード判定回路より出力される動作開始信号（ＡＣＴ
信号）および動作終了信号（ＰＲＥ信号）の入力を受け
て、内部全体の動作を制御する内部ロウ・アドレス・ス
トローブ信号（内部ＲＡＳ信号）を生成して出力する内
部ロウ・アドレス・ストローブ信号発生回路（内部ＲＡ
Ｓ発生回路）と、前記モード判定回路より出力されるリ
ード・ライト信号（ＲＷ制御信号）の入力と、前記内部
ロウ・アドレス・ストローブ信号発生回路（内部ＲＡＳ
発生回路）より出力される内部ロウ・アドレス・ストロ
ーブ信号（内部ＲＡＳ信号）の入力を受けて、所定のデ
ータのリード・ライト動作を制御するリード・ライト開
始制御信号（ＰＥＮ信号）を生成して出力するリード・
ライト制御回路（ＲＷ制御回路）と、外部から入力され
る所定のデータ制御信号（ＤＱＭ信号）を入力して、リ
ード・ライト停止制御信号（ＭＡＳＫ信号）を生成して
出力するデータ制御信号取込回路（ＤＱＭ信号取込回
路）と、プリチャージ・コマンド入力時に前記モード判
定回路より出力される動作終了信号（ＰＲＥ信号）によ
りリセットされ、前記リード・ライト制御回路（ＲＷ制
御回路）より出力されるリード・ライト開始制御信号
（ＰＥＮ信号）、前記モード判定回路より出力される前
記特定のフラグ信号（ＷＢＳＴ信号）、および前記デー
タ制御信号取込回路（ＤＱＭ信号取込回路）より出力さ
れるリード・ライト停止制御信号（ＭＡＳＫ信号）を入
力し、所定の内部クロック信号（内部ＣＬＫ信号）に同
期して複数の内部同期動作モードの各動作モードに対応
するリード許可信号（ＲＥＡＤ信号）を生成して出力す
るリード制御回路と、前記リード制御回路より出力され
るリード許可信号（ＲＥＡＤ信号）を前記内部クロック
信号（内部ＣＬＫ信号）に同期して取込み、所定のデー
タ出力制御信号（ＯＥ信号）を出力する出力制御回路
と、所定のリード・デ−タ信号を入力し、前記出力制御
回路より出力されるデータ出力制御信号（ＯＥ信号）に
よるゲート制御作用を介して、所定のデータ出力信号を
外部に出力する出力回路とを少なくとも備えて構成さ
れ、バースト・リード時において、前記モード判定回路
より出力される前記動作終了信号（ＰＲＥ信号）により
プリチャージ制御を行うことを特徴としている。

【００１５】また、第２の発明の同期式メモリは、チッ
プ選択信号（ＣＳ信号）、ロウアドレス・ストローブ信
号（ＲＡＳ信号）、カラムアドレス・ストローブ信号
（ＣＡＳ信号）およびライト・イネーブル信号（ＷＥ信
号）を含む外部信号入力のデコード出力と、所定の内部
クロック信号（内部ＣＬＫ信号）の入力を受けてリード
・ライト動作モードを判定し、所定の動作開始信号（Ａ
ＣＴ信号）、動作終了信号（ＰＲＥ信号）、リード・ラ
イト信号（ＲＷ制御信号）および特定のフラグ信号（Ｗ
ＢＳＴ信号）を出力するモード判定回路と、前記モード
判定回路より出力される動作開始信号（ＡＣＴ信号）お
よび動作終了信号（ＰＲＥ信号）の入力を受けて、内部
全体の動作を制御する内部ロウ・アドレス・ストローブ
信号（内部ＲＡＳ信号）を生成して出力する内部ロウ・
アドレス・ストローブ信号発生回路（内部ＲＡＳ発生回
路）と、前記モード判定回路より出力されるリード・ラ
イト信号（ＲＷ制御信号）の入力と、前記内部ロウ・ア
ドレス・ストローブ信号発生回路（内部ＲＡＳ発生回
路）より出力される内部ロウ・アドレス・ストローブ信
号（内部ＲＡＳ信号）の入力を受けて、所定のデータの
リード・ライト動作を制御するリード・ライト開始制御
信号（ＰＥＮ信号）を生成して出力するリード・ライト
制御回路（ＲＷ制御回路）と、外部から入力される所定
のデータ制御信号（ＤＱＭ信号）を入力して、リード・
ライト停止制御信号（ＭＡＳＫ信号）を生成して出力す
るデータ制御信号取込回路（ＤＱＭ信号取込回路）と、
プリチャージ・コマンド入力時に、前記内部ロウ・アド
レス・ストローブ信号発生回路（内部ＲＡＳ発生回路）
より出力される内部ロウ・アドレス・ストローブ信号
（内部ＲＡＳ信号）によりリセットされ、前記リード・
ライト制御回路（ＲＷ制御回路）より出力されるリード
・ライト開始制御信号（ＰＥＮ信号）、前記モード判定
回路より出力される前記特定のフラグ信号（ＷＢＳＴ信
号）、および前記データ制御信号取込回路（ＤＱＭ信号
取込回路）より出力されるリード・ライト停止制御信号
（ＭＡＳＫ信号）を入力し、前記内部クロック信号（内
部ＣＬＫ信号）に同期して複数の内部同期動作モードの
各動作モードに対応するリード許可信号（ＲＥＡＤ信
号）を生成して出力するリード制御回路と、前記リード
制御回路より出力されるリード許可信号（ＲＥＡＤ信
号）を前記内部クロック信号（内部ＣＬＫ信号）に同期
して取込み、所定のデータ出力制御信号（ＯＥ信号）を
出力する出力制御回路と、所定のリード・デ−タ信号を
入力し、前記出力制御回路より出力されるデータ出力制
御信号（ＯＥ信号）によるゲート制御作用を介して、所
定のデータ出力信号を外部に出力する出力回路とを少な
くとも備えて構成され、バースト・リード時において、
前記内部ロウ・アドレス・ストローブ信号発生回路（内
部ＲＡＳ発生回路）より出力される内部ロウ・アドレス
・ストローブ信号（内部ＲＡＳ信号）によりプリチャー
ジ制御を行うことを特徴としている。

【００１６】なお、前記第１の発明において、前記リー
ド制御回路は、前記特定のフラグ信号（ＷＢＳＴ信号）
を反転して出力する第１のインバータと、前記リード・
ライト開始制御信号（ＰＥＮ信号）と前記第１のインバ
ータの出力信号との論理積を演算出力する第１のＮＡＮ
Ｄ回路と、前記第１のＮＡＮＤ回路の出力信号を反転し
て出力する第２のインバータと、前記動作終了信号（Ｐ
ＲＥ信号）によりリセットされ、ＣＫ端子に入力される
前記内部クロック信号（内部ＣＬＫ信号）を介して前記
第２のインバータの出力信号を取込むＤフリップフロッ
プと、前記第２のインバータの出力信号と前記Ｄフリッ
プフロップの出力信号を入力し、ＣＬ２内部同期動作モ
ードおよびＣＬ３内部同期動作モードのそれぞれの動作
モードに対応する所定レベルのフラグ信号入力を介し
て、何れか一方の出力信号を選択して出力する選択回路
と、前記リード・ライト停止制御信号（ＭＡＳＫ信号）
を反転して出力する第３のインバータと、前記選択回路
の出力信号と前記第３のインバータの出力信号との論理
積を演算出力する第２のＮＡＮＤ回路と、前記第２のＮ
ＡＮＤ回路の出力信号を反転して出力する第４のインバ
ータとを備えて構成してもよい。

【００１７】また、前記第２の発明において、前記リー
ド制御回路は、前記特定のフラグ信号（ＷＢＳＴ信号）
を反転して出力する第１のインバータと、前記リード・
ライト開始制御信号（ＰＥＮ信号）と前記第１のインバ
ータの出力信号との論理積を演算出力する第１のＮＡＮ
Ｄ回路と、前記第１のＮＡＮＤ回路の出力信号を反転し
て出力する第２のインバータと、前記内部ロウ・アドレ
ス・ストローブ信号（内部ＲＡＳ信号）によりリセット
され、ＣＫ端子に入力される前記内部クロック信号（内
部ＣＬＫ信号）を介して前記第２のインバータの出力信
号を取込むＤフリップフロップと、前記第２のインバー
タの出力信号と前記Ｄフリップフロップの出力信号とを
入力し、ＣＬ２内部同期動作モードおよびＣＬ３内部同
期動作モードのそれぞれの動作モードに対応する所定レ
ベルのフラグ信号入力を介して、何れか一方の出力信号
を選択して出力する選択回路と、前記リード・ライト停
止制御信号（ＭＡＳＫ信号）を反転して出力する第３の
インバータと、前記選択回路の出力信号と前記第３のイ
ンバータの出力信号との論理積を演算出力する第２のＮ
ＡＮＤ回路と、前記第２のＮＡＮＤ回路の出力信号を反
転して出力する第４のインバータとを備えて構成しても
よい。

【００１８】

【発明の実施の形態】次に、本発明について図面を参照
して説明する。

【００１９】図１は本発明の第１の実施形態を示すブロ
ック図である。図１に示されるように、本実施形態は、
ＣＳ信号１０１、ＲＡＳ信号１０２、ＣＡＳ信号１０
３、ＷＥ信号１０４、ＤＱＭ信号１０５およびＣＬＫ信
号１０６を入力し、それぞれ増幅して出力する入力回路
１、２、３、４、５および６と、それぞれ入力回路１、
２、３および４より出力されるＣＳ信号１０７、ＲＡＳ
信号１０８、ＣＡＳ信号１０９およびＷＥ信号１１０を
入力して、ＡＣＴ信号１１３、ＰＲＥ信号１１４、ＲＷ
制御信号１１５、ＲＤ制御信号１１６およびＷＴ制御信
号１１７を出力するモードデコード回路７と、入力回路
６より出力されるＣＬＫ信号１１２を入力して、内部Ｃ
ＬＫ信号１２３を出力する内部ＣＬＫ発生回路８と、入
力回路５より出力される内部ＤＱＭ信号１１１および内
部ＣＬＫ信号１２３を入力して、ＭＡＳＫ信号１２２を
出力するＤＱＭ信号取込み回路１４と、内部に、ＡＣＴ
コード判定回路１０、ＰＲＥモード判定回路１１、ＲＷ
モード判定回路１２およびＲ／Ｗ判定回路１３を含み、
上記のＡＣＴ信号１１３、ＰＲＥ信号１１４、ＲＷ制御
信号１１５、ＲＤ制御信号１１６、ＷＴ制御信号１１７
および内部ＣＬＫ信号１２３を入力して、ＡＣＴ信号１
１８、ＰＲＥ信号１１９、ＲＷ制御信号１２０およびＷ
ＢＳＴ信号１２１を出力するモード判定回路９と、ＡＣ
Ｔ信号１１８およびＰＲＥ信号１１９を入力して、内部
ＲＡＳ信号１２４を出力する内部ＲＡＳ発生回路１５
と、内部ＲＡＳ発生回路１５より出力される内部ＲＡＳ
信号１２４およびＲＷモード判定回路１２より出力され
るＲＷ制御信号１２０を入力して、ＰＥＮ信号１２５を
出力するＲＷ制御回路１６と、ＰＲＥモード判定回路１
１より出力されるＰＲＥ信号１１９、ＲＷ制御回路１６
より出力されるＰＥＮ信号１２５、Ｒ／Ｗ判定回路１３
より出力されるＷＢＳＴ信号１２１、ＤＱＭ信号取込回
路１４より出力されるＭＡＳＫ信号１２２、内部ＣＬＫ
発生回路８より出力される内部ＣＬＫ信号１２３を入力
し、ＣＬ２内部同期動作モードに対応するフラグ信号１
２６、またはＣＬ３内部同期動作モードに対応するフラ
グ信号１２７の入力を受けて、それぞれの内部同期モー
ドにおけるＲＥＡＤ信号１２８を出力するリード制御回
路１７と、このＲＥＡＤ信号１２８および内部ＣＬＫ信
号１２３を入力して、ＣＥ信号１２９を出力する出力制
御回路１８と、リード・データ信号１３０を入力し、Ｃ
Ｅ信号１２９のゲート制御作用を介してデータ出力信号
１３１を出力する出力回路１９とを備えて構成される。
図９との対比により明らかなように、本実施形態におい
ては、リード制御回路１７に入力される信号として、新
たに、ＰＲＥモード判定回路１１より出力されるＰＲＥ
信号１１９が付加されており、前記従来例とは、当該リ
ード制御回路１７の内部構成を異にしている。

【００２０】図２は、本実施形態におけるリード制御回
路１７の構成を示す図であり、インバータ２０と、ＮＡ
ＮＤ回路２１と、インバータ２２と、Ｄフリップフロッ
プ２３と、選択回路２４と、インバーダ２５と、ＮＡＮ
Ｄ回路２６と、インバータ２７とを備えて構成される。
図２において、リード動作時においては、ＷＢＳＴ信号
１２１は“Ｌ”レベルにて入力され、ＷＢＳＴ信号１２
１のインバータ２０による反転出力とＰＥＮ信号１２５
のＮＡＮＤ回路２１による論理積出力は、インバータ２
２により反転されて信号１３２として出力され、選択回
路２４に入力されるとともに、内部ＣＬＫ信号１２３の
立ち上がりにおいてＤフリップフロップ２３に取込ま
れ、信号１３３として出力されて選択回路２４に入力さ
れる。選択回路２４においては、ＣＬ２内部同期動作モ
ードおよびＣＬ３内部同期動作モードのそれぞれの内部
同期動作モードに対応するフラグ信号１２６（ＣＬ２内
部同期動作モード時には“Ｈ”レベルで、ＣＬ３内部同
期動作モード時には“Ｌ”レベル）およびフラグ信号１
２７（ＣＬ３内部同期動作モード時に“Ｈ”レベルで、
ＣＬ２内部同期動作モード時には“Ｌ”レベル）により
選択制御されて、ＣＬ２内部同期動作モード時において
は１サイクル目において取込まれた信号１３２が選択さ
れて出力され、ＣＬ３内部同期動作モード時においては
２サイクル目において取込まれた信号１３３が選択され
て出力されて、信号１３４としてＮＡＮＤ回路２６に入
力される。ＮＡＮＤ回路２６においては、ＭＡＳＫ信号
１２２がインバータ２５により反転されてＮＡＮＤ回路
２６に入力されており、信号１３４との論理積がとられ
インバータ２７により反転されて、ＲＥＡＤ信号１２８
として出力される。なお、図１において、リード制御回
路１７以外の各構成要素の機能については、従来例の場
合と同様である。

【００２１】次に、図１および図３（ａ）〜（ｖ）のタ
イミング図を参照して、本実施形態のＣＬ３内部同期動
作モード時における動作について説明する。図３のタイ
ミング図が、前述の従来例における図１７のタイミング
図と異なる点は、内部ＣＬＫ信号１２３（図３（ｇ）参
照）の第８の立ち上がりにおいて、プリチャージ・コマ
ンドが入力されてＰＲＥモード判定回路１１より出力さ
れるＰＲＥ信号１１９（図３（ｍ）参照）が活性化され
て“Ｈ”レベルとなり、その後において、内部ＲＡＳ発
生回路１５より出力される内部ＲＡＳ信号１２４（図３
（ｒ）参照）が非活性化されて“Ｈ”レベルとなり、こ
れを受けて、ＲＷ制御回路１６より出力されるＰＥＮ信
号１２５（図３（ｓ）参照）が非活性化されて“Ｌ”レ
ベルとなり、同時に、リード制御回路１７より出力され
るＲＥＡＤ信号１２８（図３（ｔ）参照）が、非活性化
されて“Ｌ”レベルとして出力されることである。そし
て、内部ＣＬＫ信号１２３の第９の立ち上がりにおいて
は、“Ｌ”レベルのＲＥＡＤ信号１２８が出力制御回路
１８に取込まれて、当該出力制御回路１８からはＯＥ信
号１２９（図３（ｕ）参照）が非活性化されて“Ｌ”レ
ベルにて出力され、出力回路１９においては、“Ｌ”レ
ベルのＯＥ信号１２９によるゲート制御作用を介してデ
ータ出力信号１３１（図３（ｗ）参照）はＨｉ−ｚとな
る。即ち、内部ＣＬＫ信号１２３の第８および第９の立
ち上がりにおいては、出力回路１９におけるデータ出力
信号１３１をＨｉ−ｚとすることができる。それ以外の
ＣＬ３内部同期動作モード時における動作は、従来例の
場合と同様である。

【００２２】次に、図１および図４（ａ）〜（ｖ）のタ
イミング図を参照して、本実施形態のＣＬ２内部同期動
作モード時における動作について説明する。ＣＬ２内部
同期動作モード時における動作が、前述のＣＬ３内部同
期動作モード時における動作と異なり、内部ＣＬＫ信号
１２３（図４（ｇ）参照）の第３の立ち上がりにおい
て、リード・コマンドが入力されてリード制御回路１７
より出力されるＲＥＥＤ信号１２８（図３（ｔ）参照）
が活性化されて“Ｈ”レベルとなり、内部ＣＬＫ信号１
２３の第４の立ち上がりにおいて、当該“Ｈ”レベルの
ＲＥＥＤ信号１２８が出力制御回路１８に取込まれて、
当該出力制御回路１８からはＯＥ信号１２９（図４
（ｕ）参照）が活性化されて“Ｈ”レベルにて出力され
る。また、内部ＣＬＫ信号１２３の第６の立ち上がりに
おいてプリチャージ・コマンドが入力され、ＰＲＥモー
ド判定回路１１より出力されるＰＲＥ信号１１９（図４
（ｍ）参照）が活性化されて“Ｈ”レベルとなり、その
後において、内部ＲＡＳ発生回路１５より出力される内
部ＲＡＳ信号１２４（図４（ｒ）参照）が非活性化され
て“Ｈ”レベルとなり、これを受けて、ＲＷ制御回路１
６より出力されるＰＥＮ信号１２５（図４（ｓ）参照）
が非活性化されて“Ｌ”レベルとなり、同時に、リード
制御回路１７より出力されるＲＥＡＤ信号１２８（図４
（ｔ）参照）が、非活性化されて“Ｌ”レベルとして出
力される。そして、内部ＣＬＫ信号１２３の第７の立ち
上がりにおいては、“Ｌ”レベルのＲＥＡＤ信号１２８
が出力制御回路１８に取込まれて、当該出力制御回路１
８からはＯＥ信号１２９（図４（ｕ）参照）が非活性化
されて“Ｌ”レベルにて出力され、出力回路１９におい
ては、“Ｌ”レベルのＯＥ信号１２９によるゲート制御
作用を介してデータ出力信号１３１（図４（ｗ）参照）
はＨｉ−ｚとなる。即ち、内部ＣＬＫ信号１２３の第６
の立ち上がりにおいては、内部ＤＱＭ信号１０５（図４
（ｆ）参照）が“Ｌ”レベルの状態のままであっても、
内部ＣＬＫ信号１２３の第７においては、出力回路１９
においては、“Ｌ”レベルのＯＥ信号１２９によるゲー
ト制御作用を介してデータ出力信号１３１をＨｉ−ｚに
することができる。

【００２３】図５は、本発明の第２の実施形態を示すブ
ロック図である。図５に示されるように、本実施形態
は、ＣＳ信号１０１、ＲＡＳ信号１０２、ＣＡＳ信号１
０３、ＷＥ信号１０４、ＤＱＭ信号１０５およびＣＬＫ
信号１０６を入力し、それぞれ増幅して出力する入力回
路１、２、３、４、５および６と、それぞれ入力回路
１、２、３および４より出力されるＣＳ信号１０７、Ｒ
ＡＳ信号１０８、ＣＡＳ信号１０９およびＷＥ信号１１
０を入力して、ＡＣＴ信号１１３、ＰＲＥ信号１１４、
ＲＷ制御信号１１５、ＲＤ制御信号１１６およびＷＴ制
御信号１１７を出力するモードデコード回路７と、入力
回路６より出力されるＣＬＫ信号１１２を入力して、内
部ＣＬＫ信号１２３を出力する内部ＣＬＫ発生回路８
と、入力回路５より出力される内部ＤＱＭ信号１１１お
よび内部ＣＬＫ信号１２３を入力して、ＭＡＳＫ信号１
２２を出力するＤＱＭ信号取込回路１４と、内部に、Ａ
ＣＴモード判定回路１０、ＰＲＥモード判定回路１１、
ＲＷモード判定回路１２およびＲＷ判定回路１３を含
み、上記のＡＣＴ１１３、ＰＲＥ信号１１４、ＲＷ制御
信号１１５、ＲＤ制御信号１１６、ＷＴ制御信号１１７
および内部ＣＬＫ信号１２３を入力して、ＡＣＴ信号１
１８、ＰＲＥ信号１１９、ＲＷ制御信号１２０およびＷ
ＢＳＴ信号１２１を出力するモード判定回路９と、ＡＣ
Ｔ信号１１８およびＰＲＥ信号１１９を入力して、内部
ＲＡＳ信号１２４を出力する内部ＲＡＳ発生回路１５
と、内部ＲＡＳ信号１２４およびＲＷ制御信号１２０を
入力して、ＰＥＮ信号１２５を出力するＲＷ制御回路１
６と、ＰＥＮ信号１２５、ＷＢＳＴ信号１２１、ＭＡＳ
Ｋ信号１２２、内部ＲＡＳ信号１２４および内部ＣＬＫ
信号１２３を入力し、ＣＬ２内部同期動作モードに対応
するフラグ信号１２６、またはＣＬ３内部同期動作モー
ドに対応するフラグ信号１２７の入力を受けて、それぞ
れの内部同期動作モードにおけるＲＥＡＤ信号１２８を
出力するリード制御回路１７と、このＲＥＡＤ信号１２
８および内部ＣＬＫ信号１２３を入力して、ＯＥ信号１
２９を出力する出力制御回路１８と、読出しデータ信号
１３０を入力し、ＯＥ信号１２９のゲート制御作用を介
してデータ出力信号１３１を出力する出力回路１９とを
備えて構成される。図１との対比により明らかなよう
に、本実施形態と第１の実施形態との相違点は、本実施
形態においては、図６のリード制御回路１７におけるＤ
フリップフロップ２４のＲ端子に対するリセット信号と
して、ＰＲＥモード判定回路１１より出力されるＰＲＥ
信号１１９の代わりに、内部ＲＡＳ発生回路１５より出
力される内部ＲＡＳ信号１２４が入力されていることで
あり、ＣＬ２内部同期動作モードおよびＣＬ３内部同期
動作モードのそれぞれの内部同期動作モードに対応し
て、ＷＢＳＴ信号１２１、ＭＡＳＫ信号１２２、ＰＥＮ
信号１２５および内部ＣＬＫ信号１２３の入力を受け
て、ＲＥＡＤ信号１２８が出力される動作については、
第１の実施形態の場合と同様である。また、リード制御
回路１７以外の他の構成要素の動作については、云うま
でもなく第１の実施形態の場合と同様であり、その説明
は省略する。

【００２４】なお、図７（ａ）〜（ｇ）は、本実施形態
のＣＬ３内部同期動作モードにおける、クロック信号１
０６、内部クロック信号１２３、ＰＲＥ信号１１４、Ａ
ＣＴ信号１１８、ＰＥＮ信号１２５、ＲＥＡＤ信号１２
８およびＯＥ信号１２９を示す動作タイミング図であ
り、特に、図３に示される第１の実施形態のＣＬ３内部
同期動作モードにおける動作タイミング図との相違点が
明示されている。また、図８（ａ）〜（ｇ）は、同じく
本実施形態のＣＬ２内部同期動作モードにおける、クロ
ック信号１０６、内部クロック信号１２３、ＰＲＥ信号
１１４、ＡＣＴ信号１１８、ＰＥＮ信号１２５、ＲＥＡ
Ｄ信号１２８およびＯＥ信号１２９を示す動作タイミン
グ図であり、同様に、図３に示される第１の実施形態の
ＣＬ２内部同期動作モードにおける動作タイミング図と
の相違点が明示されている。

【００２５】以上説明したように、本発明は従来例の場
合とは異なり、リード制御回路１７に対しては、ＰＥＮ
信号１２５、ＷＢＳＴ信号１２１、ＭＡＳＫ信号１２２
および内部ＣＬＫ信号１２３に加えて、新たにＰＲＥ信
号１１９または内部ＲＡＳ信号１２４が入力されてお
り、ＣＬ２内部同期動作モードおよびＣＬ３内部同期動
作モードのそれぞれの内部同期動作モードに対応して、
プリチャージ・コマンドが入力された時点において、当
該ＰＲＥ信号１１９または内部ＲＡＳ信号１２４の何れ
かによりＤフリップフロップ２４がリセットされるよう
に機能しており、ＰＥＮ信号１２５、ＷＢＳＴ信号１２
１およびＭＡＳＫ信号１２２の入力を受けて、内部ＣＬ
Ｋ信号１２３に同期してリードのバースト周期を制御さ
れ、ＲＥＡＤ信号１２８が生成されて出力される。これ
により、プリチャージ・コマンドの入力時に、ＤＱＭ信
号１０５のレベルを“Ｌ”レベルのままの状態にて当該
プリチャージ・コマンドを入力することが可能となり、
ユーザにとっては、余分の制約を受けることなく、入力
操作の簡素化を図ることができるという効果がある。

【００２６】

【発明の効果】以上説明したように、本発明は、プリチ
ャージ・コマンドの入力時において、リード制御回路に
含まれるＤフリップフロップを、ＰＲＥ信号１１９また
は内部ＲＡＳ信号１２４によりリセットすることによ
り、ＣＬ２内部同期動作モード時およびＣＬ３内部同期
動作モード時の何れの内部同期動作モード時において
も、ＤＱＭ信号の入力方法に制約されることなく運用操
作を行うことができるという効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施形態のブロック図である。

【図２】第１の実施形態におけるリード制御回路の回路
図である。

【図３】第１の実施形態のＣＬ３内部同期動作モードに
おける動作信号のタイミング図である。

【図４】第１の実施形態のＣＬ２内部同期動作モードに
おける動作信号のタイミング図である。

【図５】本発明の第２の実施形態のブロック図である。

【図６】第２の実施形態におけるリード制御回路の回路
図である。

【図７】第２の実施形態のＣＬ３内部同期動作モードに
おける動作信号の部分タイミング図である。

【図８】第２の実施形態のＣＬ２内部同期動作モードに
おける動作信号の部分タイミング図である。

【図９】従来例のブロック図である。

【図１０】モードデコード回路の回路図である。

【図１１】内部クロック発生回路の回路図である。

【図１２】モード判定回路の回路図である。

【図１３】ＤＱＭ信号取込み回路の回路図である。

【図１４】内部ＲＡＳ発生回路の回路図である。

【図１５】リード・ライト制御回路の回路図である。

【図１６】出力制御回路の回路図である。

【図１７】従来例におけるリード制御回路の回路図であ
る。

【図１８】従来例のＣＬ３内部同期動作モードにおける
動作信号のタイミング図である。

【図１９】従来例のＣＬ２内部同期動作モードにおける
動作信号のタイミング図である。

【図２０】外部入力信号の組合わせに対するモード一覧
表を示す図である。

【符号の説明】

１〜６入力回路７モードデコード回路８内部ＣＬＫ発生回路９モード判定回路１０ＡＣＴモード判定回路１１ＰＲＥモード判定回路１２ＲＷモード判定回路１３ＲＷ判定回路１４ＤＱＭ信号取込回路１５内部ＲＡＳ発生回路１６ＲＷ制御回路１７リード制御回路１８出力制御回路１９出力回路２０、２２、２５、２７、２８〜３４、４０〜４４、４
６、４８、５３、５７、５８、６２、６４、６６、７
１、７３インバータ２１、２６、３５〜３９、４７、５９〜６１、６５、７
２ＮＡＮＤ回路２３、４９、５０、５４、６３、６８、６９Ｄフリ
ップフロップ２４、７０選択回路４５、６７遅延回路５１、５２、５５、５６ＮＯＲ回路１０１、１０７ＣＳ信号１０２、１０８ＲＡＳ信号１０３、１０９ＣＡＳ信号１０４、１１０ＷＥ信号１０５ＤＱＭ信号１０６、１１２ＣＬＫ信号１１１内部ＤＱＭ信号１１３、１１８ＡＣＴ信号１１４、１１９ＰＲＥ信号１１５、１２０ＲＷ制御信号１１６ＲＤ制御信号１１７ＷＴ制御信号１２１ＷＢＳＴ信号１２２ＭＡＳＫ信号１２３内部ＣＬＫ信号１２４内部ＲＡＳ信号１２５ＰＥＮ信号１２６、１２７フラグ信号１２８ＲＥＡＤ信号１２９ＯＥ信号１３０リード・データ信号１３１データ出力信号１３２〜１３８信号

Claims

(57)【特許請求の範囲】

【請求項１】チップ選択信号、ロウアドレス・ストロ
ーブ信号、カラムアドレス・ストローブ信号およびライ
ト・イネーブル信号を含む外部信号入力のデコード出力
と、所定の内部クロック信号の入力を受けてリード・ラ
イト動作モードを判定し、所定の動作開始信号、動作終
了信号、リード・ライト信号および特定のフラグ信号を
出力するモード判定回路と、前記モード判定回路より出力される動作開始信号および
動作終了信号の入力を受けて、内部全体の動作を制御す
る内部ロウ・アドレス・ストローブ信号を生成して出力
する内部ロウ・アドレス・ストローブ信号発生回路と、前記モード判定回路より出力されるリード・ライト信号
の入力と、前記内部ロウ・アドレス・ストローブ信号発
生回路より出力される内部ロウ・アドレス・ストローブ
信号の入力を受けて、所定のデータのリード・ライト動
作を制御するリード・ライト開始制御信号を生成して出
力するリード・ライト制御回路と、外部から入力される所定のデータ制御信号を入力して、
リード・ライト停止制御信号を生成して出力するデータ
制御信号取込回路と、プリチャージ・コマンド入力時に前記モード判定回路よ
り出力される動作終了信号によりリセットされ、前記リ
ード・ライト制御回路より出力されるリード・ライト開
始制御信号、前記モード判定回路より出力される前記特
定のフラグ信号、および前記データ制御信号取込回路よ
り出力されるリード・ライト停止制御信号を入力し、所
定の内部クロック信号に同期して複数の内部同期動作モ
ードの各動作モードに対応するリード許可信号を生成し
て出力するリード制御回路と、前記リード制御回路より出力されるリード許可信号を前
記内部クロック信号に同期して取込み、所定のデータ出
力制御信号を出力する出力制御回路と、所定のリード・デ−タ信号を入力し、前記出力制御回路
より出力されるデータ出力制御信号によるゲート制御作
用を介して、所定のデータ出力信号を外部に出力する出
力回路と、を少なくとも備えて構成され、バースト・リード時にお
いて、前記モード判定回路より出力される前記動作終了
信号によりプリチャージ制御を行うことを特徴とする同
期式メモリ。
【請求項２】チップ選択信号、ロウアドレス・ストロ
ーブ信号、カラムアドレス・ストローブ信号およびライ
ト・イネーブル信号を含む外部信号入力のデコード出力
と、所定の内部クロック信号の入力を受けてリード・ラ
イト動作モードを判定し、所定の動作開始信号、動作終
了信号、リード・ライト信号および特定のフラグ信号を
出力するモード判定回路と、前記モード判定回路より出力される動作開始信号および
動作終了信号の入力を受けて、内部全体の動作を制御す
る内部ロウ・アドレス・ストローブ信号を生成して出力
する内部ロウ・アドレス・ストローブ信号発生回路と、前記モード判定回路より出力されるリード・ライト信号
の入力と、前記内部ロウ・アドレス・ストローブ信号発
生回路より出力される内部ロウ・アドレス・ストローブ
信号の入力を受けて、所定のデータのリード・ライト動
作を制御するリード・ライト開始制御信号を生成して出
力するリード・ライト制御回路と、外部から入力される所定のデータ制御信号を入力して、
リード・ライト停止制御信号を生成して出力するデータ
制御信号取込回路と、プリチャージ・コマンド入力時
に、前記内部ロウ・アドレス・ストローブ信号発生回路
より出力される内部ロウ・アドレス・ストローブ信号に
よりリセットされ、前記リード・ライト制御回路より出
力されるリード・ライト開始制御信号、前記モード判定
回路より出力される前記特定のフラグ信号、および前記
データ制御信号取込回路より出力されるリード・ライト
停止制御信号を入力し、前記内部クロック信号に同期し
て複数の内部同期動作モードの各動作モードに対応する
リード許可信号を生成して出力するリード制御回路と、前記リード制御回路より出力されるリード許可信号を前
記内部クロック信号に同期して取込み、所定のデータ出
力制御信号を出力する出力制御回路と、所定のリード・
デ−タ信号を入力し、前記出力制御回路より出力される
データ出力制御信号によるゲート制御作用を介して、所
定のデータ出力信号を外部に出力する出力回路と、を少なくとも備えて構成され、バースト・リード時にお
いて、前記内部ロウ・アドレス・ストローブ信号発生回
路より出力される内部ロウ・アドレス・ストローブ信号
によりプリチャージ制御を行うことを特徴とする同期式
メモリ。
【請求項３】前記リード制御回路が、前記特定のフラ
グ信号を反転して出力する第１のインバータと、前記リード・ライト開始制御信号と前記第１のインバー
タの出力信号との論理積を演算出力する第１のＮＡＮＤ
回路と、前記第１のＮＡＮＤ回路の出力信号を反転して出力する
第２のインバータと、前記動作終了信号によりリセットされ、ＣＫ端子に入力
される前記内部ＣＬＫ信号を介して前記第２のインバー
タの出力信号を取込むＤフリップフロップと、前記第２のインバータの出力信号と前記Ｄフリップフロ
ップの出力信号を入力し、ＣＬ２内部同期動作モードお
よびＣＬ３内部同期動作モードのそれぞれの動作モード
に対応する所定レベルのフラグ信号入力を介して、何れ
か一方の出力信号を選択して出力する選択回路と、前記リード・ライト停止制御信号を反転して出力する第
３のインバータと、前記選択回路の出力信号と前記第３のインバータの出力
信号との論理積を演算出力する第２のＮＡＮＤ回路と、前記第２のＮＡＮＤ回路の出力信号を反転して出力する
第４のインバータと、を備えて構成されることを特徴とする請求項１記載の同
期式メモリ。
【請求項４】前記リード制御回路が、前記特定のフラ
グ信号を反転して出力する第１のインバータと、前記リード・ライト開始制御信号と前記第１のインバー
タの出力信号との論理積を演算出力する第１のＮＡＮＤ
回路と、前記第１のＮＡＮＤ回路の出力信号を反転して出力する
第２のインバータと、前記内部ロウ・アドレス・ストローブ信号によりリセッ
トされ、ＣＫ端子に入力される前記内部クロック信号を
介して前記第２のインバータの出力信号を取込むＤフリ
ップフロップと、前記第２のインバータの出力信号と前記Ｄフリップフロ
ップの出力信号とを入力し、ＣＬ２内部同期動作モード
およびＣＬ３内部同期動作モードのそれぞれの動作モー
ドに対応する所定レベルのフラグ信号入力を介して、何
れか一方の出力信号を選択して出力する選択回路と、前記リード・ライト停止制御信号を反転して出力する第
３のインバータと、前記選択回路の出力信号と前記第３のインバータの出力
信号との論理積を演算出力する第２のＮＡＮＤ回路と、前記第２のＮＡＮＤ回路の出力信号を反転して出力する
第４のインバータと、を備えて構成されることを特徴とする請求項２記載の同
期式メモリ。