JP2806997B2 - 復調器 - Google Patents
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- H04L27/233—Demodulator circuits; Receiver circuits using non-coherent demodulation
- H04L27/2332—Demodulator circuits; Receiver circuits using non-coherent demodulation using a non-coherent carrier
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- H03D3/00—Demodulation of angle-, frequency- or phase- modulated oscillations
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- H04L27/10—Frequency-modulated carrier systems, i.e. using frequency-shift keying
- H04L27/14—Demodulator circuits; Receiver circuits
- H04L27/144—Demodulator circuits; Receiver circuits with demodulation using spectral properties of the received signal, e.g. by using frequency selective- or frequency sensitive elements
- H04L27/152—Demodulator circuits; Receiver circuits with demodulation using spectral properties of the received signal, e.g. by using frequency selective- or frequency sensitive elements using controlled oscillators, e.g. PLL arrangements
- H04L27/1525—Demodulator circuits; Receiver circuits with demodulation using spectral properties of the received signal, e.g. by using frequency selective- or frequency sensitive elements using controlled oscillators, e.g. PLL arrangements using quadrature demodulation
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- Physics & Mathematics (AREA)
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、復調器、更に詳しくいえば、データで角度
数変調された伝送信号を受信し、そのデータを復調する
集積回路（IC）に適した、回路規模の小さいディジタル
信号処理の復調器に関する。
数変調された伝送信号を受信し、そのデータを復調する
集積回路（IC）に適した、回路規模の小さいディジタル
信号処理の復調器に関する。
角度変調された受信入力信号の、あらかじめ定められ
た中心周波数に対する偏差量を検出することによって復
調信号を得る復調器としては、従来から、セラミックデ
ィスクリミネータ、クォドラチャ復調器等が広く用いら
れている。しかしながら、これらは、セラミック素子
や、90゜位相シフト用インダクタンス素子などIC化に適
さないデバイスを必要とし、また処理対象となる搬送波
が特定の周波数に限定されるため、ヘテロダイン受信機
に応答が限られるなど、小型化に問題があった。
た中心周波数に対する偏差量を検出することによって復
調信号を得る復調器としては、従来から、セラミックデ
ィスクリミネータ、クォドラチャ復調器等が広く用いら
れている。しかしながら、これらは、セラミック素子
や、90゜位相シフト用インダクタンス素子などIC化に適
さないデバイスを必要とし、また処理対象となる搬送波
が特定の周波数に限定されるため、ヘテロダイン受信機
に応答が限られるなど、小型化に問題があった。
このため近年では、入力信号である受信波あるいは中
間周波と同一の周波数を有し、互いに位相がπ/2ラジア
ンだけ異なる２つの互いに直交するベースバンド信号
（以下、Ｉ信号、Ｑ信号と称する）を選択した後、チャ
ンネル選択して復調処理を行う、いわゆる直接検波がIC
化に適した復調器の１つとして着目されている。直接検
波方式の復調器は原理的には第２図に示す回路で構成さ
れる。
間周波と同一の周波数を有し、互いに位相がπ/2ラジア
ンだけ異なる２つの互いに直交するベースバンド信号
（以下、Ｉ信号、Ｑ信号と称する）を選択した後、チャ
ンネル選択して復調処理を行う、いわゆる直接検波がIC
化に適した復調器の１つとして着目されている。直接検
波方式の復調器は原理的には第２図に示す回路で構成さ
れる。
角度変調された受信信号Ｒ（ｔ）は次式で表される。
Ｒ（ｔ）＝Acos｛ωｃ＋θ（ｔ）｝ （１） ここで、ωｃは搬送波角周波数、θ（ｔ）は変調信号
である。局部発振回路14の出力信号は受信搬送波角周波
数ωｃとほぼ等しい角周波数を有する。分配移相器15
は、局部発振回路14の出力信号を２分配した後、相互位
相差をπ/2ラジアンに変換する。分配移相器15の２つの
出力信号LI、LQをそれぞれミクサ16及び17に入力し、受
信信号Ｒ（ｔ）の各々を周波数変換する。受信希望信号
の中心周波数と局部発振周波数とがほぼ等しいため周波
数変換後の受信希望周波数が数kHz程度となる。
である。局部発振回路14の出力信号は受信搬送波角周波
数ωｃとほぼ等しい角周波数を有する。分配移相器15
は、局部発振回路14の出力信号を２分配した後、相互位
相差をπ/2ラジアンに変換する。分配移相器15の２つの
出力信号LI、LQをそれぞれミクサ16及び17に入力し、受
信信号Ｒ（ｔ）の各々を周波数変換する。受信希望信号
の中心周波数と局部発振周波数とがほぼ等しいため周波
数変換後の受信希望周波数が数kHz程度となる。
そこで、直接検波方式においては、ミクサ以降におい
ては、ディジタル信号処理を適用することが容易にな
り、IC化に有利である。２つのA/D変換器18及び19にお
いて、２つのミクサ出力信号をディジタル信号に変換す
る。２つのミクサ16及び17の出力信号には複数チャネル
の受信信号成分で構成されており、受信希望波を選択す
るためにディジタル低域通過フィルタ20及び21で周波数
帯域制限する。２つの低域通過フィルタ20及び21の出力
信号ＩとＱは次式で表されるように互いに直交位相関係
にある。
ては、ディジタル信号処理を適用することが容易にな
り、IC化に有利である。２つのA/D変換器18及び19にお
いて、２つのミクサ出力信号をディジタル信号に変換す
る。２つのミクサ16及び17の出力信号には複数チャネル
の受信信号成分で構成されており、受信希望波を選択す
るためにディジタル低域通過フィルタ20及び21で周波数
帯域制限する。２つの低域通過フィルタ20及び21の出力
信号ＩとＱは次式で表されるように互いに直交位相関係
にある。
Ｉ（ｔ）＝Ａ′・cos｛θ（ｔ）｝ （２） Ｑ（ｔ）＝Ａ′・sin｛θ（ｔ）｝ （３） ここで、Ａ′は低域通過フィルタ出力時の振幅であ
る。リミッタ部１において、次式に示す振幅制限を行
い、その出力信号Ｉ′（ｔ）及びＱ′（ｔ）とする。
る。リミッタ部１において、次式に示す振幅制限を行
い、その出力信号Ｉ′（ｔ）及びＱ′（ｔ）とする。
復調部２においては、まず、振幅制限された信号Ｉ′
（ｔ）とＱ′（ｔ）の微分DI（ｔ）とDQ（ｔ）を求め
る。結果は次式で表される。
（ｔ）とＱ′（ｔ）の微分DI（ｔ）とDQ（ｔ）を求め
る。結果は次式で表される。
DI（ｔ）＝−sin｛θ（ｔ）｝・ｄθ/dt （６） DQ（ｔ）＝cos｛θ（ｔ）｝・ｄθ/dt （７） 次にDI（ｔ）とＱ（ｔ）の積、ならびにDQ（ｔ）とＩ
（ｔ）の積を求める。それぞれの結果を、 DI′（ｔ）とDQ′（ｔ）とすると次式で表される。
（ｔ）の積を求める。それぞれの結果を、 DI′（ｔ）とDQ′（ｔ）とすると次式で表される。
DI′（ｔ）＝−sin2・ｄθ/dt （８） DQ′（ｔ）＝cos2・ｄθ/dt （９） 最後にDQ′（ｔ）とDI′（ｔ）の差を求めると、復調
出力信号Ｏ（ｔ）が得られる。これを次式に示す。
出力信号Ｏ（ｔ）が得られる。これを次式に示す。
Ｏ（ｔ）＝DQ′（ｔ）−DI′（ｔ）＝ｄθ/dt （10） 以下の説明では、リミッタ部１と復調部２を合わせて
復調器と称する。ミクサ以後は先に述べたように、ディ
ジタル信号処理回路の適用が可能であり、安定度ならび
にIC化の点でアナログ信号回路で構成するより有利であ
る。なお、ディジタル信号処理を用いた直接検波による
復調機をもつ受信器に関する公知の技術として、公表特
許公報昭63−500766号がある。
復調器と称する。ミクサ以後は先に述べたように、ディ
ジタル信号処理回路の適用が可能であり、安定度ならび
にIC化の点でアナログ信号回路で構成するより有利であ
る。なお、ディジタル信号処理を用いた直接検波による
復調機をもつ受信器に関する公知の技術として、公表特
許公報昭63−500766号がある。
前述の原理に基づいて、リミッタ部１並びに復調部２
を構成すると第３図の構成になる。リミッタ部１におい
ては、Ｉ′（ｔ）ならびにＱ′（ｔ）を求める式（４）
及び（５）に従い、Ｉ信号とＱ信号の２乗値を２乗計算
回路23及び24で求める。次に２つの２乗値の和を加算器
25で求め、更に平方根計算回路26で平方根を求める。２
つの除算器27及び28においてＩ信号とＱ信号の各々を上
記平方根値で除算することによってＩ′信号ならびに
Ｑ′信号を得る。復調部２においては、式（６）及び
（７）に基づき２つの微分回路29及び30でＩ′ならびに
Ｑ′信号の微分値を求めた後、式（８）及び（９）に基
づき２つの乗算器31及び32でDI信号ならびにDQ信号を求
め、最後に式（10）に基づき減算器で差を求めて復調出
力Ｏ（ｔ）信号を得る。第３図で示したリミッタ部１な
らびに復調部２をディジタルプロセッサでなく専用のデ
ィジタル回路で構成する場合の回路規模を検討する。２
乗ならびに除算を含めて計６個の乗算器を必要とする。
通常の乗算器は加算器の組み合わせで構成され、高速に
乗算処理を行う場合、その回路規模は加算器にデータの
ビット数を掛けたものにほぼ等しくなる。微分回路は差
分回路で構成でき、その構成要素は遅延回路と減算器で
ある。従って、減算器を含めて計４個の加算器を必要と
する。遅延回路はシフトレジスタで構成される。さらに
除算のために逆計算回路を、また平方根計算回路を必要
とする。
を構成すると第３図の構成になる。リミッタ部１におい
ては、Ｉ′（ｔ）ならびにＱ′（ｔ）を求める式（４）
及び（５）に従い、Ｉ信号とＱ信号の２乗値を２乗計算
回路23及び24で求める。次に２つの２乗値の和を加算器
25で求め、更に平方根計算回路26で平方根を求める。２
つの除算器27及び28においてＩ信号とＱ信号の各々を上
記平方根値で除算することによってＩ′信号ならびに
Ｑ′信号を得る。復調部２においては、式（６）及び
（７）に基づき２つの微分回路29及び30でＩ′ならびに
Ｑ′信号の微分値を求めた後、式（８）及び（９）に基
づき２つの乗算器31及び32でDI信号ならびにDQ信号を求
め、最後に式（10）に基づき減算器で差を求めて復調出
力Ｏ（ｔ）信号を得る。第３図で示したリミッタ部１な
らびに復調部２をディジタルプロセッサでなく専用のデ
ィジタル回路で構成する場合の回路規模を検討する。２
乗ならびに除算を含めて計６個の乗算器を必要とする。
通常の乗算器は加算器の組み合わせで構成され、高速に
乗算処理を行う場合、その回路規模は加算器にデータの
ビット数を掛けたものにほぼ等しくなる。微分回路は差
分回路で構成でき、その構成要素は遅延回路と減算器で
ある。従って、減算器を含めて計４個の加算器を必要と
する。遅延回路はシフトレジスタで構成される。さらに
除算のために逆計算回路を、また平方根計算回路を必要
とする。
以上のディジタル信号処理回路のIC化は可能であるが
回路規模が大きくなる。回路安定性ならびに小型化のデ
ィジタル信号処理の利点を満足しても、アナログ信号処
理と比較して消費電力の点で必ずしも有効とはいえな
い。特にこの種の復調機を移動無線機の受信機等の小型
受信機を構成する場合、消費電力が大きいことは重大な
欠点となる。上記公表特許公報昭63−500766号に、回路
規模削減のために簡略化した復調器の構成法が述べられ
ているが、リミッタに乗算器を使用しているため、回路
規模が十分低減されたとは言えない。
回路規模が大きくなる。回路安定性ならびに小型化のデ
ィジタル信号処理の利点を満足しても、アナログ信号処
理と比較して消費電力の点で必ずしも有効とはいえな
い。特にこの種の復調機を移動無線機の受信機等の小型
受信機を構成する場合、消費電力が大きいことは重大な
欠点となる。上記公表特許公報昭63−500766号に、回路
規模削減のために簡略化した復調器の構成法が述べられ
ているが、リミッタに乗算器を使用しているため、回路
規模が十分低減されたとは言えない。
本発明の主な目的は回路規模の小さいディジタル信号
処理による復調器を構成することにある。本発明の他の
目的は上記リミッタ部に乗算器を用いること無くディジ
タル回路で構成することである。
処理による復調器を構成することにある。本発明の他の
目的は上記リミッタ部に乗算器を用いること無くディジ
タル回路で構成することである。
上記目的を達成するために、本発明では、角度変調波
から得られた互いに直交位相関係にある２つのディジタ
ル信号であるＩ信号及びＱ信号のそれぞれの振幅制限を
行うリミッタ部を、上記Ｉ信号及びＱ信号の絶対値を求
める絶対値回路と、上記Ｉ信号及びＱ信号の絶対値の和
又は上記Ｉ信号及びＱ信号の絶対値の大きい方を出力す
る合成器と、上記Ｉ信号及びＱ信号の振幅を変えるスケ
ーラと、上記合成器の出力によって上記スケーラを制御
する制御回路とで構成する。
から得られた互いに直交位相関係にある２つのディジタ
ル信号であるＩ信号及びＱ信号のそれぞれの振幅制限を
行うリミッタ部を、上記Ｉ信号及びＱ信号の絶対値を求
める絶対値回路と、上記Ｉ信号及びＱ信号の絶対値の和
又は上記Ｉ信号及びＱ信号の絶対値の大きい方を出力す
る合成器と、上記Ｉ信号及びＱ信号の振幅を変えるスケ
ーラと、上記合成器の出力によって上記スケーラを制御
する制御回路とで構成する。
上記構成において、好ましい回路構成としては、上記
絶対値回路は入力したＩ信号とＱ信号の各々に対して、
入力信号の正負に応じてビット反転する回路とする。
絶対値回路は入力したＩ信号とＱ信号の各々に対して、
入力信号の正負に応じてビット反転する回路とする。
上記スケーラは上記合成器の出力の逆数を２のべき乗
値の和に近似展開した式を実現するシフトレジスタ及び
加算回路で構成し、Ｉ信号とＱ信号の各々に対して、上
記べき乗値に応じたビットシフトならびに加算を施し、
リミッタ出力Ｉ′信号ならびにＱ′信号とする。
値の和に近似展開した式を実現するシフトレジスタ及び
加算回路で構成し、Ｉ信号とＱ信号の各々に対して、上
記べき乗値に応じたビットシフトならびに加算を施し、
リミッタ出力Ｉ′信号ならびにＱ′信号とする。
更に復調部には、振幅制限されたＩ′信号とＱ′信号
の相対的な位相回転方向を求めて復調出力を得るように
構成する。更に詳しくいうと、初めに、Ｉ′信号とＱ′
信号の各々に対して１サンプル時間前のデータとの差分
値を求める。次に、Ｉ′信号の値に応じてＱ′信号の差
分値の極性を反転させる。同様に、Ｑ′信号の値に応じ
てＩ′信号の差分値の極性を反転させる。最後に、２つ
の出力の差を求めて復調Ｏ信号とする。
の相対的な位相回転方向を求めて復調出力を得るように
構成する。更に詳しくいうと、初めに、Ｉ′信号とＱ′
信号の各々に対して１サンプル時間前のデータとの差分
値を求める。次に、Ｉ′信号の値に応じてＱ′信号の差
分値の極性を反転させる。同様に、Ｑ′信号の値に応じ
てＩ′信号の差分値の極性を反転させる。最後に、２つ
の出力の差を求めて復調Ｏ信号とする。
初めに、リミッタに関する近似計算式の第１近似とし
て次式を考える。
て次式を考える。
Ｉ′（ｔ）＝Ｉ（ｔ）／（|I（ｔ）｜＋|Q（ｔ）｜） （11） Ｑ′（ｔ）＝Ｑ（ｔ）／（|I（ｔ）｜＋|Q（ｔ）｜） （12） 上式を達成するには、|I（ｔ）｜及び|Q（ｔ）｜を求
める２個の絶対値計算回路と、|I（ｔ）｜及び|Q（ｔ）
｜の加算を行う１個の加算器と、式（11）及び（12）の
除算を行う２個の除算器とが基本的に必要である。絶対
値の計算回路は、ディジタルデータの表現方法に依存す
るが比較的簡単な回路で構成できる。そのため、回路構
成素子数を低減することが可能となる。
める２個の絶対値計算回路と、|I（ｔ）｜及び|Q（ｔ）
｜の加算を行う１個の加算器と、式（11）及び（12）の
除算を行う２個の除算器とが基本的に必要である。絶対
値の計算回路は、ディジタルデータの表現方法に依存す
るが比較的簡単な回路で構成できる。そのため、回路構
成素子数を低減することが可能となる。
他の近似式として次式を考える。
Ｉ′（ｔ）＝Ｉ（ｔ）/M（|I（ｔ）|,|Q（ｔ）｜） （13） Ｑ′（ｔ）＝Ｑ（ｔ）/M（|I（ｔ）|,|Q（ｔ）｜） （14） ここで、関数Ｍ（a,b）はａとｂのうちの大きい方を
選択することを意味する。すなわち、式（13）及び（1
4）はＩ信号とＱ信号のうち大きい方の値でスケーリン
グすることになる。この場合、２個の絶対値計算回路
と、２個の除算器と１個の比較器が基本的に必要であ
る。上述の回路構成との差異は、加算器が比較器に代わ
ることである。比較器は減算器と極性判定回路で構成で
きるため、上述の構成とほぼ同じ回路規模となる。
選択することを意味する。すなわち、式（13）及び（1
4）はＩ信号とＱ信号のうち大きい方の値でスケーリン
グすることになる。この場合、２個の絶対値計算回路
と、２個の除算器と１個の比較器が基本的に必要であ
る。上述の回路構成との差異は、加算器が比較器に代わ
ることである。比較器は減算器と極性判定回路で構成で
きるため、上述の構成とほぼ同じ回路規模となる。
一方、式（11）〜（14）の近似値において、除算器を
必要としている。ここで、通常の除算器は逆数計算回路
と乗算器で構成されるため、本発明においては除算に対
する近似計算を施す。式（11）〜（14）における除算を
Ｄで代表させ、２進数で表現すると共に、Ｄの逆数を２
のべき乗値の和で近似する。すなわち、次の近似式を用
いる。
必要としている。ここで、通常の除算器は逆数計算回路
と乗算器で構成されるため、本発明においては除算に対
する近似計算を施す。式（11）〜（14）における除算を
Ｄで代表させ、２進数で表現すると共に、Ｄの逆数を２
のべき乗値の和で近似する。すなわち、次の近似式を用
いる。
Ｄ≒2k-1＋A1・2k-2＋A2・2k-3＋A3・2k-4 （15） 1/D≒2-k＋（１−A1）・2-(k+1)＋（１−A2）・2-(k+2)＋（１−A3）・2
-(k+3) （16） ここで、 2k-1≦Ｄ＜2k （17） Ｄ＝|I（ｔ）｜＋|Q（ｔ）｜あるいはＭ（|I（ｔ）|,
|Q（ｔ）｜）であり、Ａの値は１あるいは０である。従
って、式（16）において２のべき乗計算の計数（１−
Ax）は１あるいは０となる。式（11）〜（14）の計算
は、式（16）の近似式とＩ信号とＱ信号との積となる。
ディジタル信号処理において、２のべき乗はビトシフト
で達成できる。さらに、係数が１又は０であることか
ら、全体回路をビットシフト回路と加算器の組み合わせ
で実行可能となる。従って、上述の除算器を用いる近似
計算と比較して、回路規模の削減が達成できる。また、
式（16）の右辺の項数を増せば、計算精度を高めること
が可能である、但し、項数に応じて回路規模が増加す
る。
-(k+3) （16） ここで、 2k-1≦Ｄ＜2k （17） Ｄ＝|I（ｔ）｜＋|Q（ｔ）｜あるいはＭ（|I（ｔ）|,
|Q（ｔ）｜）であり、Ａの値は１あるいは０である。従
って、式（16）において２のべき乗計算の計数（１−
Ax）は１あるいは０となる。式（11）〜（14）の計算
は、式（16）の近似式とＩ信号とＱ信号との積となる。
ディジタル信号処理において、２のべき乗はビトシフト
で達成できる。さらに、係数が１又は０であることか
ら、全体回路をビットシフト回路と加算器の組み合わせ
で実行可能となる。従って、上述の除算器を用いる近似
計算と比較して、回路規模の削減が達成できる。また、
式（16）の右辺の項数を増せば、計算精度を高めること
が可能である、但し、項数に応じて回路規模が増加す
る。
次に復調部に関して、式（６）及び（７）の微分演算
に関してディジタル信号処理回路では差分演算で達成で
き、前述のDIと信号DQ信号に関して次式で表される。
に関してディジタル信号処理回路では差分演算で達成で
き、前述のDIと信号DQ信号に関して次式で表される。
DI（ｔ）＝Ｉ′（ｔ）−Ｉ′（ｔ−１） （18） DQ（ｔ）＝Ｑ′（ｔ）−Ｑ′（ｔ−１） （19） 次に、式（８）及び（９）の近似式として、DI信号に
Ｑ′信号の極性を掛けてDI′信号とし、DQ信号にＩ′信
号の極性を掛けてDQ′信号とする。
Ｑ′信号の極性を掛けてDI′信号とし、DQ信号にＩ′信
号の極性を掛けてDQ′信号とする。
DI′（ｔ）＝Ｐ（Ｑ′）・DI（ｔ） （20） DQ′（ｔ）＝Ｐ（Ｉ′）・DQ（ｔ） （21） ここで、Ｐ（Ｉ′）はＩ′信号の極性、Ｐ（Ｑ′）は
Ｑ′信号の極性にそれぞれ対応し、正ならば＋１を負な
らば−１をあてはめる。DQ′信号とDI信号の差を求めて
復調信号Ｏ信号とする。
Ｑ′信号の極性にそれぞれ対応し、正ならば＋１を負な
らば−１をあてはめる。DQ′信号とDI信号の差を求めて
復調信号Ｏ信号とする。
Ｏ（ｔ）＝DQ′（ｔ）−DI′（ｔ） （22） 言い替えると、第12図に示した表に従い、Ｉ′信号と
Ｑ′信号と極性に応じてDI信号とDQ信号に対する処理を
行ってＯ信号を求める。
Ｑ′信号と極性に応じてDI信号とDQ信号に対する処理を
行ってＯ信号を求める。
一例として、Ｉ′（ｔ）＞Ｏ、 Ｑ′（ｔ）＞Ｏ の場合について述べる。Ｉ信号とＱ信号については、前
述の式を用いることにする。
述の式を用いることにする。
Ｉ′（ｔ）＝Ｉ（ｔ）／（|I（ｔ）｜＋|Q（ｔ）｜） ＝cos｛θ（ｔ）｝/D（ｔ） （23） Ｑ′（ｔ）＝Ｑ（ｔ）／（|I（ｔ）｜＋|Q（ｔ）｜） ＝sin｛θ（ｔ）｝/D（ｔ） （24） DI（ｔ）＝cos｛θ（ｔ）｝/D（ｔ）−cos｛θ（ｔ−１）｝/D（ｔ−１） （25） DQ（ｔ）＝sin｛θ（ｔ）｝/D（ｔ）−sin｛θ（ｔ−１）｝/D（ｔ−１） （26） Ｄ（ｔ）＝|cos｛θ（ｔ）｝｜＋|sin｛θ（ｔ）｝｜ ＝cos｛θ（ｔ）｝＋sin｛θ（ｔ）｝ （27） ここで、 θ（ｔ−１）＝θ（ｔ）−Δθ、Δθ≪１ （28） とおくと、 cos｛θ（ｔ−１）｝＝cos｛θ（ｔ−１）−Δθ｝ ≒cosθ（ｔ）＋sin｛θ（ｔ）｝・Δθ （29） sin｛θ（ｔ−１）｝＝sin｛θ（ｔ−１）−Δθ｝ ≒sinθ（ｔ）−cos｛θ（ｔ）｝・Δθ （30） Ｄ（ｔ−１）＝cos｛θ（ｔ）｝＋sin｛θ（ｔ）｝ ＋〔cos｛θ（ｔ）｝−sin｛θ（ｔ）｝〕・Δθ ≒Ｄ（ｔ） （31） 従って、 DI（ｔ）＝−sin｛θ（ｔ−１）｝・Δθ/D（ｔ） （32） DQ（ｔ）＝cos｛θ（ｔ）｝・Δθ/D（ｔ） （33） さらに上記条件から、Ｐ（Ｑ′）＝Ｐ（Ｉ′）＝１であ
るので、 Ｏ（ｔ）＝DQ′（ｔ）−DI′（ｔ） 〔cos｛θ（ｔ）｝−sin｛θ（ｔ）｝〕・Δθ/D（ｔ） ＝Δθ＝θ（ｔ）−θ（ｔ−１） ≡ｄθ（ｔ）/dt （34） 以上の近似計算によって、復調動作を行うことができ
る。第12図の表に従えば、Ｉ′信号とＱ′信号の他の組
み合わせに対しても、同様の復調出力Ｏ信号を得ること
ができる。本発明の復調器は、２系統の微分回路（差分
回路）にシフトレジスタの減算器に各々１個、レベル比
較器と極性反転回路、ならびに１個の減算器で構成でき
る。乗算器を用いないので大幅な回路規模の削減が可能
である。
るので、 Ｏ（ｔ）＝DQ′（ｔ）−DI′（ｔ） 〔cos｛θ（ｔ）｝−sin｛θ（ｔ）｝〕・Δθ/D（ｔ） ＝Δθ＝θ（ｔ）−θ（ｔ−１） ≡ｄθ（ｔ）/dt （34） 以上の近似計算によって、復調動作を行うことができ
る。第12図の表に従えば、Ｉ′信号とＱ′信号の他の組
み合わせに対しても、同様の復調出力Ｏ信号を得ること
ができる。本発明の復調器は、２系統の微分回路（差分
回路）にシフトレジスタの減算器に各々１個、レベル比
較器と極性反転回路、ならびに１個の減算器で構成でき
る。乗算器を用いないので大幅な回路規模の削減が可能
である。
第１図は本発明による復調器の一実施例の構成図であ
る。リミッタ部１はＩ信号とＱ信号の合成波を求める合
成器３と、Ｉ信号とＱ信号の各々に振幅制限を加える２
つのスケーラ54及び６と合成器３からの出力に応じてス
ケーラ５及び６を制御する制御回路４で構成される。復
調部２は、リミッタ部１のスケーラ５及び６の出力信号
であるそれぞれＩ′信号とＱ′信号の各々の微分値を求
める２つの微分回路７及び８と、Ｉ′信号とＱ′信号の
各々の極性を判定して極性反転回路の動作を決定する２
つの極性判定回路９及び10と、極性判定回路９及び10か
らの情報に応じてＩ′信号とＱ′信号の微分値の各々の
極性を変更する２つの極性反転回路11及び12と、２つの
極性判定回路出力信号の差を求める減算器13で構成され
る。
る。リミッタ部１はＩ信号とＱ信号の合成波を求める合
成器３と、Ｉ信号とＱ信号の各々に振幅制限を加える２
つのスケーラ54及び６と合成器３からの出力に応じてス
ケーラ５及び６を制御する制御回路４で構成される。復
調部２は、リミッタ部１のスケーラ５及び６の出力信号
であるそれぞれＩ′信号とＱ′信号の各々の微分値を求
める２つの微分回路７及び８と、Ｉ′信号とＱ′信号の
各々の極性を判定して極性反転回路の動作を決定する２
つの極性判定回路９及び10と、極性判定回路９及び10か
らの情報に応じてＩ′信号とＱ′信号の微分値の各々の
極性を変更する２つの極性反転回路11及び12と、２つの
極性判定回路出力信号の差を求める減算器13で構成され
る。
第４図は上記式（11）及び（12）に基づいて構成した
リミッタ部１の実施例の構成図である。合成器３と２つ
の除算器27及び28で構成される。合成器３は式（11）及
び（12）から、２つの絶対値計算回路34及び35と加算器
25で構成される。２つの除算器27及び28は第１図におけ
るスケーラ５及び６に相当する。除算によりリミッタ動
作を行うため、第４図の回路構成では合成器３の出力信
号が２つの除算器27及び28の除数になるため、第１図に
おける制御回路４に相当するものは２つの除算器27及び
28に含まれることになる。入力したＩ信号とＱ信号の絶
対値和を加算器25で求め、除算器27及び28の除数とす
る。２つの除算器は、合成器３の出力信号を除数とし
て、Ｉ信号ならびにＱ信号に振幅制限を加える。その結
果、式（11）及び（12）に示した振幅制限動作が行われ
る。第５図は、式（13）及び（14）に基づいて構成した
リミッタ部の実施例の構成図であり、第４図のリミッタ
部１との差異は、合成器３の構成である。第５図の合成
器３は、式（13）及び（14）に基づき、２つの絶対値計
算回路34及び35と比較器36で構成される。比較器36の動
作は、２つの絶対値計算回路34及び35の出力であるＩ信
号とＱ信号の絶対値のうち大きいほうを選択することで
ある。比較器36の回路構成としては、例えば、２つの信
号の差を求め、結果の極性から大小を判定する回路で構
成され、構成要素は減算器と極性判定回路と出力用のセ
レクタである。リミッタとしての動作は第４図に示した
リミッタ部と同様である。
リミッタ部１の実施例の構成図である。合成器３と２つ
の除算器27及び28で構成される。合成器３は式（11）及
び（12）から、２つの絶対値計算回路34及び35と加算器
25で構成される。２つの除算器27及び28は第１図におけ
るスケーラ５及び６に相当する。除算によりリミッタ動
作を行うため、第４図の回路構成では合成器３の出力信
号が２つの除算器27及び28の除数になるため、第１図に
おける制御回路４に相当するものは２つの除算器27及び
28に含まれることになる。入力したＩ信号とＱ信号の絶
対値和を加算器25で求め、除算器27及び28の除数とす
る。２つの除算器は、合成器３の出力信号を除数とし
て、Ｉ信号ならびにＱ信号に振幅制限を加える。その結
果、式（11）及び（12）に示した振幅制限動作が行われ
る。第５図は、式（13）及び（14）に基づいて構成した
リミッタ部の実施例の構成図であり、第４図のリミッタ
部１との差異は、合成器３の構成である。第５図の合成
器３は、式（13）及び（14）に基づき、２つの絶対値計
算回路34及び35と比較器36で構成される。比較器36の動
作は、２つの絶対値計算回路34及び35の出力であるＩ信
号とＱ信号の絶対値のうち大きいほうを選択することで
ある。比較器36の回路構成としては、例えば、２つの信
号の差を求め、結果の極性から大小を判定する回路で構
成され、構成要素は減算器と極性判定回路と出力用のセ
レクタである。リミッタとしての動作は第４図に示した
リミッタ部と同様である。
第６図は上記式（４）及び（５）に示した理想的なリ
ミッタ動作と、式（11）〜（14）に示した近似計算に関
し、Ｉ信号とＱ信号のリミッタ後の相関関係を示す。横
軸にリミッタ出力であるＩ′信号を、縦軸にＱ′信号を
示す。（ａ）は、式（４）及び（５）で表される理想的
なリミッタ出力を表し、真円となる。（ｂ）は、式（1
1）及び（12）で表されるリミッタ出力を表し、菱形と
なる。（ｃ）は、式（13）及び（14）で表されるリミッ
タ出力を表し、正方形となる。ここで、（ｃ）は絶対値
を除けば、（ｂ）におけるＩ′信号とＱ′信号の相対位
相を90度回転させたものであり、基本的には同一であ
る。第６図（ａ）の理想特性に対し、真円からのずれが
（ｂ）あるいは（ｃ）の近似計算における誤差に相当す
る、上述のように、第４図と第５図に示したリミッタ部
では、除算器を必要とする。
ミッタ動作と、式（11）〜（14）に示した近似計算に関
し、Ｉ信号とＱ信号のリミッタ後の相関関係を示す。横
軸にリミッタ出力であるＩ′信号を、縦軸にＱ′信号を
示す。（ａ）は、式（４）及び（５）で表される理想的
なリミッタ出力を表し、真円となる。（ｂ）は、式（1
1）及び（12）で表されるリミッタ出力を表し、菱形と
なる。（ｃ）は、式（13）及び（14）で表されるリミッ
タ出力を表し、正方形となる。ここで、（ｃ）は絶対値
を除けば、（ｂ）におけるＩ′信号とＱ′信号の相対位
相を90度回転させたものであり、基本的には同一であ
る。第６図（ａ）の理想特性に対し、真円からのずれが
（ｂ）あるいは（ｃ）の近似計算における誤差に相当す
る、上述のように、第４図と第５図に示したリミッタ部
では、除算器を必要とする。
第７図はリミッタ部の他の実施例の構成を示す。本実
施例は、除算器を用いること無くスケーラ５及び６を構
成したものである。第７図のリミッタ部は、絶対値和計
算回路で構成した合成器３、２つのスケーラ５及び６と
制御回路４で構成される。合成器３は第３図に示した合
成器３と同様の動作を行い、入力したＩ信号とＱ信号の
絶対値和を求める。２つのスケーラ５及び６の各々は、
上記式（16）ならびに、式（11）及び（12）の処理をＩ
信号とＱ信号に施し、リミッタ動作を行う。第７図のス
ケーラ５においては、式（16）の右辺第４項までを表し
ている。スケーラ５は、４個のビットシフト回路37〜4
0、３個のセレクタ41〜43ならびに４個の加算器44〜47
で構成されている。第７図において、スケーラの上段か
ら式（16）の右辺の各項を割り当てるものとする。制御
回路４は式（16）に基づき、合成器３の出力に応じて式
（16）におけるｋ値を求め、ビットシフト回路37〜40の
シフト量を定める。すなわち、ビットシフト回路37のビ
ットシフト量＝ｋであり、順次１ビットずつ増やし、ビ
ットシフト回路40のビットシフト量＝ｋ＋３となる。さ
らに、制御回路４は式（16）の右辺第２項以後のAxに応
じて、セレクタ41〜43を制御する。例えば、A1＝１であ
れば、１−A1＝０であり、セレクタ41は閉じる。また、
A2＝０であれば、セレクタ42は開いて、次段の加算器46
にビットシフトしたＩ信号を入力する、制御回路４には
スケーラ６に対しても同様の制御を行う。第７図のスケ
ーラ５、６の他の構成法としては、入力信号がパラレル
データであれば、例えば、ビットシフト回路37〜40を１
個のパラレルデータラッチ回路とし、出力取り出しのタ
ップ位置を１ビットずつずらして構成することができ
る。これにより、ビットシフト回路部の回路規模を低減
できる。また、合成器３に第５図における合成器３を用
いることもできることは明らかである。
施例は、除算器を用いること無くスケーラ５及び６を構
成したものである。第７図のリミッタ部は、絶対値和計
算回路で構成した合成器３、２つのスケーラ５及び６と
制御回路４で構成される。合成器３は第３図に示した合
成器３と同様の動作を行い、入力したＩ信号とＱ信号の
絶対値和を求める。２つのスケーラ５及び６の各々は、
上記式（16）ならびに、式（11）及び（12）の処理をＩ
信号とＱ信号に施し、リミッタ動作を行う。第７図のス
ケーラ５においては、式（16）の右辺第４項までを表し
ている。スケーラ５は、４個のビットシフト回路37〜4
0、３個のセレクタ41〜43ならびに４個の加算器44〜47
で構成されている。第７図において、スケーラの上段か
ら式（16）の右辺の各項を割り当てるものとする。制御
回路４は式（16）に基づき、合成器３の出力に応じて式
（16）におけるｋ値を求め、ビットシフト回路37〜40の
シフト量を定める。すなわち、ビットシフト回路37のビ
ットシフト量＝ｋであり、順次１ビットずつ増やし、ビ
ットシフト回路40のビットシフト量＝ｋ＋３となる。さ
らに、制御回路４は式（16）の右辺第２項以後のAxに応
じて、セレクタ41〜43を制御する。例えば、A1＝１であ
れば、１−A1＝０であり、セレクタ41は閉じる。また、
A2＝０であれば、セレクタ42は開いて、次段の加算器46
にビットシフトしたＩ信号を入力する、制御回路４には
スケーラ６に対しても同様の制御を行う。第７図のスケ
ーラ５、６の他の構成法としては、入力信号がパラレル
データであれば、例えば、ビットシフト回路37〜40を１
個のパラレルデータラッチ回路とし、出力取り出しのタ
ップ位置を１ビットずつずらして構成することができ
る。これにより、ビットシフト回路部の回路規模を低減
できる。また、合成器３に第５図における合成器３を用
いることもできることは明らかである。
第８図はスケーラ５の他の実施例の構成を示す図であ
る。この実施例はＩ信号又はＱ信号がシリアルデータで
ある場合に使用される。セレクタ49〜51、加算器52〜55
に関しては、扱う信号がパラレルデータであることを除
き、基本動作は第７図のセレクタ41〜43、加算器44〜47
と変わらない。ビットシフト回路には、可変長シフトレ
ジスタ48を設け、シフト量を制御回路からの信号によっ
て切り替える。各セレクタ49〜51への出力は、式（16）
に基づいて、加算器52への出力ビット一から順次１ビッ
トずつずらす。これにより、ビットシフト回路部の回路
規模を低減できる。
る。この実施例はＩ信号又はＱ信号がシリアルデータで
ある場合に使用される。セレクタ49〜51、加算器52〜55
に関しては、扱う信号がパラレルデータであることを除
き、基本動作は第７図のセレクタ41〜43、加算器44〜47
と変わらない。ビットシフト回路には、可変長シフトレ
ジスタ48を設け、シフト量を制御回路からの信号によっ
て切り替える。各セレクタ49〜51への出力は、式（16）
に基づいて、加算器52への出力ビット一から順次１ビッ
トずつずらす。これにより、ビットシフト回路部の回路
規模を低減できる。
さらに、回路規模を低減可能なスケーラ５の実施例の
構成を第９図に示す、Ｉ及びＱ信号がシリアルデータで
ある場合に用いられる。可変長ビットシフト回路56は、
第１のスケーリング処理をＩ信号に加える。可変長ビッ
トシフト回路56におけるビットシフト量は、合成回路３
および制御回路４からの情報によって切り替えられる。
固定長シフトレジスタ57、セレクタ49〜51、加算器52〜
55における動作は、第８図に示したスケーラ５と基本的
に同様である。ただし、シフトレジスタ57の長さは固定
であり、前述のｋ値に相当するビットのシフト処理は、
可変長ビットシフト回路56と固定長シフトレジスタ57へ
のビット分配に応じて、回路規模ならびに出力データ長
を変更できる。
構成を第９図に示す、Ｉ及びＱ信号がシリアルデータで
ある場合に用いられる。可変長ビットシフト回路56は、
第１のスケーリング処理をＩ信号に加える。可変長ビッ
トシフト回路56におけるビットシフト量は、合成回路３
および制御回路４からの情報によって切り替えられる。
固定長シフトレジスタ57、セレクタ49〜51、加算器52〜
55における動作は、第８図に示したスケーラ５と基本的
に同様である。ただし、シフトレジスタ57の長さは固定
であり、前述のｋ値に相当するビットのシフト処理は、
可変長ビットシフト回路56と固定長シフトレジスタ57へ
のビット分配に応じて、回路規模ならびに出力データ長
を変更できる。
なお、最も単純なスケーラ回路は、第９図において、
可変長ビットシフト回路56のみで構成した場合である。
この場合、式（16）の右辺第１項、すなわち、2kのみを
使用して、近似計算したことに対応する。このときのリ
ミッタ出力信号に関するＩ信号とＱ信号との関係を第10
図に示す。第10図（ａ）は、Ｉ信号とＱ信号の絶対値和
を用いてリミッティング動作を施した場合である。一
方、（ｂ）は、Ｉ信号とＱ信号の大きい方の絶対値を用
いてリミッティング動作を施した場合である。リミッタ
出力Ｉ′信号及びＱ′信号のばらつきは、（ａ）、
（ｂ）のいずれの場合も、除算器を使用しない回路構成
にすれば、式（16）の使用した右辺の項数によって決ま
る。例えば、式（16）の右辺第１項のみを用いて、最も
簡略化した回路構成をとると、出力信号は、第10図に斜
線で示したように50％の精度になる。これに対して、式
（16）の右辺第２項まで使用すれば、精度は75％にな
る。但し、その結果として回路規模が増加する。従っ
て、回路規模と精度を考慮して、構成法を決定すること
になる。
可変長ビットシフト回路56のみで構成した場合である。
この場合、式（16）の右辺第１項、すなわち、2kのみを
使用して、近似計算したことに対応する。このときのリ
ミッタ出力信号に関するＩ信号とＱ信号との関係を第10
図に示す。第10図（ａ）は、Ｉ信号とＱ信号の絶対値和
を用いてリミッティング動作を施した場合である。一
方、（ｂ）は、Ｉ信号とＱ信号の大きい方の絶対値を用
いてリミッティング動作を施した場合である。リミッタ
出力Ｉ′信号及びＱ′信号のばらつきは、（ａ）、
（ｂ）のいずれの場合も、除算器を使用しない回路構成
にすれば、式（16）の使用した右辺の項数によって決ま
る。例えば、式（16）の右辺第１項のみを用いて、最も
簡略化した回路構成をとると、出力信号は、第10図に斜
線で示したように50％の精度になる。これに対して、式
（16）の右辺第２項まで使用すれば、精度は75％にな
る。但し、その結果として回路規模が増加する。従っ
て、回路規模と精度を考慮して、構成法を決定すること
になる。
次に、復調部２を説明する。第１図に示した復調部２
において、微分回路７及び８は式（17）及び（18）に基
づき、第11図に示した差分回路で構成されている。第11
図において、遅延回路58は、シフトレジスタで構成した
１サンプル時間遅らせる回路である。入力信号がシリア
ルデータであれば、１ワード相当段のシフトレジスタで
構成される。また、入力信号がパラレルデータであれ
ば、１ワード相当ビットの１段シフトレジスタで構成さ
れる。減算器57は加算器で構成される。微分回路７及び
８によって、上述の式（18）及び（19）に対応する処理
をＩ′信号ならびにＱ′信号に行い、出力信号はDI信号
ならびにDQ信号となる。極性判定回路９及び10は、入力
信号の極性ビットをホールドする回路で構成される。こ
の場合、データが２の補数表示であれば、入力データが
正であれば出力は０となる。一方、入力データが負であ
れば出力は１となる。従って、極性判定回路９及び10で
得た結果は、上述の式（20）及び（21）におけるＰ
（Ｉ′）及びＰ（Ｑ′）に対応する。但し、式（20）及
び（21）においては、Ｐ（Ｉ′）及びＰ（Ｑ′）は１或
は−１である。極性反転回路11及び12は、極性判定回路
９及び10からのデータに応じて、DI信号とDQ信号の各々
の極性を変換する回路である。先に述べたように、第12
図に示した表の回路Ａの組み合わせに従って、処理を行
う。例えば、Ｑ′信号の極性が正で、極性判定回路10の
出力が０であれば、極性反転回路11は、入力したDI信号
をそのままDI′信号として出力する。一方、Ｑ′信号の
極性が負で、極性判定回路の出力が１であれば、極性反
転回路11は、入力したDI信号の極性を反転してDI′信号
として出力する。極性反転の具体的方法は、前述の絶対
値計算回路34及び35と同様である。これにより、極性反
転回路11及び12によって、上述の式（20）及び（21）に
相当する処理が行われ、DI′とDQ′信号が得られる。最
後に、減算器13において、DQ′信号とDI′信号の差を求
めることで、上述の式（22）に相当する処理を行い、復
調出力であるＯ（ｔ）信号が得られる。ここで、減算器
13の代表例は、極性反転回路と加算回路の組み合わせで
構成される。回路規模の低減を考慮すると、加算器のみ
で構成する方が有利である。
において、微分回路７及び８は式（17）及び（18）に基
づき、第11図に示した差分回路で構成されている。第11
図において、遅延回路58は、シフトレジスタで構成した
１サンプル時間遅らせる回路である。入力信号がシリア
ルデータであれば、１ワード相当段のシフトレジスタで
構成される。また、入力信号がパラレルデータであれ
ば、１ワード相当ビットの１段シフトレジスタで構成さ
れる。減算器57は加算器で構成される。微分回路７及び
８によって、上述の式（18）及び（19）に対応する処理
をＩ′信号ならびにＱ′信号に行い、出力信号はDI信号
ならびにDQ信号となる。極性判定回路９及び10は、入力
信号の極性ビットをホールドする回路で構成される。こ
の場合、データが２の補数表示であれば、入力データが
正であれば出力は０となる。一方、入力データが負であ
れば出力は１となる。従って、極性判定回路９及び10で
得た結果は、上述の式（20）及び（21）におけるＰ
（Ｉ′）及びＰ（Ｑ′）に対応する。但し、式（20）及
び（21）においては、Ｐ（Ｉ′）及びＰ（Ｑ′）は１或
は−１である。極性反転回路11及び12は、極性判定回路
９及び10からのデータに応じて、DI信号とDQ信号の各々
の極性を変換する回路である。先に述べたように、第12
図に示した表の回路Ａの組み合わせに従って、処理を行
う。例えば、Ｑ′信号の極性が正で、極性判定回路10の
出力が０であれば、極性反転回路11は、入力したDI信号
をそのままDI′信号として出力する。一方、Ｑ′信号の
極性が負で、極性判定回路の出力が１であれば、極性反
転回路11は、入力したDI信号の極性を反転してDI′信号
として出力する。極性反転の具体的方法は、前述の絶対
値計算回路34及び35と同様である。これにより、極性反
転回路11及び12によって、上述の式（20）及び（21）に
相当する処理が行われ、DI′とDQ′信号が得られる。最
後に、減算器13において、DQ′信号とDI′信号の差を求
めることで、上述の式（22）に相当する処理を行い、復
調出力であるＯ（ｔ）信号が得られる。ここで、減算器
13の代表例は、極性反転回路と加算回路の組み合わせで
構成される。回路規模の低減を考慮すると、加算器のみ
で構成する方が有利である。
本実施例の復調器においては、減算器13の前に極性反
転回路11があるため、極性反転回路11の動作を、上記動
作と逆にすることによって、減算器13を加算器のみで構
成できる。すなわち、Ｑ′信号が正で極性判定回路10の
出力が０のとき、極性反転回路11でDI信号の極性を反転
させればよい。
転回路11があるため、極性反転回路11の動作を、上記動
作と逆にすることによって、減算器13を加算器のみで構
成できる。すなわち、Ｑ′信号が正で極性判定回路10の
出力が０のとき、極性反転回路11でDI信号の極性を反転
させればよい。
一方、Ｑ′信号が負で極性判定回路10の出力が１のと
き、極性反転回路11でDI信号の極性をそのままにすれば
よい。あるいは、極性反転回路11及び12の動作を同一に
し、極性判定回路９及び10の動作を互いに逆、すなわち
極性判定回路10の出力条件を極性判定回路９と反対にす
ることによっても可能である。これにより、DI信号DQ信
号に対する復調部の動作は、第12図に示した表の回路Ｂ
の組み合わせ通りとなり、減算器13を加算器に置き換え
ることが可能になる。
き、極性反転回路11でDI信号の極性をそのままにすれば
よい。あるいは、極性反転回路11及び12の動作を同一に
し、極性判定回路９及び10の動作を互いに逆、すなわち
極性判定回路10の出力条件を極性判定回路９と反対にす
ることによっても可能である。これにより、DI信号DQ信
号に対する復調部の動作は、第12図に示した表の回路Ｂ
の組み合わせ通りとなり、減算器13を加算器に置き換え
ることが可能になる。
なお、上記実施例の構成に使用される加算器、シフト
レジスタ、セレクタ、比較回路等の具体的構成は従来良
く知られている回路であるので詳細な説明は省く。
レジスタ、セレクタ、比較回路等の具体的構成は従来良
く知られている回路であるので詳細な説明は省く。
本発明によれば、角度変調された受信信号の直接検波
方式において、復調器を構成する乗算回路を著しく低減
できる。そのため、集積回路で構成する場合構成素子が
少なくなり消費電力を少なくし、携帯用無線機等の小型
受信機の適用において有効な手段となる。
方式において、復調器を構成する乗算回路を著しく低減
できる。そのため、集積回路で構成する場合構成素子が
少なくなり消費電力を少なくし、携帯用無線機等の小型
受信機の適用において有効な手段となる。
リミッタ部に関する本発明における２種類の合成回路
は、基本動作的には同様であり、近似計算による回路規
模低減が実現できる。また、回路構成法に自由度があ
り、要求された処理精度と回路規模に応じたリミッタ部
を構成することが可能である。
は、基本動作的には同様であり、近似計算による回路規
模低減が実現できる。また、回路構成法に自由度があ
り、要求された処理精度と回路規模に応じたリミッタ部
を構成することが可能である。
復調部に関する２種類の回路構成法は、基本動作は同
様であり、本発明によって共に回路規模を小さく構成で
き、従って、消費電力を少なくすることができる。
様であり、本発明によって共に回路規模を小さく構成で
き、従って、消費電力を少なくすることができる。
第１図は本発明による復調器の一実施例の構成ブロック
図、第２図は直接検波受信機の機能ブロック図、第３図
は第２図における復調器の原理的機能ブロック図、第４
図、第５図及び第７図は本発明による復調器のリミッタ
部の実施例の構成図、第６図（ａ）、（ｂ）及び（ｃ）
はそれぞれ第３図、第４図及び第５図のリミッタ部にお
ける２つの出力信号の相関図、第８図及び第９図は本発
明による復調器に使用されるスケーラの実施例の構成
図、第10図（ａ）及び（ｂ）はそれぞれ本発明の実施例
においてリミッタに合成出力としてＩ信号及びＱ信号の
絶対値和及び絶対値の大きい方の値を使った場合の２つ
の出力信号の相関図、第11図は本発明による復調器の一
実施例に使用される微分回路の構成図、第12図は本発明
による復調器の一実施例に使用される２つの微分回路出
力に対する処理の関係図である。 ＜符号の説明＞ １……リミッタ部、２……復調部 ３……合成器、４……制御回路 ５、６……スケーラ ７、８、29、30……微分回路 ９、10……微分回路 11、12……極性判定回路 13、33、57……減算器 14……局部発振器、15……分配移相器 16、17……ミクサ 18、19……A/D変換器 20、22……低域通過フィルタ 23、24……２乗計算回路 25、44〜47、27、28……除算器 31、32……乗算器、36……比較器 34、35……絶対値計算回路 37〜40……ビットシフト回路 41〜43、49〜51……セレクタ 52〜55……加算器
図、第２図は直接検波受信機の機能ブロック図、第３図
は第２図における復調器の原理的機能ブロック図、第４
図、第５図及び第７図は本発明による復調器のリミッタ
部の実施例の構成図、第６図（ａ）、（ｂ）及び（ｃ）
はそれぞれ第３図、第４図及び第５図のリミッタ部にお
ける２つの出力信号の相関図、第８図及び第９図は本発
明による復調器に使用されるスケーラの実施例の構成
図、第10図（ａ）及び（ｂ）はそれぞれ本発明の実施例
においてリミッタに合成出力としてＩ信号及びＱ信号の
絶対値和及び絶対値の大きい方の値を使った場合の２つ
の出力信号の相関図、第11図は本発明による復調器の一
実施例に使用される微分回路の構成図、第12図は本発明
による復調器の一実施例に使用される２つの微分回路出
力に対する処理の関係図である。 ＜符号の説明＞ １……リミッタ部、２……復調部 ３……合成器、４……制御回路 ５、６……スケーラ ７、８、29、30……微分回路 ９、10……微分回路 11、12……極性判定回路 13、33、57……減算器 14……局部発振器、15……分配移相器 16、17……ミクサ 18、19……A/D変換器 20、22……低域通過フィルタ 23、24……２乗計算回路 25、44〜47、27、28……除算器 31、32……乗算器、36……比較器 34、35……絶対値計算回路 37〜40……ビットシフト回路 41〜43、49〜51……セレクタ 52〜55……加算器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中越 新 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 星 篤 東京都西多摩郡羽村町神明台２丁目１番 １号 国際電気株式会社羽村工場内 (72)発明者 洞口 正人 東京都西多摩郡羽村町神明台２丁目１番 １号 国際電気株式会社羽村工場内 (56)参考文献 特公 昭63−38890（ＪＰ，Ｂ２) 特表 昭63−500766（ＪＰ，Ａ) 特表 昭62−501323（ＪＰ，Ａ) 昭和63年電子情報通信学会春季全国大 会講演論文集，分冊Ｂ−１，Ｐ．１− 520 (58)調査した分野(Int.Cl.6，ＤＢ名) H04L 27/14,27/22
Claims (4)
- 【請求項１】角度変調波から得られた互いに直交位相関
係にある２つのディジタル信号であるＩ信号及びＱ信号
のそれぞれの振幅制限を行うリミッタ部と、上記リミッ
タ部の出力信号を用いて復調を行う復調部をもつ復調器
において、 上記リミッタ部が上記Ｉ信号及びＱ信号の絶対値を求め
る絶対値回路と、上記Ｉ信号及びＱ信号の絶対値の和又
は上記Ｉ信号及びＱ信号の絶対値の大きい方を除数Ｄと
して出力する合成器と、上記Ｉ信号及びＱ信号の振幅を
変えるスケーラと、上記合成器の出力によって上記スケ
ーラを制御する制御回路とを有し、 上記スケーラは、上記Ｉ信号もしくは上記Ｑ信号をそれ
ぞれｋ、ｋ＋１、…ｋ＋ｉビット（ｋは2k-1≦Ｄ＜2kを
満たす値、ｉは計算精度に応じて定められる値）シフト
させた複数のディジタル信号を並列に出力するシフトレ
ジスタと、２進表現した上記除数Ｄの逆数のビットパタ
ーンに応じて上記シフトレジスタから出力される複数の
ディジタル信号を選択して加算する加算器とを有するこ
とを特徴とする復調器。 - 【請求項２】請求項第１記載において、上記合成器が上
記Ｉ信号及びＱ信号のそれぞれの絶対値を求める絶対値
計算回路と上記それぞれの絶対値を加算する加算回路で
構成されたことを特徴とする復調器。 - 【請求項３】請求項第１記載において、上記合成器が上
記Ｉ信号及びＱ信号のそれぞれの絶対値を求める絶対値
計算回路と上記それぞれの絶対値を比較する比較器で構
成されたことを特徴とする復調器。 - 【請求項４】請求項第１、第２、又は第３記載におい
て、上記復調部が、上記２つのスケーラの出力であり、
上記Ｉ信号及びＱ信号のそれぞれに対応する信号Ｉ′信
号とＱ′信号を入力とする第１及び第２の微分回路と、
上記Ｉ′信号とＱ′信号のそれぞれを入力とする第１及
び第２の極性判定回路と、上記第１及び第２の極性判定
回路の出力によってそれぞれ上記第２及び第１の微分回
路の出力を反転する第１及び第２の極性反転回路と、上
記第１及び第２の極性反転回路の出力信号の差を復調出
力信号とする減算回路とを具備して構成されたことを特
徴とする復調器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1295000A JP2806997B2 (ja) | 1989-11-15 | 1989-11-15 | 復調器 |
| DE69030803T DE69030803D1 (de) | 1989-11-15 | 1990-11-13 | Demodulator für ein phasenmoduliertes Signal und Radioempfänger mit einem solchen Demodulator |
| EP90121722A EP0429948B1 (en) | 1989-11-15 | 1990-11-13 | Demodulator for an angle modulated signal and radio receiver having such a demodulator |
| US07/612,982 US5079513A (en) | 1989-11-15 | 1990-11-15 | Demodulator and radio receiver having such a demodulator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1295000A JP2806997B2 (ja) | 1989-11-15 | 1989-11-15 | 復調器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03157033A JPH03157033A (ja) | 1991-07-05 |
| JP2806997B2 true JP2806997B2 (ja) | 1998-09-30 |
Family
ID=17815042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1295000A Expired - Fee Related JP2806997B2 (ja) | 1989-11-15 | 1989-11-15 | 復調器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5079513A (ja) |
| EP (1) | EP0429948B1 (ja) |
| JP (1) | JP2806997B2 (ja) |
| DE (1) | DE69030803D1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3087459B2 (ja) * | 1991-09-27 | 2000-09-11 | 松下電器産業株式会社 | Ｆｓｋデータ復調器 |
| JP2730346B2 (ja) * | 1991-09-30 | 1998-03-25 | 日本電気株式会社 | 分周回路 |
| US5414735A (en) * | 1993-04-26 | 1995-05-09 | Ford Motor Company | Method and apparatus for normalizing components of a complex signal |
| FR2714783B1 (fr) * | 1993-12-30 | 1996-02-09 | Thomson Csf | Procédé et dispositif de démodulation numérique à différentiation de phase et système de communication hyperfréquence appliqué notamment au péage automatique sur voies de circulation payantes. |
| SE504341C2 (sv) * | 1995-05-22 | 1997-01-20 | Ericsson Telefon Ab L M | Förfarande och anordning vid fasmodulerade signaler |
| JP3033708B2 (ja) * | 1997-04-21 | 2000-04-17 | 埼玉日本電気株式会社 | ピーククリッピング回路および該ピーククリッピング回路を有する直交変調送信機 |
| JP4083861B2 (ja) * | 1998-03-06 | 2008-04-30 | 株式会社日立国際電気 | ディジタル信号伝送装置 |
| US6081822A (en) * | 1998-03-11 | 2000-06-27 | Agilent Technologies, Inc. | Approximating signal power and noise power in a system |
| US6304136B1 (en) * | 1999-03-03 | 2001-10-16 | Level One Communications, Inc. | Reduced noise sensitivity, high performance FM demodulator circuit and method |
| US6127884A (en) * | 1999-05-24 | 2000-10-03 | Philips Electronics North America Corp. | Differentiate and multiply based timing recovery in a quadrature demodulator |
| JP5137793B2 (ja) * | 2008-11-26 | 2013-02-06 | 日本無線株式会社 | レベル調整回路 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2143386B (en) * | 1983-07-14 | 1987-01-14 | Standard Telephones Cables Ltd | Radio receiver |
| CH667170A5 (de) * | 1984-12-07 | 1988-09-15 | Industrieorientierte Forsch | Verfahren zur detektion der information eines empfangssignales, insbesondere mit frequenzumtastung. |
| WO1987001531A1 (en) * | 1985-09-03 | 1987-03-12 | Motorola, Inc. | Digital radio frequency receiver |
| GB2213662A (en) * | 1987-12-11 | 1989-08-16 | Philips Electronic Associated | Data demodulator carrier phase-error detector |
| US4833416A (en) * | 1988-03-30 | 1989-05-23 | Motorola, Inc. | QPSK/BPSK demodulator |
-
1989
- 1989-11-15 JP JP1295000A patent/JP2806997B2/ja not_active Expired - Fee Related
-
1990
- 1990-11-13 EP EP90121722A patent/EP0429948B1/en not_active Expired - Lifetime
- 1990-11-13 DE DE69030803T patent/DE69030803D1/de not_active Expired - Lifetime
- 1990-11-15 US US07/612,982 patent/US5079513A/en not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| 昭和６３年電子情報通信学会春季全国大会講演論文集，分冊Ｂ−１，Ｐ．１−５２０ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03157033A (ja) | 1991-07-05 |
| US5079513A (en) | 1992-01-07 |
| EP0429948A3 (en) | 1992-10-21 |
| DE69030803D1 (de) | 1997-07-03 |
| EP0429948A2 (en) | 1991-06-05 |
| EP0429948B1 (en) | 1997-05-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |