JP2806210B2 - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
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- JP2806210B2 JP2806210B2 JP5143888A JP14388893A JP2806210B2 JP 2806210 B2 JP2806210 B2 JP 2806210B2 JP 5143888 A JP5143888 A JP 5143888A JP 14388893 A JP14388893 A JP 14388893A JP 2806210 B2 JP2806210 B2 JP 2806210B2
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- Japan
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2236—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test CPU or processors
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- General Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Description
【0001】
【産業上の利用分野】本発明は、初期不良を顕在化さ
せ、初期不良を起こしたデバイスの除去を目的として実
行されるバーンイン(burn-in)試験を効率的に行うた
めの試験回路を設けて構成されるマイクロプロセッサに
関する。
せ、初期不良を起こしたデバイスの除去を目的として実
行されるバーンイン(burn-in)試験を効率的に行うた
めの試験回路を設けて構成されるマイクロプロセッサに
関する。
【0002】マイクロプロセッサにおいては、短期開発
と、低価格化とが要求されており、短期開発を図る手段
として、使用設計、機能記述、論理合成、レイアウトの
自動化が進められており、低価格化を図る手段として
は、チップ面積の縮小化を意識したチップのフロアプラ
ンの最適化、試験回路の最適化が進められている。
と、低価格化とが要求されており、短期開発を図る手段
として、使用設計、機能記述、論理合成、レイアウトの
自動化が進められており、低価格化を図る手段として
は、チップ面積の縮小化を意識したチップのフロアプラ
ンの最適化、試験回路の最適化が進められている。
【0003】また、マイクロプロセッサを出荷する際に
は、信頼性を確保するために、試験回路を利用したファ
ンクション試験や、バーンイン試験などが行われている
が、このような試験を効率的に実行しようとすると、マ
イクロプロセッサ内部に試験回路を追加しなければなら
ず、チップ面積との兼合いが問題となってくる。
は、信頼性を確保するために、試験回路を利用したファ
ンクション試験や、バーンイン試験などが行われている
が、このような試験を効率的に実行しようとすると、マ
イクロプロセッサ内部に試験回路を追加しなければなら
ず、チップ面積との兼合いが問題となってくる。
【0004】
【従来の技術】従来、マイクロプロセッサとして、バー
ンイン試験モードを設定するための外部端子を設け、ク
ロック入力だけで、内部のほぼ全てのトランジスタをス
イッチングさせることができるように構成されたものが
知られている。
ンイン試験モードを設定するための外部端子を設け、ク
ロック入力だけで、内部のほぼ全てのトランジスタをス
イッチングさせることができるように構成されたものが
知られている。
【0005】ここに、マイクロROMを内蔵しているマ
イクロプロセッサにおいては、バーンイン試験時にマイ
クロROMをフリーランさせることにより、内部のほぼ
全てのトランジスタを動作させる方法が採用されてい
る。
イクロプロセッサにおいては、バーンイン試験時にマイ
クロROMをフリーランさせることにより、内部のほぼ
全てのトランジスタを動作させる方法が採用されてい
る。
【0006】これに対して、マイクロROMを内蔵しな
いマイクロプロセッサでは、スキャンイン端子付きのラ
ッチ回路を設け、スキャンイン端子にスキャン信号を入
力して内部のロジックを動作させる方法や、制御部から
命令をランダムに送出し、その命令に従って内部のロジ
ックを動作させる方法が採用されている。
いマイクロプロセッサでは、スキャンイン端子付きのラ
ッチ回路を設け、スキャンイン端子にスキャン信号を入
力して内部のロジックを動作させる方法や、制御部から
命令をランダムに送出し、その命令に従って内部のロジ
ックを動作させる方法が採用されている。
【0007】ちなみに、図6はスキャンイン端子付きの
マスタ・スレーブ・ラッチ回路、図7はスキャンイン端
子のないマスタ・スレーブ・ラッチ回路を示しており、
これら図6、図7において、INは通常動作時における
入力、SINはスキャン入力、OUTは出力である。
マスタ・スレーブ・ラッチ回路、図7はスキャンイン端
子のないマスタ・スレーブ・ラッチ回路を示しており、
これら図6、図7において、INは通常動作時における
入力、SINはスキャン入力、OUTは出力である。
【0008】また、1、2はクロックドCMOSインバ
ータ、C、CXはクロックドCMOSインバータ1、2
の活性、非活性を制御する相補関係にある制御信号、3
〜6はCMOSインバータである。
ータ、C、CXはクロックドCMOSインバータ1、2
の活性、非活性を制御する相補関係にある制御信号、3
〜6はCMOSインバータである。
【0009】また、7、8は伝送ゲートであり、9、1
0はpMOSトランジスタ、11、12はnMOSトラ
ンジスタ、CA、CAXは伝送ゲート7のオン、オフを
制御する相補関係にある制御信号、CB、CBXは伝送
ゲート8のオン、オフを制御する相補関係にある制御信
号である。
0はpMOSトランジスタ、11、12はnMOSトラ
ンジスタ、CA、CAXは伝送ゲート7のオン、オフを
制御する相補関係にある制御信号、CB、CBXは伝送
ゲート8のオン、オフを制御する相補関係にある制御信
号である。
【0010】また、図8は、バーンイン試験時、制御部
から命令をランダムに送出し、その命令に従って内部の
ロジックを動作させる方法を採用するマイクロプロセッ
サにおけるバーンイン試験時の命令及びデータの流れを
示している。
から命令をランダムに送出し、その命令に従って内部の
ロジックを動作させる方法を採用するマイクロプロセッ
サにおけるバーンイン試験時の命令及びデータの流れを
示している。
【0011】図中、13はマイクロプロセッサ本体、1
4は外部バスとのインタフェースを図る入力部、15は
外部バスとのインタフェースを図る出力部、16〜18
は演算器であり、演算器16は、例えば、加算器、演算
器17は、例えば、減算器、演算器18は、例えば、乗
算器である。
4は外部バスとのインタフェースを図る入力部、15は
外部バスとのインタフェースを図る出力部、16〜18
は演算器であり、演算器16は、例えば、加算器、演算
器17は、例えば、減算器、演算器18は、例えば、乗
算器である。
【0012】また、19は演算器16〜18に供給する
演算数及び演算器16〜18から出力される演算結果を
一時的に保持するレジスタファイル部、20はアドレス
の生成を行うアドレス生成部である。
演算数及び演算器16〜18から出力される演算結果を
一時的に保持するレジスタファイル部、20はアドレス
の生成を行うアドレス生成部である。
【0013】また、21は演算器16〜18やアドレス
生成部20などの制御を行う制御部、22はバーンイン
試験時に演算オペランド・データを発生する演算オペラ
ンド・データ発生器である。
生成部20などの制御を行う制御部、22はバーンイン
試験時に演算オペランド・データを発生する演算オペラ
ンド・データ発生器である。
【0014】また、破線23はバーンイン試験時に命令
を転送するために専用に設けられている内部バスであ
り、矢印は命令の流れの方向を示している。また、実線
24〜27はバーンイン試験時にデータを転送するため
に専用に設けられている内部バスであり、矢印はデータ
の流れの方向を示している。
を転送するために専用に設けられている内部バスであ
り、矢印は命令の流れの方向を示している。また、実線
24〜27はバーンイン試験時にデータを転送するため
に専用に設けられている内部バスであり、矢印はデータ
の流れの方向を示している。
【0015】なお、通常動作時に命令を転送するために
設けられている内部バス及び通常動作時にデータを転送
するために設けられている内部バス等は、その図示を省
略している。
設けられている内部バス及び通常動作時にデータを転送
するために設けられている内部バス等は、その図示を省
略している。
【0016】即ち、このマイクロプロセッサにおいて
は、バーンイン試験時、バーンイン試験専用の演算オペ
ランド・データ発生器22にて生成された演算データが
出力部15、演算器16〜18、レジスタファイル部1
9、アドレス生成部20及び制御部21に供給され、こ
れら出力部15、演算器16〜18、レジスタファイル
部19、アドレス生成部20及び制御部21が動作す
る。
は、バーンイン試験時、バーンイン試験専用の演算オペ
ランド・データ発生器22にて生成された演算データが
出力部15、演算器16〜18、レジスタファイル部1
9、アドレス生成部20及び制御部21に供給され、こ
れら出力部15、演算器16〜18、レジスタファイル
部19、アドレス生成部20及び制御部21が動作す
る。
【0017】
【発明が解決しようとする課題】ここに、クロック入力
だけで、内部のほぼ全てのトランジスタをスイッチング
させることができるように構成されたマイクロプロセッ
サにおいては、試験のときの複雑な設定が不要となり、
試験を行い易いという利点がある。
だけで、内部のほぼ全てのトランジスタをスイッチング
させることができるように構成されたマイクロプロセッ
サにおいては、試験のときの複雑な設定が不要となり、
試験を行い易いという利点がある。
【0018】しかし、スキャンイン端子にスキャン信号
を入力して内部のロジックを動作させる方法を採用する
マイクロプロセッサにおいては、ラッチ回路は、全て、
図6に示すようなスキャンイン端子付きのラッチ回路と
しなければならず、このため、トランジスタ数が多くな
り、回路規模が増大し、チップコストが上昇してしまう
という問題点があった。
を入力して内部のロジックを動作させる方法を採用する
マイクロプロセッサにおいては、ラッチ回路は、全て、
図6に示すようなスキャンイン端子付きのラッチ回路と
しなければならず、このため、トランジスタ数が多くな
り、回路規模が増大し、チップコストが上昇してしまう
という問題点があった。
【0019】また、図8に示すように、バーンイン試験
専用の演算オペランド・データ発生器22を使用するよ
うに構成されたマイクロプロセッサにおいては、バーン
イン試験専用の内部バス23〜27が必要となると共
に、出力部15、演算器16〜18、レジスタファイル
部19、アドレス生成部20及び制御部21等、各機能
ブロックに、バーンイン試験時に使用する経路と、通常
動作時に使用する経路とを選択する選択回路を付加する
ことが必要となり、その分、回路規模が増大し、チップ
コストが上昇してしまうという問題点があった。
専用の演算オペランド・データ発生器22を使用するよ
うに構成されたマイクロプロセッサにおいては、バーン
イン試験専用の内部バス23〜27が必要となると共
に、出力部15、演算器16〜18、レジスタファイル
部19、アドレス生成部20及び制御部21等、各機能
ブロックに、バーンイン試験時に使用する経路と、通常
動作時に使用する経路とを選択する選択回路を付加する
ことが必要となり、その分、回路規模が増大し、チップ
コストが上昇してしまうという問題点があった。
【0020】本発明は、かかる点に鑑み、バーンイン試
験を効率的に行うための試験回路を設けてなるマイクロ
プロセッサであって、回路規模を縮小し、チップコスト
の低減化を図ることができるようにしたマイクロプロセ
ッサを提供することを目的とする。
験を効率的に行うための試験回路を設けてなるマイクロ
プロセッサであって、回路規模を縮小し、チップコスト
の低減化を図ることができるようにしたマイクロプロセ
ッサを提供することを目的とする。
【0021】
【課題を解決するための手段】本発明によるマイクロプ
ロセッサは、外部バスとのインタフェースを図る入力部
及び出力部と、それぞれ所定の演算を行う複数の演算部
と、外部バスから入力部及び第1の内部演算数バスを介
して供給される演算数及び複数の演算部から出力される
演算結果の一時的保持を行うレジスタファイル部と、内
部アドレスバスを介して入力部と接続されるアドレス生
成部と、内部データバスを介して入力部と接続される制
御部とを含んで構成されるマイクロプロセッサを改良す
るものであり、本発明においては、バーンイン試験時に
第1、第2の演算数を発生させる演算数発生器が入力部
内に設けられる。
ロセッサは、外部バスとのインタフェースを図る入力部
及び出力部と、それぞれ所定の演算を行う複数の演算部
と、外部バスから入力部及び第1の内部演算数バスを介
して供給される演算数及び複数の演算部から出力される
演算結果の一時的保持を行うレジスタファイル部と、内
部アドレスバスを介して入力部と接続されるアドレス生
成部と、内部データバスを介して入力部と接続される制
御部とを含んで構成されるマイクロプロセッサを改良す
るものであり、本発明においては、バーンイン試験時に
第1、第2の演算数を発生させる演算数発生器が入力部
内に設けられる。
【0022】また、通常動作時は、レジスタファイル部
から出力される演算数を複数の演算器に供給し、バーン
イン試験時は、演算数発生器から出力され、第1、第2
の内部演算数バスを介して供給される第1、第2の演算
数を複数の演算器に供給する第1のセレクタが設けられ
る。
から出力される演算数を複数の演算器に供給し、バーン
イン試験時は、演算数発生器から出力され、第1、第2
の内部演算数バスを介して供給される第1、第2の演算
数を複数の演算器に供給する第1のセレクタが設けられ
る。
【0023】また、通常動作時は、レジスタファイル部
から出力される演算結果を出力部に供給し、バーンイン
試験時は、複数の演算部のうち、所定の演算器の演算結
果を出力部に供給する第2のセレクタが設けられる。
から出力される演算結果を出力部に供給し、バーンイン
試験時は、複数の演算部のうち、所定の演算器の演算結
果を出力部に供給する第2のセレクタが設けられる。
【0024】また、通常動作時は、外部バスから入力さ
れる演算数を入力部に供給し、バーンイン試験時は、出
力部から出力される所定の演算器の演算結果を入力部に
供給する第3のセレクタが設けられる。
れる演算数を入力部に供給し、バーンイン試験時は、出
力部から出力される所定の演算器の演算結果を入力部に
供給する第3のセレクタが設けられる。
【0025】また、入力部は、バーンイン試験時、第3
のセレクタを介して供給される所定の演算器の演算結果
を内部アドレスバス及び内部データバスを介してアドレ
ス生成部及び前記制御部に供給するように構成される。
のセレクタを介して供給される所定の演算器の演算結果
を内部アドレスバス及び内部データバスを介してアドレ
ス生成部及び前記制御部に供給するように構成される。
【0026】
【作用】本発明においては、バーンイン試験時、入力部
内の演算数発生器から出力される第1、第2の演算数
は、第1、第2の内部演算数バス及び第1のセレクタを
介して複数の演算器に供給される。この結果、複数の演
算器は、これら第1、第2の演算数に基づいた動作を行
う。
内の演算数発生器から出力される第1、第2の演算数
は、第1、第2の内部演算数バス及び第1のセレクタを
介して複数の演算器に供給される。この結果、複数の演
算器は、これら第1、第2の演算数に基づいた動作を行
う。
【0027】また、入力部内の演算数発生器から出力さ
れる第1の演算数は、第1の内部演算数バスを介してレ
ジスタファイル部にも供給される。この結果、レジスタ
ファイル部は、この第1の演算数に基づいた動作を行
う。
れる第1の演算数は、第1の内部演算数バスを介してレ
ジスタファイル部にも供給される。この結果、レジスタ
ファイル部は、この第1の演算数に基づいた動作を行
う。
【0028】また、複数の演算器のうち、所定の演算器
による演算結果は、レジスタファイル部に格納されない
で、第2のセレクタを介して出力部に転送される。この
結果、出力部は、所定の演算器による演算結果に基づい
た動作を行い、所定の演算器による演算結果は、外部に
出力される。
による演算結果は、レジスタファイル部に格納されない
で、第2のセレクタを介して出力部に転送される。この
結果、出力部は、所定の演算器による演算結果に基づい
た動作を行い、所定の演算器による演算結果は、外部に
出力される。
【0029】また、出力部から出力される所定の演算器
による演算結果は、第3のセレクタを介して入力部に入
力され、内部アドレスバスを介してアドレス生成部に供
給されると共に、内部データバスを介して制御部に供給
される。この結果、アドレス生成部及び制御部は、それ
ぞれ、演算器による演算結果をアドレス及び命令として
動作する。
による演算結果は、第3のセレクタを介して入力部に入
力され、内部アドレスバスを介してアドレス生成部に供
給されると共に、内部データバスを介して制御部に供給
される。この結果、アドレス生成部及び制御部は、それ
ぞれ、演算器による演算結果をアドレス及び命令として
動作する。
【0030】ここに、本発明においては、バーンイン試
験時に演算数を発生させる演算数発生器を入力部内に設
けるとしたことにより、所定のセレクタは必要となるも
のの、出力部、演算器、レジスタファイル部、アドレス
生成部及び制御部など、各機能ブロックに、バーンイン
試験時に使用する経路と、通常動作時に使用する経路と
を選択する選択回路を付加することが不要となる。
験時に演算数を発生させる演算数発生器を入力部内に設
けるとしたことにより、所定のセレクタは必要となるも
のの、出力部、演算器、レジスタファイル部、アドレス
生成部及び制御部など、各機能ブロックに、バーンイン
試験時に使用する経路と、通常動作時に使用する経路と
を選択する選択回路を付加することが不要となる。
【0031】なお、演算数発生器は、例えば、第1、第
2の演算数の2n分の1(但し、n=2以上の整数)の
ビット数の乱数を発生する第1の乱数発生回路と、この
第1の乱数発生回路から出力される第1、第2の演算数
の2n分の1のビット数の乱数を加工して第1、第2の
演算数をなす第1、第2の乱数を発生する第2、第3の
乱数発生回路とを設けて構成することができる。
2の演算数の2n分の1(但し、n=2以上の整数)の
ビット数の乱数を発生する第1の乱数発生回路と、この
第1の乱数発生回路から出力される第1、第2の演算数
の2n分の1のビット数の乱数を加工して第1、第2の
演算数をなす第1、第2の乱数を発生する第2、第3の
乱数発生回路とを設けて構成することができる。
【0032】
【実施例】以下、図1〜図5を参照して、本発明の一実
施例につき、演算数を64ビットとする3個の演算器を
設けてなるマイクロプロセッサに本発明を適用した場合
を例にして説明する。
施例につき、演算数を64ビットとする3個の演算器を
設けてなるマイクロプロセッサに本発明を適用した場合
を例にして説明する。
【0033】図1は本発明の一実施例の要部を示すブロ
ック図である。図中、28はマイクロプロセッサ本体、
29は外部バスとのインタフェースを図る入力部、30
は入力部29内に設けられた演算数発生器をなす乱数発
生器、31、32は演算数を転送するための内部演算数
バスである。
ック図である。図中、28はマイクロプロセッサ本体、
29は外部バスとのインタフェースを図る入力部、30
は入力部29内に設けられた演算数発生器をなす乱数発
生器、31、32は演算数を転送するための内部演算数
バスである。
【0034】ここに、乱数発生器30は、バーンイン試
験時に、64ビットの乱数をそれぞれ内部演算数バス3
1、32に出力するものであり、図2に示すように構成
されている。
験時に、64ビットの乱数をそれぞれ内部演算数バス3
1、32に出力するものであり、図2に示すように構成
されている。
【0035】図中、33は32ビットの乱数を発生する
32ビット乱数発生回路、34、35は32ビット乱数
発生回路33から発生される32ビットの乱数を加工し
て異なる64ビットの乱数を発生する64ビット乱数発
生回路である。
32ビット乱数発生回路、34、35は32ビット乱数
発生回路33から発生される32ビットの乱数を加工し
て異なる64ビットの乱数を発生する64ビット乱数発
生回路である。
【0036】これら64ビット乱数発生回路34、35
においては、図3に示すようにして異なる64ビットの
乱数が発生される。
においては、図3に示すようにして異なる64ビットの
乱数が発生される。
【0037】図中、36は32ビット乱数発生回路33
から発生される32ビットの乱数、37は64ビット乱
数発生回路34から発生される64ビットの乱数、38
は64ビット乱数発生回路35から発生される64ビッ
トの乱数を示している。
から発生される32ビットの乱数、37は64ビット乱
数発生回路34から発生される64ビットの乱数、38
は64ビット乱数発生回路35から発生される64ビッ
トの乱数を示している。
【0038】即ち、この例では、64ビット乱数発生回
路34は、32ビット乱数発生回路33から発生される
32ビットの乱数D31(MSB:Most Significant B
it)、D30・・・D1、D0(LSB:Least Signif
icant Bit)を加工して64ビットの乱数D31(MS
B)、D30・・・D1、D0、D31、D30・・・
D1、D0(LSB)を発生するように構成されてい
る。
路34は、32ビット乱数発生回路33から発生される
32ビットの乱数D31(MSB:Most Significant B
it)、D30・・・D1、D0(LSB:Least Signif
icant Bit)を加工して64ビットの乱数D31(MS
B)、D30・・・D1、D0、D31、D30・・・
D1、D0(LSB)を発生するように構成されてい
る。
【0039】また、64ビット乱数発生回路35は、3
2ビット乱数発生回路33から発生される32ビットの
乱数D31(MSB)、D30・・・D1、D0(LS
B)を加工して、64ビットの乱数D0(MSB)、D
1・・・D30、D31、D0、D1・・・D30、D
31(LSB)を発生するように構成されている。
2ビット乱数発生回路33から発生される32ビットの
乱数D31(MSB)、D30・・・D1、D0(LS
B)を加工して、64ビットの乱数D0(MSB)、D
1・・・D30、D31、D0、D1・・・D30、D
31(LSB)を発生するように構成されている。
【0040】また、図1において、39、40、41は
演算器であり、演算器39は、例えば、加算器、演算器
40は、例えば、減算器、演算器41は、例えば、乗算
器である。
演算器であり、演算器39は、例えば、加算器、演算器
40は、例えば、減算器、演算器41は、例えば、乗算
器である。
【0041】また、42は演算器39〜41に供給する
演算数及び演算器39〜41から出力される演算結果を
一時的に保持するレジスタファイル部、43〜48は内
部演算数バスである。
演算数及び演算器39〜41から出力される演算結果を
一時的に保持するレジスタファイル部、43〜48は内
部演算数バスである。
【0042】また、49は内部演算数バス43と内部演
算数バス31との選択を行うセレクタ、50は内部演算
数バス44と内部演算数バス32との選択を行うセレク
タ、51は内部演算数バス45と内部演算数バス31と
の選択を行うセレクタである。
算数バス31との選択を行うセレクタ、50は内部演算
数バス44と内部演算数バス32との選択を行うセレク
タ、51は内部演算数バス45と内部演算数バス31と
の選択を行うセレクタである。
【0043】また、52は内部演算数バス46と内部演
算数バス32との選択を行うセレクタ、53は内部演算
数バス47と内部演算数バス31との選択を行うセレク
タ、54は内部演算数バス48と内部演算数バス32と
の選択を行うセレクタである。
算数バス32との選択を行うセレクタ、53は内部演算
数バス47と内部演算数バス31との選択を行うセレク
タ、54は内部演算数バス48と内部演算数バス32と
の選択を行うセレクタである。
【0044】また、55は演算器41から出力される演
算結果とレジスタファイル部42から供給される演算結
果とを選択するセレクタ、56は外部バスとのインタフ
ェースを図る出力部、57は出力部56から出力される
演算結果と外部からの入力とを選択するセレクタであ
る。
算結果とレジスタファイル部42から供給される演算結
果とを選択するセレクタ、56は外部バスとのインタフ
ェースを図る出力部、57は出力部56から出力される
演算結果と外部からの入力とを選択するセレクタであ
る。
【0045】また、58はアドレスの生成を行うアドレ
ス生成部、59は内部アドレスバス、60は演算器39
〜41やアドレス生成部58などの制御を行う制御部、
61は内部データバスである。
ス生成部、59は内部アドレスバス、60は演算器39
〜41やアドレス生成部58などの制御を行う制御部、
61は内部データバスである。
【0046】このように構成された本実施例において
は、通常動作時は、図4に矢印付きの実線で示すように
命令などが流れ、バーンイン試験時は、図5に矢印付き
の実線で示すように乱数などが流れる。
は、通常動作時は、図4に矢印付きの実線で示すように
命令などが流れ、バーンイン試験時は、図5に矢印付き
の実線で示すように乱数などが流れる。
【0047】即ち、通常動作時においては、制御部60
内の命令レジスタに入力部29及び内部データバス61
を介して命令が書き込まれ、それが終了すると、制御部
60内の起動レジスタにスタート情報が書き込まれる。
内の命令レジスタに入力部29及び内部データバス61
を介して命令が書き込まれ、それが終了すると、制御部
60内の起動レジスタにスタート情報が書き込まれる。
【0048】ここに、スタート情報が確認されると、命
令レジスタから命令が取り出され、この命令が、例え
ば、ロード命令であったとすると、外部記憶装置から演
算オペランド・データがセレクタ57、入力部29及び
内部演算数バス31を介してレジスタファイル部42に
取り込まれる。
令レジスタから命令が取り出され、この命令が、例え
ば、ロード命令であったとすると、外部記憶装置から演
算オペランド・データがセレクタ57、入力部29及び
内部演算数バス31を介してレジスタファイル部42に
取り込まれる。
【0049】次に、例えば、乗算命令があったとする
と、演算オペランド・データがレジスタファイル部42
に揃った時点で乗算器、例えば、演算器41に演算オペ
ランド・データが転送され、演算器41で乗算処理が行
われ、その乗算結果がレジスタファイル部42に転送さ
れる。
と、演算オペランド・データがレジスタファイル部42
に揃った時点で乗算器、例えば、演算器41に演算オペ
ランド・データが転送され、演算器41で乗算処理が行
われ、その乗算結果がレジスタファイル部42に転送さ
れる。
【0050】次に、例えば、ストア命令があったとする
と、演算器41による演算結果がレジスタファイル部4
2からセレクタ55及び出力部56を介して外部記憶装
置に出力される。
と、演算器41による演算結果がレジスタファイル部4
2からセレクタ55及び出力部56を介して外部記憶装
置に出力される。
【0051】なお、ロード時及びストア時に、外部記憶
装置をアクセスする際は、アドレスは、アドレス生成部
58で生成され、外部に出力される。
装置をアクセスする際は、アドレスは、アドレス生成部
58で生成され、外部に出力される。
【0052】これに対して、バーンイン試験時において
は、入力部29に設けられた乱数発生器30が動作を開
始し、この乱数発生器30の64ビット乱数発生回路3
4から出力される乱数は、内部演算数バス31及びセレ
クタ49、51、53を介して全ての演算器39〜41
に供給される。
は、入力部29に設けられた乱数発生器30が動作を開
始し、この乱数発生器30の64ビット乱数発生回路3
4から出力される乱数は、内部演算数バス31及びセレ
クタ49、51、53を介して全ての演算器39〜41
に供給される。
【0053】また、この乱数発生器30の64ビット乱
数発生回路35から出力される乱数は内部演算数バス3
2及びセレクタ50、52、54を介して全ての演算器
39〜41に供給される。
数発生回路35から出力される乱数は内部演算数バス3
2及びセレクタ50、52、54を介して全ての演算器
39〜41に供給される。
【0054】この結果、演算器39〜41は乱数発生器
30の64ビット乱数発生回路34、35から出力され
る64ビットの乱数をそれぞれ一方及び他方の演算数と
して動作する。
30の64ビット乱数発生回路34、35から出力され
る64ビットの乱数をそれぞれ一方及び他方の演算数と
して動作する。
【0055】また、乱数発生器30の64ビット乱数発
生回路34から出力される64ビットの乱数は、内部演
算数バス31を介してレジスタファイル部42にも供給
され、この64ビットの乱数に基づいてレジスタファイ
ル部42も動作する。
生回路34から出力される64ビットの乱数は、内部演
算数バス31を介してレジスタファイル部42にも供給
され、この64ビットの乱数に基づいてレジスタファイ
ル部42も動作する。
【0056】また、演算器39〜41のうち、演算器4
1による演算結果(乗算結果)は、レジスタファイル部
42に格納されないで、セレクタ55を介して出力部5
6に転送され、この結果、出力部56が演算器41によ
る演算結果に基づいて動作し、演算器41による演算結
果は、外部に出力される。
1による演算結果(乗算結果)は、レジスタファイル部
42に格納されないで、セレクタ55を介して出力部5
6に転送され、この結果、出力部56が演算器41によ
る演算結果に基づいて動作し、演算器41による演算結
果は、外部に出力される。
【0057】また、出力部56から出力される演算器4
1による演算結果は、セレクタ57を介して入力部29
に入力され、内部アドレスバス59を介してアドレス生
成部58に供給されると共に、内部データバス61を介
して制御部60に供給され、アドレス生成部58及び制
御部60は、それぞれ、演算器41による演算結果をア
ドレス及び命令として動作する。
1による演算結果は、セレクタ57を介して入力部29
に入力され、内部アドレスバス59を介してアドレス生
成部58に供給されると共に、内部データバス61を介
して制御部60に供給され、アドレス生成部58及び制
御部60は、それぞれ、演算器41による演算結果をア
ドレス及び命令として動作する。
【0058】このように、本実施例においては、バーン
イン試験時に演算数を発生させる乱数発生器30を入力
部29内に設けるとしたことにより、セレクタ49〜5
4、55、57は必要となるものの、演算器39〜4
1、レジスタファイル部42、出力部56、アドレス生
成部58及び制御部60等、各機能ブロックに、バーン
イン試験時に使用する経路と、通常動作時に使用する経
路とを選択する選択回路を付加することが不要となるの
で、回路規模を縮小し、チップコストの低減化を図るこ
とができる。
イン試験時に演算数を発生させる乱数発生器30を入力
部29内に設けるとしたことにより、セレクタ49〜5
4、55、57は必要となるものの、演算器39〜4
1、レジスタファイル部42、出力部56、アドレス生
成部58及び制御部60等、各機能ブロックに、バーン
イン試験時に使用する経路と、通常動作時に使用する経
路とを選択する選択回路を付加することが不要となるの
で、回路規模を縮小し、チップコストの低減化を図るこ
とができる。
【0059】なお、上述の実施例においては、入力部2
9内に32ビット乱数発生回路33を設け、この32ビ
ット乱数発生回路33から発生される32ビットの乱数
を加工して、2個の異なる64ビットの乱数を生成する
ようにしているが、この代わりに、入力部29内に2k
ビット乱数(但し、k=1、2、3、4)を発生する2
kビット乱数発生回路を設け、この2kビット乱数発生回
路から発生される2kビットの乱数を加工して、2個の
異なる64ビットの乱数を生成するように構成すること
もできる。
9内に32ビット乱数発生回路33を設け、この32ビ
ット乱数発生回路33から発生される32ビットの乱数
を加工して、2個の異なる64ビットの乱数を生成する
ようにしているが、この代わりに、入力部29内に2k
ビット乱数(但し、k=1、2、3、4)を発生する2
kビット乱数発生回路を設け、この2kビット乱数発生回
路から発生される2kビットの乱数を加工して、2個の
異なる64ビットの乱数を生成するように構成すること
もできる。
【0060】
【発明の効果】以上のように、本発明においては、バー
ンイン試験時に演算数を発生させる演算数発生器を入力
部に設けるとしたことにより、所定のセレクタは必要と
なるものの、出力部、演算器、レジスタファイル部、ア
ドレス生成部及び制御部など、各機能ブロックに、バー
ンイン試験時に使用する経路と、通常動作時に使用する
経路とを選択する選択回路を付加することが不要となる
ので、回路規模を縮小し、チップコストの低減化を図る
ことができる。
ンイン試験時に演算数を発生させる演算数発生器を入力
部に設けるとしたことにより、所定のセレクタは必要と
なるものの、出力部、演算器、レジスタファイル部、ア
ドレス生成部及び制御部など、各機能ブロックに、バー
ンイン試験時に使用する経路と、通常動作時に使用する
経路とを選択する選択回路を付加することが不要となる
ので、回路規模を縮小し、チップコストの低減化を図る
ことができる。
【図1】本発明の一実施例の要部を示すブロック図であ
る。
る。
【図2】本発明の一実施例を構成する入力部が設ける乱
数発生器の回路構成を示すブロック図である。
数発生器の回路構成を示すブロック図である。
【図3】本発明の一実施例を構成する入力部が設ける乱
数発生器の動作(32ビット乱数発生回路から発生され
る32ビットの乱数を加工して、2個の異なる64ビッ
トの乱数を発生させる方法)を説明するための図であ
る。
数発生器の動作(32ビット乱数発生回路から発生され
る32ビットの乱数を加工して、2個の異なる64ビッ
トの乱数を発生させる方法)を説明するための図であ
る。
【図4】本発明の一実施例の通常動作時における命令等
の流れを示す図である。
の流れを示す図である。
【図5】本発明の一実施例のバーンイン試験時における
乱数等の流れを示す図である。
乱数等の流れを示す図である。
【図6】スキャンイン端子付きのマスタ・スレーブ・ラ
ッチ回路を示す図である。
ッチ回路を示す図である。
【図7】スキャンイン端子のないマスタ・スレーブ・ラ
ッチ回路を示す図である。
ッチ回路を示す図である。
【図8】従来のマイクロプロセッサの一例におけるバー
ンイン試験時の命令及びデータの流れを示す図である。
ンイン試験時の命令及びデータの流れを示す図である。
49〜55、57 セレクタ 31、32 内部演算数バス 59 内部アドレスバス 61 内部データバス
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6,DB名) G06F 11/22 - 11/26 G06F 15/78 510
Claims (2)
- 【請求項1】外部バスとのインタフェースを図る入力部
及び出力部と、それぞれ所定の演算を行う複数の演算部
と、前記外部バスから前記入力部及び第1の内部演算数
バスを介して供給される演算数及び前記複数の演算部か
ら出力される演算結果の一時的保持を行うレジスタファ
イル部と、内部アドレスバスを介して前記入力部と接続
されるアドレス生成部と、内部データバスを介して前記
入力部と接続される制御部とを含んで構成されるマイク
ロプロセッサにおいて、バーンイン試験時に第1、第2
の演算数を発生させる演算数発生器を前記入力部内に設
けると共に、通常動作時は、前記レジスタファイル部か
ら出力される演算数を前記複数の演算器に供給し、バー
ンイン試験時は、前記演算数発生器から出力され、前記
第1、第2の内部演算数バスを介して供給される前記第
1、第2の演算数を前記複数の演算器に供給する第1の
セレクタと、通常動作時は、前記レジスタファイル部か
ら出力される演算結果を前記出力部に供給し、バーンイ
ン試験時は、前記複数の演算部のうち、所定の演算器の
演算結果を前記出力部に供給する第2のセレクタと、通
常動作時は、前記外部バスから入力される演算数を前記
入力部に供給し、バーンイン試験時は、前記出力部から
出力される前記所定の演算器の演算結果を前記入力部に
供給する第3のセレクタとを設け、前記入力部は、バー
ンイン試験時、前記第3のセレクタを介して供給される
前記所定の演算器の演算結果を前記内部アドレスバス及
び前記内部データバスを介して前記アドレス生成部及び
前記制御部に供給するように構成されていることを特徴
とするマイクロプロセッサ。 - 【請求項2】前記演算数発生器は、前記第1、第2の演
算数の2n分の1(但し、n=2以上の整数)のビット
数の乱数を発生する第1の乱数発生回路と、この第1の
乱数発生回路から出力される前記第1、第2の演算数の
2n分の1のビット数の乱数を加工して前記第1、第2
の演算数をなす第1、第2の乱数を発生する第2、第3
の乱数発生回路とから構成されていることを特徴とする
請求項1記載のマイクロプロセッサ。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5143888A JP2806210B2 (ja) | 1993-06-15 | 1993-06-15 | マイクロプロセッサ |
GB9407223A GB2279783B (en) | 1993-06-15 | 1994-04-12 | Processor having test circuit |
US08/226,854 US5654972A (en) | 1993-06-15 | 1994-04-13 | Processor having test circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5143888A JP2806210B2 (ja) | 1993-06-15 | 1993-06-15 | マイクロプロセッサ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH076052A JPH076052A (ja) | 1995-01-10 |
JP2806210B2 true JP2806210B2 (ja) | 1998-09-30 |
Family
ID=15349371
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5143888A Expired - Fee Related JP2806210B2 (ja) | 1993-06-15 | 1993-06-15 | マイクロプロセッサ |
Country Status (3)
Country | Link |
---|---|
US (1) | US5654972A (ja) |
JP (1) | JP2806210B2 (ja) |
GB (1) | GB2279783B (ja) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000293394A (ja) * | 1999-04-05 | 2000-10-20 | Hitachi Ltd | Bist機能付きプロセッサ |
JP2004325233A (ja) | 2003-04-24 | 2004-11-18 | Matsushita Electric Ind Co Ltd | 半導体装置 |
US20050172182A1 (en) * | 2004-01-15 | 2005-08-04 | Elias Gedamu | Optimal operational voltage identification for a processor design |
US20050172178A1 (en) * | 2004-01-15 | 2005-08-04 | Elias Gedamu | Cache-testable processor identification |
US20050159925A1 (en) * | 2004-01-15 | 2005-07-21 | Elias Gedamu | Cache testing for a processor design |
US7308616B2 (en) * | 2004-08-26 | 2007-12-11 | International Business Machines Corporation | Method, apparatus, and computer program product for enhanced diagnostic test error reporting utilizing fault isolation registers |
US7590509B2 (en) | 2005-06-23 | 2009-09-15 | Hewlett-Packard Development Company, L.P. | System and method for testing a processor |
CN104781993A (zh) | 2012-10-19 | 2015-07-15 | 李尔公司 | 电气端子 |
DE102014009208B4 (de) | 2013-06-21 | 2018-08-09 | Lear Corporation | Elektrische anschlussanordnung |
US9444205B2 (en) | 2014-03-25 | 2016-09-13 | Lear Corporation | Electric connector with contact protection |
US10128602B2 (en) | 2014-05-13 | 2018-11-13 | Lear Corporation | Electric connector with a terminal interface |
US9847591B2 (en) | 2014-07-22 | 2017-12-19 | Lear Corporation | Electric terminal assembly |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4519078A (en) * | 1982-09-29 | 1985-05-21 | Storage Technology Corporation | LSI self-test method |
GB8507613D0 (en) * | 1985-03-23 | 1985-05-01 | Int Computers Ltd | Testing digital integrated circuits |
JP2725258B2 (ja) * | 1987-09-25 | 1998-03-11 | 三菱電機株式会社 | 集積回路装置 |
JP3007475B2 (ja) * | 1992-06-05 | 2000-02-07 | 三菱電機株式会社 | メモリ装置 |
-
1993
- 1993-06-15 JP JP5143888A patent/JP2806210B2/ja not_active Expired - Fee Related
-
1994
- 1994-04-12 GB GB9407223A patent/GB2279783B/en not_active Expired - Fee Related
- 1994-04-13 US US08/226,854 patent/US5654972A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH076052A (ja) | 1995-01-10 |
GB2279783B (en) | 1998-02-25 |
GB9407223D0 (en) | 1994-06-08 |
US5654972A (en) | 1997-08-05 |
GB2279783A (en) | 1995-01-11 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980623 |
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LAPS | Cancellation because of no payment of annual fees |