JP2803676B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2803676B2 JP2803676B2 JP1171284A JP17128489A JP2803676B2 JP 2803676 B2 JP2803676 B2 JP 2803676B2 JP 1171284 A JP1171284 A JP 1171284A JP 17128489 A JP17128489 A JP 17128489A JP 2803676 B2 JP2803676 B2 JP 2803676B2
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Description
【発明の詳細な説明】 〔概 要〕 半導体装置の製造方法に係り、特に半導体装置の多層
配線の形成方法に関し、 成長温度を一定に選択し、基板への侵食がなく、密着
強度を向上させ、コンタクト特性を向上させた多層配線
を形成させることを目的とし、 シリコン層上に、コンタクトホールを有する絶縁膜を
形成する工程と、該コンタクトホール内の前記シリコン
層の表面に、レニウム層又はジルコニウム層を化学的気
相成長法により選択的に形成する工程と、 該レニウム層又はジルコニウム層上に導体層を化学的
気相成長法により選択的に形成して、該コンタクトホー
ル内を前記導体層により埋め込む工程と を含むように構成する。
配線の形成方法に関し、 成長温度を一定に選択し、基板への侵食がなく、密着
強度を向上させ、コンタクト特性を向上させた多層配線
を形成させることを目的とし、 シリコン層上に、コンタクトホールを有する絶縁膜を
形成する工程と、該コンタクトホール内の前記シリコン
層の表面に、レニウム層又はジルコニウム層を化学的気
相成長法により選択的に形成する工程と、 該レニウム層又はジルコニウム層上に導体層を化学的
気相成長法により選択的に形成して、該コンタクトホー
ル内を前記導体層により埋め込む工程と を含むように構成する。
本発明は半導体装置の製造方法に係り、特に半導体装
置の多層配線の形成方法に関する。
置の多層配線の形成方法に関する。
半導体装置、特にULSIにおいて多層配線は例えば、シ
リコン基板上に形成された絶縁層のコンタクトホールの
Al−Siでの界面固相反応、いわゆる侵食を防止するた
め、シリコン層上にTi/TiN層やTi/TiW層をPVD（スパッ
タ蒸着等）法で形成し、次にAl配線層等をCVD法で形成
する方法やあるいは上記絶縁層のコンタクトホールに直
接Ｗ層をCVD法により選択的に成長させ接着性を向上さ
せ、その後Al配線層を形成する方法によって形成され
る。
リコン基板上に形成された絶縁層のコンタクトホールの
Al−Siでの界面固相反応、いわゆる侵食を防止するた
め、シリコン層上にTi/TiN層やTi/TiW層をPVD（スパッ
タ蒸着等）法で形成し、次にAl配線層等をCVD法で形成
する方法やあるいは上記絶縁層のコンタクトホールに直
接Ｗ層をCVD法により選択的に成長させ接着性を向上さ
せ、その後Al配線層を形成する方法によって形成され
る。
上記Ti/TiN層をシリコン層上にバリヤー層として形成
する方法では、シリサイド化の必要があり、しかもTi−
Si間の異常反応によりジャンクションが破壊されたり、
またTiNはコンタクト抵抗が高く、装置がより小さくな
るとデバイス特性に悪い影響を与える。
する方法では、シリサイド化の必要があり、しかもTi−
Si間の異常反応によりジャンクションが破壊されたり、
またTiNはコンタクト抵抗が高く、装置がより小さくな
るとデバイス特性に悪い影響を与える。
次にＷ層をCVD法によりシリコン層上に直接選択成長
させ、その後AlをCVD成長させる方法はＷ層がシリコン
層とAl層間のバリヤー層として作用し、しかもＷ層がコ
ンタクトホール内の溝をある程度埋め、平坦化に役立つ
等の利点があるが、Ｗの薄膜成長法であるSi還元法は成
長温度が高くなるにつれシリコンに対する侵食程度が大
となるため低温、例えば300℃程度が好ましいがシリコ
ン基板との密着強度が弱くなる。
させ、その後AlをCVD成長させる方法はＷ層がシリコン
層とAl層間のバリヤー層として作用し、しかもＷ層がコ
ンタクトホール内の溝をある程度埋め、平坦化に役立つ
等の利点があるが、Ｗの薄膜成長法であるSi還元法は成
長温度が高くなるにつれシリコンに対する侵食程度が大
となるため低温、例えば300℃程度が好ましいがシリコ
ン基板との密着強度が弱くなる。
また、Ｗを厚膜化する方法としてのH2還元反応は高
温、例えば500℃程度が好ましく、SiH4（シラン）還元
法では約300℃の低温で良いがフッ化物の副生成物がＷ
層内に形成される。
温、例えば500℃程度が好ましく、SiH4（シラン）還元
法では約300℃の低温で良いがフッ化物の副生成物がＷ
層内に形成される。
更に、一般に用いられるWF6とSiと化学反応の反応性
は高く、Si基板と直接反応させると大きな侵食をともな
い接合を破壊しやすい。
は高く、Si基板と直接反応させると大きな侵食をともな
い接合を破壊しやすい。
本発明は成長温度を一定に選択し、基板への侵食がな
く、密着強度を向上させ、コンタクト特性を向上させた
多層配線を形成させることを目的とする。
く、密着強度を向上させ、コンタクト特性を向上させた
多層配線を形成させることを目的とする。
上記した課題は、以下に詳述するところの本発明によ
る半導体装置の製造方法によって解決することができ
る。
る半導体装置の製造方法によって解決することができ
る。
本発明は、その１つの面において、 シリコン層上に、コンタクトホールを有する絶縁膜を
形成する工程と、 該コンタクトホール内の前記シリコン層の表面に、レ
ニウム層又はジルコニウム層を化学的気相成長法により
選択的に形成する工程と、 該レニウム層又はジルコニウム層上に導体層を化学的
気相成長法により選択的に形成して、該コンタクトホー
ル内を前記導体層により埋め込む工程と を含むことを特徴とする半導体装置の製造方法にある。
形成する工程と、 該コンタクトホール内の前記シリコン層の表面に、レ
ニウム層又はジルコニウム層を化学的気相成長法により
選択的に形成する工程と、 該レニウム層又はジルコニウム層上に導体層を化学的
気相成長法により選択的に形成して、該コンタクトホー
ル内を前記導体層により埋め込む工程と を含むことを特徴とする半導体装置の製造方法にある。
本発明は、そのもう１つの面において、 半導体あるいは導体上に、レニウム層またはジルコニ
ウム層を化学的気相成長法により選択的に形成する工程
と、 該レニウムまたはジルコニウム層上にタングステン層
を形成する工程と を含むことを特徴とする半導体装置の製造方法にある。
ウム層を化学的気相成長法により選択的に形成する工程
と、 該レニウムまたはジルコニウム層上にタングステン層
を形成する工程と を含むことを特徴とする半導体装置の製造方法にある。
本発明によればRe,Zr等が低温度（約300℃）でも十分
成長し、しかもシリコン等の半導体面その他導体層に密
着性よく形成せしめられる。本発明で用いられるRe,Zr
あるいはTa等の共通した性質によるものである。
成長し、しかもシリコン等の半導体面その他導体層に密
着性よく形成せしめられる。本発明で用いられるRe,Zr
あるいはTa等の共通した性質によるものである。
以下本発明の実施例を図面に基づいて説明する。
第1A図ないし第1B図は本発明の第１の実施例を説明す
るための工程断面図である。
るための工程断面図である。
第1A図に示すように、シリコン基板１上にSiO2膜２を
約5000Åの厚さに形成してコンタクトホール2aを開口
し、その后第2B図に示すように露出シリコン基板１上に
レニウム（Re）を約500Åの厚さに選択的CVD成長法によ
り成長させRe層３を形成する。そのCVD成長はReF6,H2,S
iH4の各ガスを10SCCM,500SCCM,5SSCMの流量で約30秒
間、300℃の成長温度、反応室内圧力0.05Torrで行われ
た。この時のReの厚さは、SiH4がないとReが、Si表面を
覆うことで終了するため（自己制御的な堆積）理想的な
清浄表面が形成されていれば、数十原子層のReが析出
し、反応は見かけ上終了する。このため、実質的な侵食
は小さい。又、反応性が、WF6に比べ小さいことも、大
きな要因である。
約5000Åの厚さに形成してコンタクトホール2aを開口
し、その后第2B図に示すように露出シリコン基板１上に
レニウム（Re）を約500Åの厚さに選択的CVD成長法によ
り成長させRe層３を形成する。そのCVD成長はReF6,H2,S
iH4の各ガスを10SCCM,500SCCM,5SSCMの流量で約30秒
間、300℃の成長温度、反応室内圧力0.05Torrで行われ
た。この時のReの厚さは、SiH4がないとReが、Si表面を
覆うことで終了するため（自己制御的な堆積）理想的な
清浄表面が形成されていれば、数十原子層のReが析出
し、反応は見かけ上終了する。このため、実質的な侵食
は小さい。又、反応性が、WF6に比べ小さいことも、大
きな要因である。
次に第1C図に示すようにRe層３上に厚さ4000ÅのＷ層
４を選択的に成長させソース又はドレイン電極を形成し
た。このＷ層４のCVD成長はWF6,H2,SiH4の各ガスを5SCC
M,500SCCM,5SCCMの流量で流し、Re成長と同様の温度、
圧力とし、成長速度を200nm/分であった。
４を選択的に成長させソース又はドレイン電極を形成し
た。このＷ層４のCVD成長はWF6,H2,SiH4の各ガスを5SCC
M,500SCCM,5SCCMの流量で流し、Re成長と同様の温度、
圧力とし、成長速度を200nm/分であった。
本実施例ではRe層３がＷに比べ低温度でシリコン基板
１上に密着性よく被着し、シリコン侵食が少ない。すな
わち侵食の少ないReの析出によりＷの厚膜上の際の化学
的な侵食性に対するバリヤーとして機能する。
１上に密着性よく被着し、シリコン侵食が少ない。すな
わち侵食の少ないReの析出によりＷの厚膜上の際の化学
的な侵食性に対するバリヤーとして機能する。
次に第２の実施例として第2A図から第2D図を用いてゲ
ート引出し電極形成の場合について説明する。
ート引出し電極形成の場合について説明する。
まず第2A図に示すようにシリコン基板１上にゲート酸
化膜（SiO2）５を熱酸化法により約100Åの厚さに形成
し、次にCVD法により多結晶シリコン（Poly Si）層６を
約400Åの厚さに形成した。
化膜（SiO2）５を熱酸化法により約100Åの厚さに形成
し、次にCVD法により多結晶シリコン（Poly Si）層６を
約400Åの厚さに形成した。
次に第2B図に示すようにPoly Si層６上にRe層７を約2
00Åの厚さにCVD成長させた。このCVD成長はReF6,H2,Si
H4の各ガスを10SCCM,200SCCM,10SCCMの流量で約１分間3
00℃の成長温度、反応室内圧力0.1Torr、で行われた。
00Åの厚さにCVD成長させた。このCVD成長はReF6,H2,Si
H4の各ガスを10SCCM,200SCCM,10SCCMの流量で約１分間3
00℃の成長温度、反応室内圧力0.1Torr、で行われた。
次に第2C図に示すようにRe層７上にＷ層８を約1000Å
の厚さにCVD法により形成した。このＷ層のCVD成長はWF
6,H2,SiH4の各ガスを10SCCM,200SCCM,10SCCMの流量で約
１分間300℃の成長温度、反応室内圧力0.1Torrで行っ
た。
の厚さにCVD法により形成した。このＷ層のCVD成長はWF
6,H2,SiH4の各ガスを10SCCM,200SCCM,10SCCMの流量で約
１分間300℃の成長温度、反応室内圧力0.1Torrで行っ
た。
次に第2D図に示すように不純物を注入し活性化アニー
ルをランプを用いて行った。アニール温度は900℃、約1
0秒間実施した。このアニールは同時にレニウムをシリ
サイド化しSiO2膜５上にReSiX層９を形成し、シリコン
基板上にReSix層９及びＷ層８からなるゲート電極が得
られる。Re層形成により第１の実施例と同様にＷの成膜
時の侵食を防ぎ、酸化膜耐圧の劣化を防止することがで
き；低抵抗ゲート電極が形成できる。
ルをランプを用いて行った。アニール温度は900℃、約1
0秒間実施した。このアニールは同時にレニウムをシリ
サイド化しSiO2膜５上にReSiX層９を形成し、シリコン
基板上にReSix層９及びＷ層８からなるゲート電極が得
られる。Re層形成により第１の実施例と同様にＷの成膜
時の侵食を防ぎ、酸化膜耐圧の劣化を防止することがで
き；低抵抗ゲート電極が形成できる。
なお上記第2B図でRe層７を形成し、不純物としてB+,P
+等のイオン注入を行った後、第3A図に示すようにシリ
コン基板１上のRe層７、Poly Si層６、及びSiO25を順次
パターニングした後、全露出面にSi3N4膜を被覆し、シ
リサイド化した後異方性エッチングにより前記３層の側
壁にSi3N4スペーサー10を形成し、その後、１の実施例
を用いたり、第3B図に示すようにＷ層８を直接選択CVD
法によりRe層７上に形成する。
+等のイオン注入を行った後、第3A図に示すようにシリ
コン基板１上のRe層７、Poly Si層６、及びSiO25を順次
パターニングした後、全露出面にSi3N4膜を被覆し、シ
リサイド化した後異方性エッチングにより前記３層の側
壁にSi3N4スペーサー10を形成し、その後、１の実施例
を用いたり、第3B図に示すようにＷ層８を直接選択CVD
法によりRe層７上に形成する。
そのCVD成長条件は前述の第2C図で説明した条件と同
様に行ない以下アニール工程を行ってもよい。
様に行ない以下アニール工程を行ってもよい。
以上説明した様に本発明によれば従来のW,CVD成長の
プロセス温度領域でRe等を析出する場合自己制御的なSi
との反応で終了するため侵食がなく、ジャンクション
（接合）破壊やゲート酸化膜の破壊が見られない。更に
Re等はＷとSiとの密着性に優れており、剥離を生じな
い。
プロセス温度領域でRe等を析出する場合自己制御的なSi
との反応で終了するため侵食がなく、ジャンクション
（接合）破壊やゲート酸化膜の破壊が見られない。更に
Re等はＷとSiとの密着性に優れており、剥離を生じな
い。
第1A図ないし第1C図は本発明の第１の実施例を説明する
ための工程断面であり、 第2A図ないし第2D図は本発明の第２の実施例を説明する
ための工程断面図であり、 第3A図及び第3B図は第２実施例の一変形例を説明するた
めの工程断面図である。 １……シリコン基板、２……SiO2膜、 2a……コンタクトホール、 3,7……Re層、4,8……Ｗ層、 ５……SiO2膜、６……Poly Si層、 ９……ReSix層、 10……Si3N4スペーサー。
ための工程断面であり、 第2A図ないし第2D図は本発明の第２の実施例を説明する
ための工程断面図であり、 第3A図及び第3B図は第２実施例の一変形例を説明するた
めの工程断面図である。 １……シリコン基板、２……SiO2膜、 2a……コンタクトホール、 3,7……Re層、4,8……Ｗ層、 ５……SiO2膜、６……Poly Si層、 ９……ReSix層、 10……Si3N4スペーサー。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/3205 H01L 21/768 H01L 21/28 - 21/288 H01L 29/40 - 29/51
Claims (2)
- 【請求項１】シリコン層上に、コンタクトホールを有す
る絶縁膜を形成する工程と、 該コンタクトホール内の前記シリコン層の表面に、レニ
ウム層又はジルコニウム層を化学的気相成長法により選
択的に形成する工程と、 該レニウム層又はジルコニウム層上に導体層を化学的気
相成長法により選択的に形成して、該コンタクトホール
内を前記導体層により埋め込む工程と を含むことを特徴とする半導体装置の製造方法。 - 【請求項２】半導体あるいは導体上に、レニウム層また
はジルコニウム層を化学的気相成長法により選択的に形
成する工程と、 該レニウムまたはジルコニウム層上にタングステン層を
形成する工程と を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1171284A JP2803676B2 (ja) | 1989-07-04 | 1989-07-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1171284A JP2803676B2 (ja) | 1989-07-04 | 1989-07-04 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0336734A JPH0336734A (ja) | 1991-02-18 |
| JP2803676B2 true JP2803676B2 (ja) | 1998-09-24 |
Family
ID=15920471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1171284A Expired - Fee Related JP2803676B2 (ja) | 1989-07-04 | 1989-07-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2803676B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4695873B2 (ja) * | 2004-12-28 | 2011-06-08 | 裕介 波多野 | 即席スープおよび即席スープ作成方法 |
| US8120117B2 (en) * | 2009-05-01 | 2012-02-21 | Kabushiki Kaisha Toshiba | Semiconductor device with metal gate |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4878872A (ja) * | 1972-01-22 | 1973-10-23 | ||
| JPS61221376A (ja) * | 1985-03-27 | 1986-10-01 | Hitachi Ltd | 金属薄膜形成方法 |
| JPS6333568A (ja) * | 1986-07-26 | 1988-02-13 | Ulvac Corp | Ｃｖｄ装置 |
| JP2592844B2 (ja) * | 1987-07-10 | 1997-03-19 | 株式会社東芝 | 高融点金属膜の形成方法 |
-
1989
- 1989-07-04 JP JP1171284A patent/JP2803676B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0336734A (ja) | 1991-02-18 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |