JP2733396B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2733396B2 JP2733396B2 JP25321291A JP25321291A JP2733396B2 JP 2733396 B2 JP2733396 B2 JP 2733396B2 JP 25321291 A JP25321291 A JP 25321291A JP 25321291 A JP25321291 A JP 25321291A JP 2733396 B2 JP2733396 B2 JP 2733396B2
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Description
【０００１】
【産業上の利用分野】この発明は、半導体装置の製造方
法に関する。より詳しくは、電気導通部の形成方法に関
する。
法に関する。より詳しくは、電気導通部の形成方法に関
する。
【０００２】
【従来の技術】近年、半導体素子の微細化に伴いコンタ
クト穴の径も微細化し、コンタクト穴の深さ対径の比
（アスペクト比）はますます大きくなっており、通常の
スパッタによる薄膜形成法ではコンタクト穴の内部にま
で配線材料を被覆させることが困難となってきている。
この問題を解決するものとして従来、タングステンのよ
うな高融点金属の化学気相成長法（以下ＣＶＤ法）があ
る。全面成長法ではあらかじめＴｉなどのバリアメタル
を被覆したあとタングステンを全面成長してコンタクト
穴を埋め込むことができる。
クト穴の径も微細化し、コンタクト穴の深さ対径の比
（アスペクト比）はますます大きくなっており、通常の
スパッタによる薄膜形成法ではコンタクト穴の内部にま
で配線材料を被覆させることが困難となってきている。
この問題を解決するものとして従来、タングステンのよ
うな高融点金属の化学気相成長法（以下ＣＶＤ法）があ
る。全面成長法ではあらかじめＴｉなどのバリアメタル
を被覆したあとタングステンを全面成長してコンタクト
穴を埋め込むことができる。
【０００３】
【発明が解決しようとする課題】タングステンを全面Ｃ
ＶＤ法により成長させる場合必要なＴｉなどの密着層は
タングステンと絶縁膜とを密着させるためだけでなく、
タングステン成長時にＳｉを侵食することを抑制するた
めのバリアメタルとしてまたコンタクト抵抗を低減する
ためにも必要不可欠であるが、コンタクト穴のアスペク
ト比が大きくなるにつれ、通常のスパッタによる薄膜形
成法ではコンタクト底部にバリアメタルを必要量被覆さ
せかつ続く全面成長タングステンでボイドなく埋め込む
ことが困難となってきている。なぜならバリアメタルを
十分コンタクト底部に被覆させようとするとコンタクト
穴の肩部でバリアメタルがはりだして穴をふさぐように
なりタングステンをボイドなく埋め込むことが困難とな
る。近年ますますＬＳＩの微細化が進み、コンタクト穴
のアスペクト比が高くなると、上記の問題が無視できな
くなってくる。
ＶＤ法により成長させる場合必要なＴｉなどの密着層は
タングステンと絶縁膜とを密着させるためだけでなく、
タングステン成長時にＳｉを侵食することを抑制するた
めのバリアメタルとしてまたコンタクト抵抗を低減する
ためにも必要不可欠であるが、コンタクト穴のアスペク
ト比が大きくなるにつれ、通常のスパッタによる薄膜形
成法ではコンタクト底部にバリアメタルを必要量被覆さ
せかつ続く全面成長タングステンでボイドなく埋め込む
ことが困難となってきている。なぜならバリアメタルを
十分コンタクト底部に被覆させようとするとコンタクト
穴の肩部でバリアメタルがはりだして穴をふさぐように
なりタングステンをボイドなく埋め込むことが困難とな
る。近年ますますＬＳＩの微細化が進み、コンタクト穴
のアスペクト比が高くなると、上記の問題が無視できな
くなってくる。
【０００４】この発明は上記の事情を考慮してなされた
もので、高アスペクト比のコンタクト穴をボイドなく埋
め込み、低抵抗かつ低ジャンクションリークコンタクト
を得ることを目的とする。
もので、高アスペクト比のコンタクト穴をボイドなく埋
め込み、低抵抗かつ低ジャンクションリークコンタクト
を得ることを目的とする。
【０００５】
【課題を解決するための手段】バリアメタルとしてスパ
ッタによるＴｉとＴｉＮとＣＶＤーＷＳｉｘを併用する
ことで上記の問題を解決することができる。この発明に
よればシリコン基板上に、１から１．２μｍの絶縁層を
形成し、この絶縁層をエッチングしてアスペクト比３以
上のコンタクト穴を開口したあと、コンタクト底部のシ
リコン表面が露出するよう自然酸化膜を除去し、Ｔｉを
０．０８から０．１μｍスパッタしたのちＴｉＮ膜を
０．０５から０．０８μｍスパッタし次にバリアメタル
としてＣＶＤ法により０．０８から０．１２μｍタング
ステンシリサイド膜を形成したあと、ＷＦ6とＨ2を用い
て、全面ＣＶＤータングステン法によってタングステン
配線を形成することを特徴とする半導体装置の製造方法
が提供される。ＣＶＤ−タングステンシリサイド膜は３
３０〜３７０℃でＷＦ6とＳｉＨ4を例えば１５０／２ｓ
ｃｃｍの流量とし、圧力を例えば４００ｍＴｏｒｒとし
て、または５２０から５６０℃で還元種としてＳｉＨ2
Ｃｌ2をもちいるなどして形成することができる。
ッタによるＴｉとＴｉＮとＣＶＤーＷＳｉｘを併用する
ことで上記の問題を解決することができる。この発明に
よればシリコン基板上に、１から１．２μｍの絶縁層を
形成し、この絶縁層をエッチングしてアスペクト比３以
上のコンタクト穴を開口したあと、コンタクト底部のシ
リコン表面が露出するよう自然酸化膜を除去し、Ｔｉを
０．０８から０．１μｍスパッタしたのちＴｉＮ膜を
０．０５から０．０８μｍスパッタし次にバリアメタル
としてＣＶＤ法により０．０８から０．１２μｍタング
ステンシリサイド膜を形成したあと、ＷＦ6とＨ2を用い
て、全面ＣＶＤータングステン法によってタングステン
配線を形成することを特徴とする半導体装置の製造方法
が提供される。ＣＶＤ−タングステンシリサイド膜は３
３０〜３７０℃でＷＦ6とＳｉＨ4を例えば１５０／２ｓ
ｃｃｍの流量とし、圧力を例えば４００ｍＴｏｒｒとし
て、または５２０から５６０℃で還元種としてＳｉＨ2
Ｃｌ2をもちいるなどして形成することができる。
【０００６】この発明における全面ＣＶＤ−タングステ
ン法は、当該分野で公知の条件のもとで実施されるもの
であってよい。タングステンはＣＶＤ装置の中に配置し
た基板を３８０℃〜４５０℃に加熱し、ＷＦ6とＨ2とを
例えば４５０／６５〜５２０／８０ｓｃｃｍの流量と
し、圧力を例えば７０〜９０Ｔｏｒｒとしてコンタクト
穴に、通常０．４〜０．８μｍの厚さを堆積しコンタク
ト穴を埋め込む。次に絶縁膜上のタングステンをエッバ
ックしてコンタクト穴埋め込みプラグを形成し、その上
に、配線等を形成して半導体装置を製造する、もしく
は、全面ＣＶＤタングステン膜をパターニングして配線
とし半導体装置を製造することができる。
ン法は、当該分野で公知の条件のもとで実施されるもの
であってよい。タングステンはＣＶＤ装置の中に配置し
た基板を３８０℃〜４５０℃に加熱し、ＷＦ6とＨ2とを
例えば４５０／６５〜５２０／８０ｓｃｃｍの流量と
し、圧力を例えば７０〜９０Ｔｏｒｒとしてコンタクト
穴に、通常０．４〜０．８μｍの厚さを堆積しコンタク
ト穴を埋め込む。次に絶縁膜上のタングステンをエッバ
ックしてコンタクト穴埋め込みプラグを形成し、その上
に、配線等を形成して半導体装置を製造する、もしく
は、全面ＣＶＤタングステン膜をパターニングして配線
とし半導体装置を製造することができる。
【０００７】
【作用】上記のようにバリアメタルを形成するので低抵
抗コンタクトが得られカバレジのよいＷＳｉｘでバリア
性を維持しつつＷＳｉｘはＣＶＤによるので、スパッタ
よりもコンタクト肩部における、バリアメタルのはりだ
しが少なくボイドなくブランケットＷを埋め込むことが
できる。また、スパッタ法により形成されるＴｉＮ膜は
Ｔｉ上にＷＳｉｘを堆積するさいの高抵抗物質の発生を
抑制するために必要である。ＴｉＮ膜はブランケットＷ
成長時のバリアメタルとなりうるが、バリア性を維持す
るために必要量スパッタしようとするとコンタクト肩部
における、バリアメタルのはりだしが顕著になりブラン
ケットＷを埋め込む際にボイドが発生する。そこでステ
ップカバレジのよいＷＳｉｘ膜をバリアメタルとして用
いるのである。
抗コンタクトが得られカバレジのよいＷＳｉｘでバリア
性を維持しつつＷＳｉｘはＣＶＤによるので、スパッタ
よりもコンタクト肩部における、バリアメタルのはりだ
しが少なくボイドなくブランケットＷを埋め込むことが
できる。また、スパッタ法により形成されるＴｉＮ膜は
Ｔｉ上にＷＳｉｘを堆積するさいの高抵抗物質の発生を
抑制するために必要である。ＴｉＮ膜はブランケットＷ
成長時のバリアメタルとなりうるが、バリア性を維持す
るために必要量スパッタしようとするとコンタクト肩部
における、バリアメタルのはりだしが顕著になりブラン
ケットＷを埋め込む際にボイドが発生する。そこでステ
ップカバレジのよいＷＳｉｘ膜をバリアメタルとして用
いるのである。
【０００８】
【実施例】以下、この発明の実施例を図面を用いて説明
するが、この発明は以下の実施例に限定されるものでは
ない。図１の（ａ）に示すように、シリコン基板１０上
に素子分離領域１、Ｎ＋Ｓｉ層２およびＰ＋Ｓｉ層３か
らなる素子を形成した後、層間絶縁膜としてＢＰＳＧ４
を１．２μｍＣＶＤ法により堆積し、この層間絶縁膜を
フォトリソグラフィ法によりエッチングしＮ＋Ｓｉ層２
およびＰ＋Ｓｉ層３上に、コンタクト穴５を開口する。
この時コンタクト穴は、いずれも径が０．３μｍ、深さ
が１．２μｍである。コンタクト穴を形成した後、シリ
コン基板を１％のバッファードフッ酸に４５秒浸し素子
上の自然酸化膜を除去する。次にスパッタリング法によ
りＴｉ膜６を０．１μｍ堆積する。ひき続き、ＴｉＮ膜
７を０．０８μｍスパッタし（図１（ｂ））、次に図１
（ｃ）に示すように成膜温度３６０℃圧力を０．４Ｔｏ
ｒｒ、ＷＦ6とＳｉＨ4の流量をそれぞれ２ｓｃｃｍ及び
１５０ｓｃｃｍとして０．１μｍ厚さのＷＳｉｘ８を堆
積する。続いて基板温度４３０℃圧力を８０Ｔｏｒｒ、
ＷＦ６とＨ2の流量をそれぞれ５００ｓｃｃｍと７５ｓ
ｃｃｍとして９０秒間で０．６μｍ厚さのＷ９を全面成
長しコンタクト穴を埋め込む。（図１（ｄ））。
するが、この発明は以下の実施例に限定されるものでは
ない。図１の（ａ）に示すように、シリコン基板１０上
に素子分離領域１、Ｎ＋Ｓｉ層２およびＰ＋Ｓｉ層３か
らなる素子を形成した後、層間絶縁膜としてＢＰＳＧ４
を１．２μｍＣＶＤ法により堆積し、この層間絶縁膜を
フォトリソグラフィ法によりエッチングしＮ＋Ｓｉ層２
およびＰ＋Ｓｉ層３上に、コンタクト穴５を開口する。
この時コンタクト穴は、いずれも径が０．３μｍ、深さ
が１．２μｍである。コンタクト穴を形成した後、シリ
コン基板を１％のバッファードフッ酸に４５秒浸し素子
上の自然酸化膜を除去する。次にスパッタリング法によ
りＴｉ膜６を０．１μｍ堆積する。ひき続き、ＴｉＮ膜
７を０．０８μｍスパッタし（図１（ｂ））、次に図１
（ｃ）に示すように成膜温度３６０℃圧力を０．４Ｔｏ
ｒｒ、ＷＦ6とＳｉＨ4の流量をそれぞれ２ｓｃｃｍ及び
１５０ｓｃｃｍとして０．１μｍ厚さのＷＳｉｘ８を堆
積する。続いて基板温度４３０℃圧力を８０Ｔｏｒｒ、
ＷＦ６とＨ2の流量をそれぞれ５００ｓｃｃｍと７５ｓ
ｃｃｍとして９０秒間で０．６μｍ厚さのＷ９を全面成
長しコンタクト穴を埋め込む。（図１（ｄ））。
【０００９】
【発明の効果】以上詳細に説明したように、本発明によ
れば、低抵抗かつジャンクションリークのない、高アス
ベクト比、ノーボイド埋め込みコンタクトが得られる。
れば、低抵抗かつジャンクションリークのない、高アス
ベクト比、ノーボイド埋め込みコンタクトが得られる。
【図１】この発明の実施例の構成を示す半導体装置の製
造工程説明図である。
造工程説明図である。
１ 素子分離領域 ２ Ｎ＋Ｓｉ層 ３ Ｐ＋Ｓｉ層 ４ 層間絶縁膜 ５ コンタクト穴 ６ Ｔｉ ７ ＴｉＮ ８ タングステンリサイド層 ９ タングステン １０ シリコン基板
Claims (1)
- 【請求項１】 シリコン基板上に、絶縁層を形成し、こ
の絶縁層をエッチングしてコンタクト穴を開口したあ
と、Ｔｉをスパッタしたのち連続でＴｉＮをスパッタし
たあと、ＣＶＤ法によりタングステンシリサイド膜を形
成し、続いてブランケットＣＶＤ法により、タングステ
ンを埋め込み配線を形成することを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25321291A JP2733396B2 (ja) | 1991-10-01 | 1991-10-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25321291A JP2733396B2 (ja) | 1991-10-01 | 1991-10-01 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0594967A JPH0594967A (ja) | 1993-04-16 |
| JP2733396B2 true JP2733396B2 (ja) | 1998-03-30 |
Family
ID=17248121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25321291A Expired - Fee Related JP2733396B2 (ja) | 1991-10-01 | 1991-10-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2733396B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07183381A (ja) * | 1993-12-21 | 1995-07-21 | Sony Corp | 半導体装置の製造方法 |
| GB2293053B (en) * | 1994-09-06 | 1998-10-21 | Sumitomo Wiring Systems | Divisional connector |
| JP3687537B2 (ja) | 2000-12-25 | 2005-08-24 | 住友電装株式会社 | 分割コネクタ |
-
1991
- 1991-10-01 JP JP25321291A patent/JP2733396B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0594967A (ja) | 1993-04-16 |
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Legal Events
| Date | Code | Title | Description |
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