JPH04174562A - Semiconductor device provided with conductivity-modulated mis fet - Google Patents
Semiconductor device provided with conductivity-modulated mis fetInfo
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明は、伝導度変調型ＭＩＳＦＥＴ＠備えた半導体装
置に関し、特に、集積回路内への形成に適した伝導度変
調型ＭＩＳＦＥＴにおけるドレイン電極部の構造に関す
るものである。Detailed Description of the Invention [Field of Industrial Application] The present invention relates to a semiconductor device equipped with a conductivity modulated MISFET, and in particular, to a drain electrode portion of a conductivity modulated MISFET suitable for formation in an integrated circuit. It is related to the structure of
従来、第１０図に示すようなデイスプレィ駆動用集積回
路の出力回路において、この出力回路内のＡ領域内のト
ランジスタＮ２に２重拡散ＭＯ３ＦＥＴ （０ＭＯ３）
を用いる場合には、ＦＥＴに対して並列に接続されたダ
イオードＤ２として２重拡散ＭＯ３ＦＥＴ内に存在する
寄生ダイオードを用いることができるという利点があっ
た。Conventionally, in the output circuit of a display driving integrated circuit as shown in FIG.
When using MO3, there was an advantage that a parasitic diode existing in the double diffusion MO3FET could be used as the diode D2 connected in parallel to the FET.
しかし、伝導度変調型ＭＯ３ＦＥＴ （ＩＧＢＴ）をト
ランジスタＮ２として用いる場合には、第１１図に示す
ように、寄生ダイオードＤ２の他に、トランジスタＮ２
に対して直列に接続された寄生ダイオードＤ４が存在す
るため、ダイオードＤ２が動作不能となってしまう。そ
こで、第１２図に示すように、ダイオードＤ４と並列に
並列抵抗Ｒ５を接続することが考えられるが、このよう
な回路構成を内蔵するものとして、第１３図に示すアノ
ードショート型の伝導度変調型ＭＯ３ＦＥＴがある。However, when a conductivity modulated MO3FET (IGBT) is used as the transistor N2, in addition to the parasitic diode D2, as shown in FIG.
Since there is a parasitic diode D4 connected in series with the diode D2, the diode D2 becomes inoperable. Therefore, it is conceivable to connect a parallel resistor R5 in parallel with the diode D4 as shown in Fig. 12, but an anode short type conductivity modulation as shown in Fig. There is a type MO3FET.
この伝導度変調型ＭＯ３ＦＥＴにおいては、ｎ型の伝導
度変調層２２の表面側に２重拡散でＰ型ベース領域２３
及びｎ゛型のソース領域２４が形成されており、その上
に絶縁層２５、ゲート電極２８及びソース電極２９が設
けられている。一方、伝導環装ｔＡＮ２２の裏面側には
、少数キャリア注入領域２６が拡散形成されており、更
に、その裏面全体を覆うようにドレイン電極２７が設け
られている。ここで、ドレイン電極２７は、伝導環装
・調型ＭＯ３ＦＥＴの低伝導度状態への移行時間を短縮
するために、少数キャリア領域２６以外に伝導度変調層
２２に対しても直接導電接触する構成となっており、こ
れによって、並列抵抗Ｒ５を有する並列回路部分が形成
されることとなる。なお、第１３図中の点線で示すＤ２
、Ｄ４は寄生ダイオードを示したものである。In this conductivity modulation type MO3FET, a p-type base region 23 is double-diffused on the surface side of an n-type conductivity modulation layer 22.
and an n-type source region 24 are formed, on which an insulating layer 25, a gate electrode 28, and a source electrode 29 are provided. On the other hand, a minority carrier injection region 26 is formed by diffusion on the back side of the conductive ring tAN 22, and a drain electrode 27 is further provided so as to cover the entire back side. Here, the drain electrode 27 is a conductive ring
- In order to shorten the transition time of the tuned MO3FET to a low conductivity state, it is configured to be in direct conductive contact with the conductivity modulation layer 22 in addition to the minority carrier region 26, and thereby the parallel resistance R5 A parallel circuit portion having . In addition, D2 indicated by the dotted line in FIG.
, D4 indicate a parasitic diode.
この伝導度変調型ＭＯ３ＦＥＴは、ゲート電極２８に正
電位が印加されると、反転層を介してソース領域２４か
ら伝導度変調層２２へ電子が流入し、これに伴って、並
列抵抗Ｒ５の電圧降下から生じた順方向の電位差により
少数キャリア注入領域２６から伝導度変調層２２へ正孔
が流入する。In this conductivity modulation type MO3FET, when a positive potential is applied to the gate electrode 28, electrons flow from the source region 24 to the conductivity modulation layer 22 via the inversion layer, and along with this, the voltage across the parallel resistor R5 Due to the forward potential difference caused by the drop, holes flow from the minority carrier injection region 26 into the conductivity modulation layer 22.
このため、−伝導度変調層２２の伝導度が上昇し、大電
流が流れる。一方、ゲート電極２８の正電位が除去され
ると反転層が消滅し、電子の流入が止まると共にキャリ
アが排出され、伝導度変調層２２は再び高抵抗状態とな
る。Therefore, the conductivity of the -conductivity modulation layer 22 increases and a large current flows. On the other hand, when the positive potential of the gate electrode 28 is removed, the inversion layer disappears, the inflow of electrons stops, and carriers are discharged, and the conductivity modulation layer 22 returns to a high resistance state.
第１２図の回路における範囲Ｂ内の回路部分はオーブン
ドレイン構造と呼ばれるものであって、このＢ内の回路
もアノードショート型の伝導度変調型ＭＩＳＦＥＴで構
成することができる。このような回路部分に伝導度変調
型ＭＩＳＦＥＴを用いる場合には、図中のＤＯ端子には
、チップの外部接続用電極として、ポンディングパッド
又はバンブ電極が形成されるが、多出力駆動回路は、多
数（例えば８０個）のオーブンドレイン回路を含むもの
となっており、この数だけＤＯ端子が必要となり、更に
、この各々のＤｏ端子に対してそれぞれ１つずつのポン
ディングパッド又はバンブ電極が接続される。The circuit portion within range B in the circuit of FIG. 12 is called an oven-drain structure, and the circuit within B can also be configured with an anode short type conductivity modulation type MISFET. When a conductivity modulated MISFET is used in such a circuit part, a bonding pad or a bump electrode is formed on the DO terminal in the figure as an electrode for external connection of the chip, but a multi-output drive circuit , a large number (for example, 80) of oven drain circuits are required, and this number of DO terminals is required, and one bonding pad or bump electrode is provided for each Do terminal. Connected.
上記のアノードショート型の伝導度変調型ＭＯ３ＦＥＴ
においては、並列抵抗Ｒ５の値が小さいと伝導度変調が
不可能になる場合が生じ、一方、並列抵抗Ｒ５の値が大
きい場合には、並列抵抗Ｒ５の効果が得られなくなって
しまう。したがって、この並列抵抗Ｒ５の抵抗値を適切
な値に設定する必要があるが、この虱抗値は、少数キャ
リア注入領域２６の深さを変えることにより調節しなけ
ればならない。しかし、深部まで拡散する場合には拡散
領域の形状精度が低下することもあり、拡散法による少
数キャリア注入領域２６の深さ方向の制御により正確な
抵抗値を得ることは困難であった。The above anode short type conductivity modulation MO3FET
In this case, conductivity modulation may become impossible if the value of the parallel resistor R5 is small, while on the other hand, if the value of the parallel resistor R5 is large, the effect of the parallel resistor R5 cannot be obtained. Therefore, it is necessary to set the resistance value of this parallel resistor R5 to an appropriate value, and this resistance value must be adjusted by changing the depth of the minority carrier injection region 26. However, when diffusing to a deep part, the shape accuracy of the diffusion region may deteriorate, and it has been difficult to obtain an accurate resistance value by controlling the depth direction of the minority carrier injection region 26 using the diffusion method.
また、このアノードショート型の伝導度変調型ＭＯＳ
Ｆ ＥＴを集積回路内に作り込む場合には、一般に素子
電流が少なくなるので、並列抵抗Ｒ５の電圧降下も小さ
くなる。したがって、少数キャリア注入層と伝導度変調
層の間に順方向バイアス電圧（〜０．７Ｖ）を付与して
、伝導度変調状態を誘起する動作を確保するためには、
並列抵抗Ｒ５の値を大きくする必要がある。しかし、抵
抗値の設定範囲は、伝導度変調層２２の抵抗率や素子寸
法等により制約を受けるので、抵抗価を大きくすること
は難しく、抵抗層を新たに設ける必要があった。In addition, this anode short type conductivity modulation type MOS
When an FET is built into an integrated circuit, the device current generally decreases, so the voltage drop across the parallel resistor R5 also decreases. Therefore, in order to apply a forward bias voltage (~0.7V) between the minority carrier injection layer and the conductivity modulation layer to ensure the operation of inducing the conductivity modulation state,
It is necessary to increase the value of parallel resistor R5. However, since the setting range of the resistance value is limited by the resistivity of the conductivity modulation layer 22, the element dimensions, etc., it is difficult to increase the resistance value, and it is necessary to provide a new resistance layer.
更に、ドレイン電極が裏面側にあるため、集積回路内に
形成する場合に製造上の困難性を有すると共に素子分離
技術と配線の取回しが複雑になるという問題点もあった
。Furthermore, since the drain electrode is on the back side, there are problems in that it is difficult to manufacture when formed in an integrated circuit, and element isolation technology and wiring are complicated.
その上、ドレイン電極を多数のＤＯ端子たるポンディン
グパッド、バンブ電極等に接続するために、多数の配線
が素子を横切ることとなり、配線電位が素子に影響を与
えて耐圧を低下させる場合があり、しかも、ポンディン
グパッド、バンブ電極等自体の下には、信軌性の見地か
ら素子を形成することができなかったため、回路の高集
積化を妨げる要因となっていた。Furthermore, in order to connect the drain electrode to many DO terminals such as bonding pads and bump electrodes, a large number of wires cross the device, and the wiring potential may affect the device and reduce the withstand voltage. Furthermore, it was not possible to form any elements under the bonding pads, bump electrodes, etc. themselves from the viewpoint of reliability, which was a factor that hindered high integration of circuits.
そこで、本発明は上記問題点を解決するものであり、そ
の課題は、ドレイン電極を伝導変度ｔｒｉｌｌの表面側
に形成すると共に、ドレイン電極の接合面の特性を利用
し、あるいは、各領域構造の相互関係を特定することに
より、新たな製造工程を要さず、効率的な構成配置の下
に僅かな占有面積で適度な値の並列抵抗を形成でき、集
積回路内への作り込みに好適な伝導度変調型ＭＯ３ＦＥ
Ｔを提供することにある。Therefore, the present invention is intended to solve the above-mentioned problems, and the object is to form the drain electrode on the surface side of the conduction gradient trill, and to utilize the characteristics of the bonding surface of the drain electrode, or to change the structure of each region. By specifying the interrelationship between the two, it is possible to form a parallel resistance of an appropriate value in a small area with an efficient configuration without requiring a new manufacturing process, making it suitable for integration into integrated circuits. Conductivity modulated MO3FE
The goal is to provide T.
上記課題を解決するために、第１導電型の伝導度変調層
の表面側に２重拡散で形成された第２導電型領域及び第
１導電型領域を含むＭＩＳ部と、該伝導度変調層の表面
側で該ＭＩＳ部に対する隔離領域にて形成された第２導
電型の少数キャリア注入領域と、を有する伝導度変調型
ＭＩＳＦＥＴを備えた半導体装置であって、本発明が講
じた手段は、
伝導度変調層の表面側に少数キャリア注入領域に導電接
触するドレイン電極を設け、このドレイン電極には伝導
度変調層に対して導電接触する所定面積の電極接合面を
形成するものである。このドレイン電極を外部取出し電
極に一体化して形成する場合もある。In order to solve the above problems, an MIS part including a second conductivity type region and a first conductivity type region formed by double diffusion on the surface side of a conductivity modulation layer of the first conductivity type, and the conductivity modulation layer A semiconductor device comprising a conductivity modulated MISFET having a minority carrier injection region of a second conductivity type formed in an isolation region for the MIS portion on the front side of the semiconductor device, the measures taken by the present invention include: A drain electrode that is in conductive contact with the minority carrier injection region is provided on the surface side of the conductivity modulation layer, and an electrode bonding surface of a predetermined area that is in conductive contact with the conductivity modulation layer is formed on this drain electrode. In some cases, this drain electrode is formed integrally with the external lead electrode.
電極接合面は少数キャリア注入領域よりもＭＩＳ部から
遠い領域に離隔して形成する場合もあり、この場合には
、電極接合面下における伝導度変調層の下層以外の領域
に形成することがある。The electrode bonding surface may be formed in a region farther from the MIS part than the minority carrier injection region, and in this case, it may be formed in a region other than the lower layer of the conductivity modulation layer under the electrode bonding surface. .
上記手段においては、少数キャリア注入領域を伝導度変
調層における電極接合面下の領域を取り巻くように形成
する場合もある。In the above means, the minority carrier injection region may be formed so as to surround the region below the electrode bonding surface in the conductivity modulation layer.
この電極接合面下には、伝導度変調層に導電接触する第
１導電型のコンタクト領域を形成する場合があり、この
場合、少数キャリア注入領域をコンタクト領域内に包摂
されるように形成し、又は伝導度変調層の表面側におい
てコンタクト領域を取り巻くように形成し、或いはコン
タクト領域の両表面側を少数キャリア注入領域により挟
み、コンタクト領域及びこの両側の少数キャリア注入領
域をＭＩＳ部に対向して並列するように配置し、コンタ
クト領域のＭＩＳ部側の端面を少数キャリア注入領域の
ＭＩＳ部側の端面よりもＭＩＳ部から離れるように奥ま
った位置に形成する場合もある。A contact region of the first conductivity type that makes conductive contact with the conductivity modulation layer may be formed under this electrode bonding surface, and in this case, a minority carrier injection region is formed so as to be included in the contact region, Alternatively, it is formed so as to surround the contact region on the surface side of the conductivity modulation layer, or both surface sides of the contact region are sandwiched between minority carrier injection regions, and the contact region and the minority carrier injection regions on both sides thereof are opposed to the MIS section. In some cases, they are arranged in parallel, and the end face of the contact region on the MIS part side is formed at a position further away from the MIS part than the end face of the minority carrier injection region on the MIS part side.
更に、上記各手段においては、第２１ｊｔ型の半導体基
体、埋込み層等の第２導電型層上に伝導度変調層を形成
する場合があり、また、この第２導電型層を高キャリア
濃度で形成する場合もある。Furthermore, in each of the above means, a conductivity modulation layer may be formed on a second conductivity type layer such as a 21jt type semiconductor substrate or a buried layer, and this second conductivity type layer may be formed with a high carrier concentration. may form.
〔作用〕
上記の第１の手段によれは、ドレイン電極は少数キャリ
ア注入領域に導電接触すると共に、伝導度変調層に対し
ても所定面積の電極接合面において導電接触しているた
め、この電極接合面の接触抵抗によって、少数キャリア
注入領域と伝導度変調層の接合部に存在する寄生ダイオ
ードに対し並列に接続された抵抗が形成されることとな
る。この並列抵抗は、接触抵抗の値を考慮して電極接合
面の面積を調整することにより所定値に設定される。し
たがって、別個の抵抗層を形成する必要がないので、何
ら新たな製造工程を要することなく製造でき、しかも占
有スペースを削減することができる。また、ドレイン電
極及び少数キャリア注入領域が共に伝導度変調層の表面
側に形成されるため、製造工程が簡略化し、工程数が削
減される上に、配線の取回しと素子分離が容易となり、
集積回路内に形成する場合に適応した構造となっている
。[Operation] According to the first means, the drain electrode is in conductive contact with the minority carrier injection region and also with the conductivity modulation layer at a predetermined area of the electrode bonding surface. The contact resistance of the junction surface will form a resistance connected in parallel to the parasitic diode present at the junction of the minority carrier injection region and the conductivity modulation layer. This parallel resistance is set to a predetermined value by adjusting the area of the electrode bonding surface in consideration of the value of the contact resistance. Therefore, since there is no need to form a separate resistive layer, the device can be manufactured without requiring any new manufacturing process, and the space occupied can be reduced. In addition, since the drain electrode and the minority carrier injection region are both formed on the surface side of the conductivity modulation layer, the manufacturing process is simplified and the number of steps is reduced, and wiring routing and element isolation are facilitated. ,
The structure is suitable for forming within an integrated circuit.
ここに、ドレイン電極を外部取出し電極と一体化して形
成する場合には、ドレイン電極と外部取出し電極との間
の配線が不要となり、配線下の素子の耐圧低下の問題が
なくなるとともに、回路の集積化を図ることができる。If the drain electrode is formed integrally with the external electrode, wiring between the drain electrode and the external electrode becomes unnecessary, eliminating the problem of lowering the withstand voltage of the elements under the wiring, and making it easier to integrate the circuit. It is possible to aim for
この場合、外部取出し電極の面積は、素子寸法に比して
充分に大きいので、ドレイン電極の少数キャリア領域と
の接触部分をＭＩＳ部側に形成し、一方、この接触部分
よりもＭＩＳ部側から離れた位置に電極接合面を形成す
ることができる。この場合には、ＭＩＳ部から伝導度変
調層を通して電流が流れる場合、少数キャリア領域より
も離れた位置に電極接合面が配置されることとなるので
、少数キャリア領域と伝導度変調層の間に寄生するダイ
オードに対し並列に寄生抵抗が存在する。この場合には
、素子の占有面積の増加を来すことなく、電極接合面の
コンタクト抵抗に伝導度変調層自体の抵抗を加えること
ができるので、並列抵抗値の設定が容易になる。In this case, since the area of the external extraction electrode is sufficiently large compared to the element dimensions, the contact part of the drain electrode with the minority carrier region is formed on the MIS part side, and on the other hand, from the MIS part side rather than this contact part. Electrode bonding surfaces can be formed at separate locations. In this case, when a current flows from the MIS section through the conductivity modulation layer, the electrode bonding surface will be placed at a position farther away than the minority carrier region, so there will be a gap between the minority carrier region and the conductivity modulation layer. A parasitic resistance exists in parallel to the parasitic diode. In this case, the resistance of the conductivity modulation layer itself can be added to the contact resistance of the electrode bonding surface without increasing the area occupied by the element, making it easy to set the parallel resistance value.
ここで、伝導度変調層の電極接合面下の領域を少数キャ
リア注入領域で取り巻く構造とする場合には、電極接合
面下の領域の断面積は少数キャリア注入領域によって限
定されるので、領域の断面積と長さに応じたピンチ抵抗
が生ずる。したがって、少数キャリア注入領域の形状を
変えることによりピンチ抵抗の値を変えることができ、
並列抵抗の抵抗値の最適化が可能となる。Here, when the conductivity modulation layer has a structure in which the region below the electrode bonding surface is surrounded by a minority carrier injection region, the cross-sectional area of the region below the electrode bonding surface is limited by the minority carrier injection region. Pinch resistance occurs depending on cross-sectional area and length. Therefore, by changing the shape of the minority carrier injection region, the value of the pinch resistance can be changed.
It becomes possible to optimize the resistance value of parallel resistors.
ドレイン電極の電極接合部と伝導度変調層とを第１導電
型のコンタクト領域を介して接続させる場合には、この
コンタクト領域の不純物濃度を制御することにより、ド
レイン電極とコンタクト領域の間の接合が良好なオーミ
ック性を有するように形成することができ、電極接合面
にショットキー接合が形成されることを防止できる。ま
た、このコンタクト領域の不純物濃度、その形状、或い
はコンタクト領域と少数キャリア領域がそれぞれドレイ
ン電極と接触する面積の比を変えることにより、並列抵
抗の抵抗値を最適化することができる。When connecting the electrode junction of the drain electrode and the conductivity modulation layer through the contact region of the first conductivity type, the junction between the drain electrode and the contact region can be improved by controlling the impurity concentration of this contact region. can be formed to have good ohmic properties, and the formation of a Schottky junction on the electrode bonding surface can be prevented. Furthermore, the resistance value of the parallel resistance can be optimized by changing the impurity concentration of the contact region, its shape, or the ratio of the areas where the contact region and the minority carrier region are in contact with the drain electrode.
ここで、コンタクト領域内に少数キャリア注入領域を形
成する場合には、コンタクト領域を、ベース領域との接
合により伝導度変調層内に形成される空乏層に対するス
トッパーとして機能させることができ、また、伝導度変
調層の表面側において少数キャリア注入領域がコンタク
ト領域を取り巻いた平面パターンを形成する場合には、
コンタクト領域の深さと少数キャリア注入領域の深さと
の関係により上記並列抵抗の抵抗値をより広範囲に変化
させることが可能となる。更に、コンタクト領域の両側
を少数キャリア注入領域で挟むようにして、コンタクト
領域及びこの両側の少数キャリア注入領域をＭＩＳ部に
対向するように並列配置させ、その両側の少数キャリア
注入領域のＭＩＳ部側の端面に比して、コンタクト領域
のＭＩＳ部側の端面がＭＩＳ部から見て奥まった位置と
なるように形成する場合には、コンタク） ６！域は、
ＭＩＳ部に向かう方向に存在する少数キャリア注入領域
で挟まれた伝導度変調層の狭帯部に接続されていること
となり、この狭帯部の幅と長さに応じたピンチ抵抗が発
生する。ここで、狭帯部の幅と長さは拡散形成時のマス
ク形状だけで精度良く形成できるので、並列抵抗の抵抗
値をより正確、かつ、より容易に制御できる。Here, when forming the minority carrier injection region in the contact region, the contact region can function as a stopper for the depletion layer formed in the conductivity modulation layer by joining with the base region, and When the minority carrier injection region forms a planar pattern surrounding the contact region on the surface side of the conductivity modulation layer,
The relationship between the depth of the contact region and the depth of the minority carrier injection region allows the resistance value of the parallel resistor to be varied over a wider range. Furthermore, both sides of the contact region are sandwiched between minority carrier injection regions, and the contact region and the minority carrier injection regions on both sides thereof are arranged in parallel to face the MIS section, and the end faces of the minority carrier injection regions on both sides of the minority carrier injection regions on the MIS section side are arranged in parallel. When the end face of the contact region on the MIS section side is formed at a recessed position when viewed from the MIS section, the contact area) 6! The area is
It is connected to a narrow band portion of the conductivity modulation layer sandwiched between the minority carrier injection regions existing in the direction toward the MIS portion, and a pinch resistance occurs depending on the width and length of this narrow band portion. Here, since the width and length of the narrow band portion can be formed with high precision only by the mask shape during diffusion formation, the resistance value of the parallel resistor can be controlled more accurately and more easily.
伝導度変調層を第２導電型層上に形成する場合には、こ
の第２導電型層にソース電位を付与することにより、ド
レイン電圧の上昇と共に第２導電型層と伝導度変調層の
界面上から伝導度変調層内に空乏層が拡がり、この空乏
層がベース領域と伝導度変調層との界面から拡がる空乏
層と会合し、この後は、第２導電型層内の空乏層が拡大
するので、ベース領域内の空乏電界が緩和されることに
なるから、ベース領域内でのパンチスルーが起こりにく
（、高耐圧素子が得られる。また、この場合においては
、第２導電型層を高キャリア濃度となるように形成する
と、その抵抗率が低下して、オン状態において、その第
２導電型層を通しても電流が流出又は流入することとな
るので、素子の電流容量の増大を図ることができる。When the conductivity modulation layer is formed on the second conductivity type layer, by applying a source potential to the second conductivity type layer, the interface between the second conductivity type layer and the conductivity modulation layer increases as the drain voltage increases. A depletion layer spreads into the conductivity modulation layer from above, and this depletion layer meets with a depletion layer spreading from the interface between the base region and the conductivity modulation layer, and after this, the depletion layer in the second conductivity type layer expands. Therefore, since the depletion field in the base region is relaxed, punch-through in the base region is less likely to occur (a high breakdown voltage element can be obtained.In addition, in this case, the second conductivity type layer When a layer is formed to have a high carrier concentration, its resistivity decreases, and in the on state, current flows out or flows through the second conductivity type layer, thereby increasing the current capacity of the device. be able to.
［実施例］ 次に、本発明の実施例を添付図面を参照して説明する。[Example] Next, embodiments of the present invention will be described with reference to the accompanying drawings.
（第１実施例）
第１図に示すように、本発明の第１実施例においては、
ｐ型の基板４２上に同じくｐ型のアイソレーション４１
によってｐｎ接合分離された島状領域の底面上にｎ゛型
の埋込層１が形成され、埋込層１上にｎ型の伝導度変調
層２が形成されており、この伝導度変調層２の表面側に
、Ｐ型のベース領域３及びｎ゛型のソース領域４が２重
拡散により形成されている。また、これらは絶縁層５に
よって被覆されており、この上にポリシリコンのゲート
電極８が設けられることにより、ソース領域４をソース
とし、伝導度変調層２をドレインとし、絶縁層５を介し
てゲート電極８の直下にあるベース領域３の表面部分を
チャネル領域とするＭＩＳ部が構成される。更に、ベー
ス領域３内にはｐ゛型のソースコンタクト領域１５が形
成され、このソースコンタクト領域１５とソース領域４
は共にソース電極９（接続関係以外は図示せず）に導電
接触している。(First Embodiment) As shown in FIG. 1, in the first embodiment of the present invention,
A p-type isolation 41 is also provided on a p-type substrate 42.
An n-type buried layer 1 is formed on the bottom surface of the island-like region separated by a pn junction, and an n-type conductivity modulation layer 2 is formed on the buried layer 1. A P-type base region 3 and an n'-type source region 4 are formed on the surface side of the semiconductor device 2 by double diffusion. In addition, these are covered with an insulating layer 5, and a polysilicon gate electrode 8 is provided on this, so that the source region 4 is used as a source, the conductivity modulation layer 2 is used as a drain, and the insulating layer 5 is used as a drain. An MIS section is configured in which the surface portion of the base region 3 directly under the gate electrode 8 serves as a channel region. Furthermore, a p-type source contact region 15 is formed in the base region 3, and this source contact region 15 and the source region 4
Both are in conductive contact with the source electrode 9 (other than the connections are not shown).
一方、そのＭＩＳ部から離れた伝導度変調層２の表面側
には、Ｐ゛型の少数キャリア注入領域６が拡散形成され
ており、この少数キャリア注入領域６に導電接触するド
レイン電極７は、電極接合面１０において直接に伝導度
変調層２と導電接触している。なお、ベース領域３の少
数キャリア注入領域６側には、電界集中を防止するため
にＰ−型のグラフトベース１６が設けられ、また、ドレ
イン電極７は外部取出し電極たるボンディングバンドと
一体的に形成されている。このドレイン電極７はドレイ
ンＤに、ソース電極９はソースＳに、ゲート電極はゲー
トＧに、それぞれ接続されている。On the other hand, a P'' type minority carrier injection region 6 is diffused and formed on the surface side of the conductivity modulation layer 2 away from the MIS part, and a drain electrode 7 that is in conductive contact with this minority carrier injection region 6 is It is in direct conductive contact with the conductivity modulation layer 2 at the electrode bonding surface 10 . A P-type graft base 16 is provided on the minority carrier injection region 6 side of the base region 3 to prevent electric field concentration, and the drain electrode 7 is formed integrally with a bonding band serving as an external extraction electrode. has been done. The drain electrode 7 is connected to the drain D, the source electrode 9 to the source S, and the gate electrode to the gate G.
この伝導度変調型ＭＩＳＦＥＴにおいて、ドレインＤと
ソースＳの間にバイアス電圧（以下、ドレイン電圧とい
う、）を加えた状態でゲートＧに正電位を付与すると、
ベース領域３の表面側に形成される反転層を通してソー
ス領域４から伝導度変調層２に電子が流入し、これに伴
って、少数キャリア注入領域６から伝導度変調層２に正
孔が注入される。第１図の実線は電子の経路を、点線は
正孔の経路を示している。これらのキャリアの流入によ
り伝導度変調層２の高伝導度状態が誘起され、ドレイン
ＤとソースＳの間には大電流が流れる。この高伝導度状
態への移行動作は、第９図に示される並列抵抗Ｒｅに基
づく電圧降下により引き起こされる。In this conductivity modulation type MISFET, when a positive potential is applied to the gate G while a bias voltage (hereinafter referred to as drain voltage) is applied between the drain D and the source S,
Electrons flow into the conductivity modulation layer 2 from the source region 4 through the inversion layer formed on the surface side of the base region 3, and along with this, holes are injected from the minority carrier injection region 6 into the conductivity modulation layer 2. Ru. The solid line in FIG. 1 shows the path of electrons, and the dotted line shows the path of holes. The inflow of these carriers induces a high conductivity state in the conductivity modulation layer 2, and a large current flows between the drain D and the source S. This transition to a high conductivity state is caused by a voltage drop based on the parallel resistance Re shown in FIG.
第９図に本実施例の等価回路を示す。ここで、Ｒ５はベ
ース領域３とソース領域４との間に寄生している短絡抵
抗であり、Ｎ２はＭＯＳＦＥＴ、Ｄ２．Ｄ４は寄生ダイ
オードである。本実施例において、並列抵抗Ｒ６は電極
接合部１０の接触抵抗により確保されており、Ｎ２を通
して流入する電子電流に基づく並列抵抗Ｒｃの電圧降下
により、伝導度変調層２と少数キャリア注入領域６０間
に順方向バイアス電圧が発生し、このため、少数キャリ
ア注入領域６から伝導度変調層２に正孔が注入されて高
伝導度状態に移行する。一方、この並列抵抗Ｒｃを有す
る配線部により、Ｎ２に対して並列に接続されている寄
生ダイオードＤ２が動作可能となっている。FIG. 9 shows an equivalent circuit of this embodiment. Here, R5 is a short circuit resistance parasitic between the base region 3 and source region 4, N2 is a MOSFET, D2. D4 is a parasitic diode. In this embodiment, the parallel resistance R6 is ensured by the contact resistance of the electrode junction 10, and the voltage drop across the parallel resistance Rc based on the electron current flowing through N2 causes a voltage drop between the conductivity modulation layer 2 and the minority carrier injection region 60. A forward bias voltage is generated, and therefore holes are injected from the minority carrier injection region 6 into the conductivity modulation layer 2, resulting in a transition to a high conductivity state. On the other hand, the wiring section having this parallel resistance Rc enables the parasitic diode D2 connected in parallel to N2 to operate.
この実施例は、少数キャリア注入領域６をＭＩＳ部形酸
形成時えばソースコンタクト領域１５の拡散時に同時形
成できること、及び、全電極が伝導度変調層の表面上に
あることにより、製造工程上有利であり、配線の取回し
も楽になるので、集積回路に形成する場合に通している
。また、ドレイン電極部の構造は極めて簡単であり、素
子の占有面積の増加も最小限に抑えることができる。更
に、ドレイン電極部の並列抵抗Ｒ６を得るために接触抵
抗を利用することから、新たな製造工程を要することな
く形成できる。その上、電極接合部１０の面積を変える
ことにより、並列抵抗Ｒ１の値をある程度調整して形成
することができる。This embodiment is advantageous in terms of the manufacturing process because the minority carrier injection region 6 can be formed at the same time as the source contact region 15 is diffused when forming the MIS region, and because all the electrodes are on the surface of the conductivity modulation layer. This makes it easier to route the wiring, so it is used when forming integrated circuits. Further, the structure of the drain electrode portion is extremely simple, and an increase in the area occupied by the device can be minimized. Furthermore, since contact resistance is used to obtain the parallel resistance R6 of the drain electrode portion, it can be formed without requiring a new manufacturing process. Furthermore, by changing the area of the electrode junction 10, the value of the parallel resistance R1 can be adjusted to some extent.
ここで、電極接合面１０を少数キャリア注入領域６が取
り巻く構造とする場合には、電極接合面１０の下方に位
置する伝導度変調層２の領域の断面積が少数キャリア注
入領域６により限定されるので、この領域に生ずるピン
チ抵抗が接触抵抗に加わって並列抵抗Ｒ６を形成するこ
ととなる。ここで、少数キャリア注入領域６の深さを変
えることによりその領域の長さを変えることができるの
で、これに伴いピンチ抵抗の値も変化させることが可能
となり、並列抵抗Ｒ６の値をより広範囲に変更すること
が可能となる。Here, when the electrode bonding surface 10 is surrounded by the minority carrier injection region 6, the cross-sectional area of the region of the conductivity modulation layer 2 located below the electrode bonding surface 10 is limited by the minority carrier injection region 6. Therefore, the pinch resistance generated in this region is added to the contact resistance to form a parallel resistance R6. Here, by changing the depth of the minority carrier injection region 6, the length of that region can be changed, so the value of the pinch resistance can also be changed accordingly, and the value of the parallel resistance R6 can be changed over a wider range. It is possible to change to.
ここで、ドレイン電極７は、外部取出し電極たるポンデ
ィングパッドと一体形成されているが、このことによっ
て、ドレインと外部取出し電極との間の接続配線が不要
となるので、この配線下に形成された素子部分における
配線電位による耐圧低下を未然に防止でき、また、配線
領域の占有面積を不要とすることができる。しかも、ポ
ンディングパッド下の領域は従来利用されていなかった
領域であって、このポンディングパッドがドレイン電極
７となっていることにより、この下の領域を有効に利用
することができることとなり、素子の占有面積を更に小
さくすることが可能となる。Here, the drain electrode 7 is formed integrally with the bonding pad, which is an external lead-out electrode, but this eliminates the need for connection wiring between the drain and the external lead-out electrode, so it is not formed under this wiring. It is possible to prevent a decrease in breakdown voltage due to the wiring potential in the element portion where the wiring is applied, and it is also possible to eliminate the need for the area occupied by the wiring region. Moreover, the area under the bonding pad is an area that has not been used conventionally, and since this bonding pad serves as the drain electrode 7, the area under this can be effectively used, and the element It becomes possible to further reduce the occupied area.
ここに、ドレイン電極７は、バンプ電極の下地配線部と
しても形成することができる。また、従来と同様に単体
のドレイン電極として形成し、配線によって他の構成部
分と接続することも勿論可能である。Here, the drain electrode 7 can also be formed as a base wiring part of the bump electrode. Furthermore, it is of course possible to form it as a single drain electrode and connect it to other constituent parts by wiring as in the conventional case.
なお、この伝導度変調型ＭＩＳＦＥＴは、電流容量を確
保するために、伝導度変調層２の下層に埋込層１を形成
しているが、耐圧を向上させるために、埋込層１を形成
しない場合もある。Note that in this conductivity modulation type MISFET, a buried layer 1 is formed under the conductivity modulation layer 2 in order to ensure current capacity, but the buried layer 1 is formed in order to improve breakdown voltage. Sometimes it doesn't.
（第２実施例）
第２図には、本発明の伝導度変調型ＭＩＳＦＥＴの第２
実施例を示す。この実施例では、第一実施例と同一部分
の説明は省略し、その説明は省略する。この実施例にお
けるポンディングバンドと一体的に形成されたドレイン
電極７には、第１実施例と同様の少数キャリア領域６と
電極接合面１０とが形成されているが、少数キャリア領
域との接触部はＭＩＳ部側に形成されており、一方、電
極接合面１０は、ＭＩＳ部から離れた領域に形成されて
いる。このことによって、ドレイン電極７には、少数キ
ャリア領域６と伝導度変調層２の間の寄生ｐｎ接合ダイ
オードに対して並列に埋込層２内に距離しに対応する寄
生抵抗が接続されていることとなる。したがって、電極
接合面１０の接触抵抗のみならず、電極接合面１０と少
数キャリア領域６の間の距離りによって並列抵抗の値を
設定することができる。このように、本実施例では、電
極接触面と少数キャリア領域との間の距離によって並列
抵抗を確保しているが、このポンディングパッドと一体
化したドレイン電極７は、本来素子の寸法に比して充分
な大きさを持って形成されているので、何らドレイン電
極７の寸法を拡大等することな（形成することができる
。(Second Embodiment) FIG. 2 shows a second embodiment of the conductivity modulated MISFET of the present invention.
An example is shown. In this embodiment, explanations of the same parts as those in the first embodiment will be omitted. The drain electrode 7 formed integrally with the bonding band in this embodiment has a minority carrier region 6 and an electrode bonding surface 10 similar to those in the first embodiment, but there is no contact with the minority carrier region. The electrode bonding surface 10 is formed in a region away from the MIS section. As a result, a corresponding parasitic resistance is connected to the drain electrode 7 at a distance within the buried layer 2 in parallel to the parasitic pn junction diode between the minority carrier region 6 and the conductivity modulation layer 2. It happens. Therefore, the value of the parallel resistance can be set not only by the contact resistance of the electrode bonding surface 10 but also by the distance between the electrode bonding surface 10 and the minority carrier region 6. In this way, in this example, the parallel resistance is secured by the distance between the electrode contact surface and the minority carrier region, but the drain electrode 7 integrated with this bonding pad is originally Since the drain electrode 7 is formed to have a sufficient size, the drain electrode 7 can be formed without enlarging the dimensions of the drain electrode 7.
（第３実施例）
上記の第１実施例、第２実施例において、伝導度変調Ｎ
２の不純物濃度が低い場合には、電極接合面１０がショ
ットキー接合を形成し、第５図に示した寄生ダイオード
Ｄ２が動作しなくなるおそれがある。そこで、第２実施
例においては、第３図に示すように、伝導度変調層２の
表面側にコンタクト領域１１を形成し、このコンタクト
領域１１にドレイン電極７を導電接触させている。この
第３図においては、第１実施例と同一部分には同一符号
を付し、その説明は省略する。少数キャリア注入領域６
は、コンタクト領域１１の内部に包摂されており、ドレ
イン電極７は少数キャリア領域６に対し中央部にて接続
しており、その周囲においてコンタクト領域１１と接続
する。なお、第１実施例に示したグラフトベース１６は
形成されていない。(Third Embodiment) In the first and second embodiments described above, the conductivity modulation N
If the impurity concentration of D2 is low, the electrode junction surface 10 may form a Schottky junction, and the parasitic diode D2 shown in FIG. 5 may not operate. Therefore, in the second embodiment, as shown in FIG. 3, a contact region 11 is formed on the surface side of the conductivity modulation layer 2, and the drain electrode 7 is brought into conductive contact with this contact region 11. In FIG. 3, the same parts as in the first embodiment are given the same reference numerals, and their explanations will be omitted. Minority carrier injection region 6
is included in the contact region 11, and the drain electrode 7 is connected to the minority carrier region 6 at the center and to the contact region 11 at the periphery thereof. Note that the graft base 16 shown in the first embodiment is not formed.
この実施例では、コンタクト領域１１の不純物濃度を１
０”ｃｌｌ−’以上として、確実にドレイン電極７との
オーミック接触が得られるようにしている。このため、
整流性接合の形成のおそれを考慮することなく、伝導度
変調層２の不純物濃度を自由に設定できる。また、コン
タクト領域１１が少数キャリア領域６を包摂しているの
で、ベース領域３と少数キャリア領域６の間のバンチス
ルーを防止して耐圧を上げることができる。すなわち、
コンタクト領域１１は、伝導度変調層２とベース領域３
０間の接合により伝導度変調層２内に形成される空乏層
の広がりを停止するストッパーとしての機能も兼ね備え
ていることになる。この空乏層ストッパーとしての機能
は、ドレイン電極７がｐｎ接合分離のためのｐ型分離帯
の近傍に設けられている場合には、このＰ型分離帯と少
数キャリア領域６の間のバンチスルーをも防止する効果
をもつ。In this embodiment, the impurity concentration of the contact region 11 is set to 1.
0"cll-' or more to ensure that ohmic contact with the drain electrode 7 is obtained. For this reason,
The impurity concentration of the conductivity modulation layer 2 can be freely set without considering the possibility of forming a rectifying junction. Furthermore, since the contact region 11 encompasses the minority carrier region 6, bunch-through between the base region 3 and the minority carrier region 6 can be prevented and the withstand voltage can be increased. That is,
Contact region 11 includes conductivity modulation layer 2 and base region 3.
It also has the function of a stopper to stop the expansion of the depletion layer formed in the conductivity modulation layer 2 due to the junction between 0 and 0. This function as a depletion layer stopper prevents bunch through between this P-type separation band and the minority carrier region 6 when the drain electrode 7 is provided near a p-type separation band for pn junction isolation. It also has the effect of preventing.
並列抵抗ＲｃＯ値は、電極接合部１００面積を変える手
段以外に、ドレイン電極７とのオーミック性接合を損な
わない範囲でコンタクト領域１１の不純物濃度を変える
こと及びコンタクト領域１１の形状を変えることによ４
ても変更できる。In addition to changing the area of the electrode junction 100, the parallel resistance RcO value can be determined by changing the impurity concentration of the contact region 11 and the shape of the contact region 11 within a range that does not impair the ohmic contact with the drain electrode 7. 4
It can also be changed.
（第４実施例）
次に、本発明の第４実施例を第４図に基づいて説明する
。この実施例においては、コンタクト領域１１と少数キ
ャリア注入層６の形状以外は第１実施例と同一構造であ
り、同一部分には同一符号を付し、その説明は省略する
。(Fourth Embodiment) Next, a fourth embodiment of the present invention will be described based on FIG. 4. This embodiment has the same structure as the first embodiment except for the shapes of the contact region 11 and the minority carrier injection layer 6, and the same parts are given the same reference numerals and the explanation thereof will be omitted.
少数キャリア注入層６は、伝導度変調層２の表面側でコ
ンタクト領域１１を取り巻き、ドレイン電極７の少数キ
ャリア注入領域６との接触面積と電極接合面１０の面積
の比によって並列抵抗Ｒ６の値を変えることができる上
に、少数キャリア注入領域６の深さをコンタクト領域１
１の深さに対して大きくする場合には、コンタクト領域
１１の下に寄生したピンチ抵抗が形成される。この場合
逆に、少数キャリア注入領域６の深さをコンタクト領域
１１の深さよりも小さくして抵抗値を下げることもでき
る。したがって、より広範囲に亘って確実に並列抵抗Ｒ
ｅＯ値を変更することができる。The minority carrier injection layer 6 surrounds the contact region 11 on the surface side of the conductivity modulation layer 2, and the value of the parallel resistance R6 is determined by the ratio of the contact area with the minority carrier injection region 6 of the drain electrode 7 and the area of the electrode bonding surface 10. In addition, the depth of the minority carrier injection region 6 can be changed to the depth of the contact region 1.
If the depth is larger than 1, a parasitic pinch resistance is formed under the contact region 11. In this case, conversely, the depth of the minority carrier injection region 6 can be made smaller than the depth of the contact region 11 to lower the resistance value. Therefore, it is possible to ensure that the parallel resistance R
The eO value can be changed.
この実施例においても、ドレイン電極７はボンディング
バットに一体形成されており、このため、不純物拡散の
表面部面積を充分に確保して、少数キャリア注入領域６
を−くし、ピンチ抵抗の値を大きくすることができる。In this embodiment as well, the drain electrode 7 is integrally formed with the bonding butt, so that a sufficient surface area for impurity diffusion is secured and the minority carrier injection region 6
It is possible to increase the value of the pinch resistance by reducing -.
（第５実施例）
次に、第５図を参照して本発明の第５実施例を説明する
。この実施例でも、電極接合面１０下には、コンタクト
領域１１が形成されており、伝導度変調層２の不純物濃
度が低い場合にショットキー接合の形成を防止すること
ができる。(Fifth Embodiment) Next, a fifth embodiment of the present invention will be described with reference to FIG. In this embodiment as well, a contact region 11 is formed under the electrode bonding surface 10, and it is possible to prevent the formation of a Schottky junction when the impurity concentration of the conductivity modulation layer 2 is low.
また、ドレイン電極７の電極接合面１０は、第２実施例
と同様に少数キャリア注入領域６よりもＭＩＳ部から離
れた領域に形成されている。ところが、第２実施例とは
異なり、埋込層１は電極接合面１０下には形成されてお
らず、このため、本実施例においては、伝導度変調層２
内に、図中の距１ｉｌＬに対応した寄生抵抗が存在する
。この寄生抵抗が並列抵抗Ｒｅの一部となるので、伝導
度変調層２が高抵抗であることから、高抵抗値を簡単に
得ることができる。また、伝導度変調型ＭＩＳＦＥＴが
オン状態に移行し、伝導度変調層２が低抵抗となった場
合でも電流量の増大によって寄生抵抗の値の低下は補償
されるので、伝導度変調層２の寄生抵抗によっても、オ
ン状態への移行及び維持のための抵抗値を充分に確保す
ることができる。Further, the electrode bonding surface 10 of the drain electrode 7 is formed in a region farther from the MIS section than the minority carrier injection region 6, as in the second embodiment. However, unlike the second embodiment, the buried layer 1 is not formed under the electrode bonding surface 10, and therefore, in this embodiment, the conductivity modulation layer 2 is not formed under the electrode bonding surface 10.
There is a parasitic resistance within the distance corresponding to the distance 1ilL in the figure. Since this parasitic resistance becomes part of the parallel resistance Re, a high resistance value can be easily obtained since the conductivity modulation layer 2 has a high resistance. Furthermore, even if the conductivity modulation type MISFET shifts to the on state and the conductivity modulation layer 2 becomes low resistance, the decrease in the parasitic resistance value is compensated by the increase in the amount of current. The parasitic resistance can also ensure a sufficient resistance value for transitioning to and maintaining the on state.
この埋込層１は、ＭＩＳ部の下方においてのみ形成され
ており、電極接合面１０の下方は勿論のこと、少数キャ
リア注入領域６の下方にも形成されていないが、この結
果、少数キャリア注入領域６と基板の間にパンチスルー
が発生して素子の耐圧が低下するおそれがあり、これを
防止するために、少数キャリア注入領域６の周りを包摂
するｎ型のバッファ層１７を形成している。This buried layer 1 is formed only below the MIS part, and is not formed below the electrode bonding surface 10 or below the minority carrier injection region 6, but as a result, the minority carrier injection Punch-through may occur between the region 6 and the substrate and the breakdown voltage of the device may be reduced. In order to prevent this, an n-type buffer layer 17 is formed to surround the minority carrier injection region 6. There is.
この実施例とは異なり、埋込層１を少数キャリア注入領
域６の下方にまで延ばして形成する場合にも上記と同様
の寄生抵抗を得ることが可能であり、この場合にはバッ
ファ層１７は不要となる。Unlike this embodiment, it is possible to obtain the same parasitic resistance as above even when the buried layer 1 is formed to extend below the minority carrier injection region 6; in this case, the buffer layer 17 is No longer needed.
（第６実施例）
第６図は、本発明の第６実施例を示すものであり、ドレ
イン電極付近の構造以外は第２実施例と同一であり、同
一部分には同一符号を付し、その説明は省略する。この
実施例においては、少数キャリア領域６とコンタクト領
域１１は、双方とも矩形の表面形状を備え、ＭＩＳ部が
伸びる方向に平行に交互に並列しており、コンタクト領
域１１はその両側を幅のより広い少数キャリア注入領域
６に挾まれるように形成されている。コンタクト領域１
１のＭＩＳ部側の端面１１ａは少数キャリア領域６のＭ
ＩＳ部側の端面６ａよりも奥まった位置にある。したが
って、コンタクト領域１１の端面１１ａが導電接触する
伝導度変調層２の領域は、両側を少数キャリア注入領域
６に挟まれた狭帯部１２となっており、この狭帯部１２
によってＭＩＳ部へ向かう方向にピンチ抵抗が発生する
。(Sixth Embodiment) FIG. 6 shows a sixth embodiment of the present invention, which is the same as the second embodiment except for the structure near the drain electrode, and the same parts are denoted by the same reference numerals. The explanation will be omitted. In this embodiment, the minority carrier region 6 and the contact region 11 both have a rectangular surface shape and are arranged alternately parallel to each other in the direction in which the MIS section extends, and the contact region 11 has both sides with a width It is formed so as to be sandwiched between wide minority carrier injection regions 6. contact area 1
The end surface 11a on the MIS section side of 1 is the M of the minority carrier region 6.
It is located at a position deeper than the end surface 6a on the IS section side. Therefore, the region of the conductivity modulation layer 2 with which the end surface 11a of the contact region 11 comes into conductive contact is a narrow band portion 12 sandwiched between minority carrier injection regions 6 on both sides, and this narrow band portion 12
As a result, pinch resistance occurs in the direction toward the MIS section.
この場合には、少数キャリア注入領域６とコンタクト領
域１１双方の表面形状によって狭帯部１２の幅と長さが
定まるので、この幅と長さに応じてほぼ定められるピン
チ抵抗の価を精度良く得ることができ、並列抵抗Ｒｃを
正確に設定することができる。特に、少数キャリア注入
領域６とコンタクト領域１１とを拡散形成する場合には
、拡散工程時のマスク寸法で狭帯部１２の幅と長さを設
定することができ、ピンチ抵抗を正確に制御できるため
、並列抵抗の抵抗値の再現性、均一性も向上する。ここ
で、更に、少数キャリア注入領域６とコンタクト領域１
１の面積、深さ、幅を大きく変えて並列抵抗ＲｅＯ値を
制御することも勿論可能である。In this case, since the width and length of the narrow band portion 12 are determined by the surface shapes of both the minority carrier injection region 6 and the contact region 11, the value of the pinch resistance, which is approximately determined according to the width and length, can be accurately determined. The parallel resistance Rc can be set accurately. In particular, when forming the minority carrier injection region 6 and the contact region 11 by diffusion, the width and length of the narrow band portion 12 can be set by the mask dimensions during the diffusion process, and the pinch resistance can be accurately controlled. Therefore, the reproducibility and uniformity of the resistance values of the parallel resistors are also improved. Here, the minority carrier injection region 6 and the contact region 1 are further added.
Of course, it is also possible to control the parallel resistance ReO value by greatly changing the area, depth, and width of 1.
この実施例においては、ＭＩＳ部の反対側にも狭帯部が
形成され、少数キャリア注入領域６が分断されて複数と
なっているが、ＭＩＳ部側にのみ狭帯部が形成された構
造となっていても良い。In this embodiment, a narrow band part is also formed on the opposite side of the MIS part, and the minority carrier injection region 6 is divided into a plurality of parts. However, the narrow band part is formed only on the MIS part side. It's okay to be.
（第７実施例）
次に、第７図を参照して本発明に係る第７実施例を説明
する。この実施例では、伝導度変調層２０表面側及び表
面上の構造は第３図に示す第３実施例と同一であるが、
伝導度変調層２がｐ−型のシリコン基板１８の上に形成
されているところが異なる。これは、所謂リサーフ型の
構造であり、このシリコン基板１８はソースＳに接続さ
れているので、ＭＯＳＦＥＴがオフ状態にある時、ドレ
イン電圧が印加されている状態では、シリコン基板１８
と伝導度変調層２の接触面に形成されるＰｎ接合は逆バ
イアス状態となり、空乏層はそのｐｎ接合面から伝導度
変調層２の内部に拡がるとともにシリコン基板１８内に
おいても形成される。(Seventh Embodiment) Next, a seventh embodiment of the present invention will be described with reference to FIG. In this embodiment, the surface side and the structure on the surface of the conductivity modulating layer 20 are the same as in the third embodiment shown in FIG.
The difference is that the conductivity modulation layer 2 is formed on a p-type silicon substrate 18. This is a so-called RESURF type structure, and since this silicon substrate 18 is connected to the source S, when the MOSFET is in the off state and the drain voltage is applied, the silicon substrate 18
The Pn junction formed at the contact surface of the conductivity modulating layer 2 is in a reverse bias state, and a depletion layer spreads from the pn junction surface into the conductivity modulating layer 2 and is also formed within the silicon substrate 18.
一方、ベース領域３にもソースコンタクト領域１５を介
してソース電位が付与されていることから、ベース領域
３と伝導度変調層２の界面から、伝導度変調層２及びベ
ース領域３内にそれぞれ空乏層が形成される。この状態
でドレイン電圧を高めてゆくと、ベース領域３内の空乏
層が拡大してソース領域４に到達し、バンチスルーの発
生するおそれがある。しかし、リサーフ構造を採用する
本実施例においては、ドレイン電圧の上昇に伴い伝導度
変調層２内の高電界領域においてベース領域３から拡大
する空乏層とシリコン基板１８から拡大する空乏層とが
部分的に会合するので、その後の会合部における空乏層
内の空間電荷量の増大が抑制される結果、ベース領域３
内における空乏層の拡大も抑制され、伝導度変調層２と
ソース領域４０間のパンチスルーを発生し難くくするこ
とができるので、素子の高耐圧が確保される。On the other hand, since the source potential is also applied to the base region 3 via the source contact region 15, depletion occurs from the interface between the base region 3 and the conductivity modulation layer 2 in the conductivity modulation layer 2 and the base region 3, respectively. A layer is formed. If the drain voltage is increased in this state, the depletion layer in the base region 3 will expand and reach the source region 4, which may cause bunch-through. However, in this embodiment which adopts the RESURF structure, the depletion layer expanding from the base region 3 and the depletion layer expanding from the silicon substrate 18 in the high electric field region in the conductivity modulation layer 2 as the drain voltage increases are partially separated. As a result, the subsequent increase in the amount of space charge in the depletion layer at the meeting portion is suppressed, and as a result, the base region 3
Since the expansion of the depletion layer within the conductivity modulation layer 2 and the source region 40 is also suppressed, punch-through between the conductivity modulation layer 2 and the source region 40 can be made difficult to occur, thereby ensuring a high breakdown voltage of the device.
なお、この実施例においては、第３実施例には設けられ
ているｎ゛型の埋込み層１が形成されていないが、ＭＯ
ＳＦＥＴがオン状態にある場合には、伝導度変調層２に
おける伝導度の増大によってオン電流の値を確保するこ
とが可能であり、埋込みＮ１の不存在による電流容量の
低下が生じないことは実験により確認されている。In this embodiment, the n-type buried layer 1 provided in the third embodiment is not formed, but the MO
When the SFET is in the on state, it is possible to secure the on-current value by increasing the conductivity in the conductivity modulation layer 2, and experiments have shown that the current capacity does not decrease due to the absence of the buried N1. Confirmed by.
（第８実施例）
最後に、第８図を参照して本発明による第８実施例を説
明する。本実施例は、第１図に示す第１実施例とほぼ同
様の構造を有しているが、伝導度変調層２の下にはＰ゛
型の埋込み層１９が形成されており、アイソレーション
４１と接続されることによって、埋込み層１９にアイソ
レーション４１を介してソースＳの電位が付与されるよ
うになっている。(Eighth Embodiment) Finally, an eighth embodiment of the present invention will be described with reference to FIG. This embodiment has almost the same structure as the first embodiment shown in FIG. 41, the potential of the source S is applied to the buried layer 19 via the isolation 41.
この実施例では、第７実施例と同様にリサーフ構造が採
用されているので、素子の高耐圧化を図ることが可能で
あるが、更に、埋込み層１９が高キャリア濃度とされて
いることによって、オン状態における伝導度変調層２内
の正孔を積極的に埋込み層１９から引き出すことができ
るので、オン電流を大きくすることができ、電流容量の
増大を図ることができる。In this embodiment, since the RESURF structure is adopted as in the seventh embodiment, it is possible to increase the breakdown voltage of the element. Since the holes in the conductivity modulation layer 2 in the on state can be actively extracted from the buried layer 19, the on-state current can be increased and the current capacity can be increased.
また、埋込み層１９はアイソレーション４１を介してソ
ース電位が与えられることから、伝導変度ｔＡＮ２の裏
面側からソース電位を付与するための構造を別途設ける
必要もなく、片面総電極構造を維持することができる。Furthermore, since the buried layer 19 is given a source potential via the isolation 41, there is no need to separately provide a structure for applying a source potential from the back side of the conduction variation tAN2, and the single-sided all-electrode structure is maintained. be able to.
以上説明したように、本発明は、ドレイン電極を伝導度
変調層の表面側に備えた片面総電極構造を有し、このド
レイン電極に設けられた所定面積の電極接合面が、伝導
度変調層に直接に又はコンタクト領域を介して導電接触
していることに特徴を有するので、以下の効果を奏する
。As explained above, the present invention has a single-sided all-electrode structure in which the drain electrode is provided on the surface side of the conductivity modulation layer, and the electrode bonding surface of a predetermined area provided on the drain electrode is connected to the conductivity modulation layer. Since it is characterized by being in conductive contact with directly or via a contact region, the following effects are achieved.
■ 電極接合面が直接に伝導度変調層と導電接触してい
る場合には、この所定面積の電極接合面における接触抵
抗により並列抵抗が形成される。したがって、何ら新た
な製造工程を要さずに適度な並列抵抗値を備えたドレイ
ンショート型の素子を形成できる。また、ドレイン電極
を表面側へ移したことによる素子の占有面積の増加も、
その構造が簡単であることから、最小限に抑えられる。(2) When the electrode bonding surface is in direct conductive contact with the conductivity modulation layer, a parallel resistance is formed by the contact resistance at this predetermined area of the electrode bonding surface. Therefore, a short-drain type element having an appropriate parallel resistance value can be formed without requiring any new manufacturing process. In addition, the area occupied by the device increases due to the move of the drain electrode to the surface side.
Due to its simple structure, it can be minimized.
更に、片面総電極構造を有するため、集積回路内に形成
する場合に適応したものとなっている。Furthermore, since it has a single-sided all-electrode structure, it is suitable for forming within an integrated circuit.
■ ドレイン電極が外部取付は電極と一体形成されてい
る場合には、素子面積を縮小することができる上にドレ
イン電極と外部取付は電極間の配線を形成する必要がな
く、配線電位による素子の耐圧低下を防止することがで
きる。特に、外部取付は電極の専有面積が大きいことを
利用して、何ら素子面積を増加する必要なしに、電極接
合面と少数キャリア注入領域とを隔絶して形成すること
により、両者間の距離に基づいて埋込層又は伝導度変調
層に寄生抵抗を形成し、並列抵抗の一部とすることがで
きる。更に、ドレイン電極下に少数キャリア注入領域、
コンタクト領域等を拡散する場合に充分な拡散表面積を
確保することができるので、これら拡散領域の面積、深
さ等をより広範囲に設定することが可能であり、素子の
機能向上を図ることができる。■ If the drain electrode is integrally formed with the externally mounted electrode, the device area can be reduced, and there is no need to form wiring between the drain electrode and the externally mounted electrode, which reduces the potential of the device due to wiring potential. A decrease in breakdown voltage can be prevented. In particular, external mounting takes advantage of the large area occupied by the electrode, and by separating the electrode bonding surface and the minority carrier injection region, the distance between them can be reduced without any need to increase the device area. A parasitic resistance can be formed in the buried layer or the conductivity modulation layer based on the above-described structure and become part of the parallel resistance. Furthermore, there is a minority carrier injection region under the drain electrode,
Since a sufficient diffusion surface area can be secured when diffusing contact regions, etc., the area, depth, etc. of these diffusion regions can be set over a wider range, and the functionality of the element can be improved. .
■ 電極接合面を少数キャリア注入領域により取り巻く
ことによって、上記の接触、抵抗にピンチ抵抗を加えた
並列抵抗を形成することができ、少数キャリア注入領域
の深さにより並列抵抗値を変更することが可能である。■ By surrounding the electrode junction surface with a minority carrier injection region, a parallel resistance can be formed by adding a pinch resistance to the contact resistance described above, and the parallel resistance value can be changed depending on the depth of the minority carrier injection region. It is possible.
■ 電極接合部がコンタク） ＳＮ域を介して伝導度変
調層に導電接触している場合には、伝導度変調層の不純
物濃度が低濃度であった場合でも、整流性接触の形成を
確実に防止することができるので、素子の要求特性に応
じて伝導度変調層の不純物濃度を自由に設定することが
可能である。また、コンタク） ｆｉｌ域の不純物濃度
、形状を制御することによっても並列抵抗の値の最適化
が可能であり、素子特性の向上を期すことができる。■ If the electrode junction is in conductive contact with the conductivity modulation layer through the SN region, it is possible to ensure the formation of a rectifying contact even if the conductivity modulation layer has a low impurity concentration. Since this can be prevented, it is possible to freely set the impurity concentration of the conductivity modulation layer according to the required characteristics of the device. Furthermore, by controlling the impurity concentration and shape of the contact (contact) fil region, it is possible to optimize the value of the parallel resistance, and it is possible to improve the device characteristics.
■ 少数キャリア注入領域をコンタクト領域内に形成す
る場合には、コンタクト領域は、ベース領域と少数キャ
リア領域の間のバンチスルーを防止する空乏層ストッパ
ーとしても機能する。しだがって、グラフトベース等の
他の層を形成せずに、素子の耐圧を高くすることができ
る。(2) When the minority carrier injection region is formed in the contact region, the contact region also functions as a depletion layer stopper that prevents bunch through between the base region and the minority carrier region. Therefore, the breakdown voltage of the device can be increased without forming other layers such as a graft base.
■ コンタクト領域を少数キャリア注入領域で取り巻く
場合には、電極接合面の面積に対する少数キャリア注入
領域がドレイン電極に接触する面積の比を変えること、
及び、少数キャリア注入領域の深さとコンタクト領域の
深さの差を変えることにより、更に広範囲に並列抵抗の
値を変更することができ、並列抵抗の値を最適化するこ
とがより容易となる。■ When surrounding the contact region with a minority carrier injection region, change the ratio of the area of the minority carrier injection region in contact with the drain electrode to the area of the electrode bonding surface;
Furthermore, by changing the difference between the depth of the minority carrier injection region and the depth of the contact region, the value of the parallel resistance can be changed over a wider range, making it easier to optimize the value of the parallel resistance.
■ コンタクト領域と少数キャリア注入領域とを交互に
ＭＴＳ部に向かって並列させ、コンタクト領域の側面が
少数キャリア注入領域よりもＭＩＳ部に対して離れた位
置にある場合には、コンタクト領域のＭＩＳ部側に少数
キャリア注入領域で挟まれた狭帯部が形成されるので、
ピンチ抵抗が形成される。このピンチ抵抗の値は、拡散
領域の表面形状により正確且つ容易に制御できるので、
最適値を有する並列抵抗を高精度に再現性よく形成する
ことができる。■ Contact regions and minority carrier injection regions are alternately arranged in parallel toward the MTS section, and if the side surface of the contact region is located farther from the MIS section than the minority carrier injection region, the MIS section of the contact region A narrow band sandwiched between the minority carrier injection regions is formed on the sides, so
A pinch resistance is formed. The value of this pinch resistance can be accurately and easily controlled by the surface shape of the diffusion region.
A parallel resistance having an optimum value can be formed with high precision and good reproducibility.
■ 所謂リサーフ構造を採用することにより、ベース領
域からの空乏層の拡大を第２導電型層との界面から形成
される空乏層によって停止させ、電界集中部分の空乏電
界の増大を抑制することができることから、ベース領域
内の電界を緩和することができ、素子の高耐圧化を図る
ことができる。■ By adopting the so-called RESURF structure, the expansion of the depletion layer from the base region can be stopped by the depletion layer formed from the interface with the second conductivity type layer, and the increase in the depletion electric field in the electric field concentration area can be suppressed. As a result, the electric field in the base region can be relaxed, and the device can have a high breakdown voltage.
■ 上記リサーフ構造を採用した場合において、第２導
電型層のキャリア濃度を高く設定すると、その第２導電
型層をオン電流の流出（又は流入）経路とすることがで
きるので、素子の電流容量の増大を図ることができる。■ When the above RESURF structure is adopted, if the carrier concentration of the second conductivity type layer is set high, the second conductivity type layer can be used as an outflow (or inflow) path for on-current, so the current capacity of the element It is possible to increase the amount of
第１図は本発明の第１実施例に係る伝導度変調型ＭＯ３
ＦＥＴの構造を示す縦断面図である。
第２図は本発明の第２実施例に係る伝導度変調型ＭＯ３
ＦＥＴの構造を示す縦断面図である。
第３図は本発明の第３実施例に係る伝導度変調型ＭＯ３
ＦＥＴの構造を示す縦断面図である。
第４図は本発明の第４実施例に係る伝導度変調型ＭＯ３
ＦＥＴの構造を示す縦断面図である。
第５図は本発明の第５実施例に係る伝導度変調型ＭＯ３
ＦＥＴの構造を示す縦断面図である。
第６図は本発明の第６実施例に係る伝導度変調型ＭＯ３
ＦＥＴの構造を示す縦断面図である。
第７図は本発明の第７実施例に係る伝導度変調型ＭＯ３
ＦＥＴの構造を示す縦断面図である。
第８図は本発明の第８実施例に係る伝導度変調型ＭＯ３
ＦＥＴの構造を示す縦断面図である。
第９図は本発明の各実施例に係る伝導度変調型ＭＯ３Ｆ
ＥＴの等価回路図である。
第１０図はデイスプレィ駆動用出力回路内に２重拡散Ｍ
Ｏ３ＦＥＴを用いた場合を示す回路図である。
第１１図はデイスプレィ駆動用出力回路内に伝導度変調
型ＭＯ３ＦＥＴを用いた場合を示す回路図である。
第１２図はデイスプレィ駆動用出力回路内にアノードシ
ョート型の伝導度変調型ＭＯ３ＦＥＴを用いた場合を示
す回路図である。
第１３図は従来のアノードショート型の伝導度変調型Ｍ
Ｏ５ＦＥＴの構造を示す断面図である。
［符号の説明〕
１・・・埋込層
２・・・伝導度変調層
３・・・ベース領域
４・・・ソース領域
５・・・絶縁膜
６・・・少数キャリア注入領域
６ａ・・・少数キャリア注入領域の端面７・・・ドレイ
ン電極
８・・・ゲート電極
９・・・ソース電極
１０・・・電極接合面
１１・・・コンタクト領域
１１ａ・・・コンタクト領域の端面
１２・・・伝導度変調層の狭帯部
１５・・・ソースコンタクト領域
１６・・・グラフトベース
１７・・・バッファ層
１８・・・シリコン基板
１９・・・埋込み層
４１・・・アイソレーション
４２・・・基板。FIG. 1 shows a conductivity modulated MO3 according to a first embodiment of the present invention.
FIG. 2 is a longitudinal cross-sectional view showing the structure of an FET. FIG. 2 shows a conductivity modulated MO3 according to a second embodiment of the present invention.
FIG. 2 is a longitudinal cross-sectional view showing the structure of an FET. FIG. 3 shows a conductivity modulated MO3 according to a third embodiment of the present invention.
FIG. 2 is a longitudinal cross-sectional view showing the structure of an FET. FIG. 4 shows a conductivity modulated MO3 according to a fourth embodiment of the present invention.
FIG. 2 is a longitudinal cross-sectional view showing the structure of an FET. FIG. 5 shows a conductivity modulated MO3 according to a fifth embodiment of the present invention.
FIG. 2 is a longitudinal cross-sectional view showing the structure of an FET. FIG. 6 shows a conductivity modulated MO3 according to a sixth embodiment of the present invention.
FIG. 2 is a longitudinal cross-sectional view showing the structure of an FET. FIG. 7 shows a conductivity modulated MO3 according to a seventh embodiment of the present invention.
FIG. 2 is a longitudinal cross-sectional view showing the structure of an FET. FIG. 8 shows a conductivity modulated MO3 according to an eighth embodiment of the present invention.
FIG. 2 is a longitudinal cross-sectional view showing the structure of an FET. FIG. 9 shows conductivity modulated MO3F according to each embodiment of the present invention.
It is an equivalent circuit diagram of ET. Figure 10 shows a double diffusion M in the display drive output circuit.
FIG. 3 is a circuit diagram showing a case where an O3FET is used. FIG. 11 is a circuit diagram showing a case where a conductivity modulation type MO3FET is used in an output circuit for driving a display. FIG. 12 is a circuit diagram showing a case where an anode short type conductivity modulation type MO3FET is used in the display driving output circuit. Figure 13 shows the conventional conductivity modulation type M with an anode short type.
FIG. 2 is a cross-sectional view showing the structure of an O5FET. [Explanation of symbols] 1... Buried layer 2... Conductivity modulation layer 3... Base region 4... Source region 5... Insulating film 6... Minority carrier injection region 6a... End face 7 of minority carrier injection region...Drain electrode 8...Gate electrode 9...Source electrode 10...Electrode junction surface 11...Contact region 11a...End face 12 of contact region...Conduction Narrow band portion 15 of intensity modulation layer...source contact region 16...graft base 17...buffer layer 18...silicon substrate 19...buried layer 41...isolation 42...substrate.
Claims (11)
形成された第２導電型領域及び第１導電型領域を含むＭ
ＩＳ部と、該伝導度変調層の表面側で該ＭＩＳ部に対す
る隔離領域にて形成された第２導電型の少数キャリア注
入領域と、を有する伝導度変調型ＭＩＳＦＥＴを備えた
半導体装置であって、 前記伝導度変調層の表面側で前記少数キャリア注入領域
に導電接触するドレイン電極を有し、このドレイン電極
は、前記伝導度変調層に対して導電接触する所定面積の
電極接合面を有することを特徴とする伝導度変調型ＭＩ
ＳＦＥＴを備えた半導体装置。(1) M including a second conductivity type region and a first conductivity type region formed by double diffusion on the surface side of the conductivity modulation layer of the first conductivity type.
A semiconductor device comprising a conductivity modulation type MISFET having an IS part and a minority carrier injection region of a second conductivity type formed in an isolation region with respect to the MIS part on the surface side of the conductivity modulation layer. , a drain electrode that is in conductive contact with the minority carrier injection region on the surface side of the conductivity modulation layer, and this drain electrode has an electrode bonding surface of a predetermined area that is in conductive contact with the conductivity modulation layer. Conductivity modulated MI featuring
A semiconductor device equipped with SFET.
を備えた半導体装置において、前記ドレイン電極は、外
部取出し電極に一体化されていることを特徴とする伝導
度変調型ＭＩＳＦＥＴを備えた半導体装置。(2) Conductivity modulated MISFET according to claim 1
A semiconductor device equipped with a conductivity modulation type MISFET, wherein the drain electrode is integrated with an external extraction electrode.
ＩＳＦＥＴを備えた半導体装置において、前記電極接合
面は、前記少数キャリア注入領域よりも前記ＭＩＳ部か
ら離れた領域に離隔して形成されていることを特徴とす
る伝導度変調型ＭＩＳＦＥＴを備えた半導体装置。(3) Conductivity modulation type M according to claim 1 or 2
A semiconductor device equipped with a conductivity modulated MISFET, wherein the electrode junction surface is formed in a region farther from the MIS section than the minority carrier injection region. Device.
を備えた半導体装置において、前記伝導度変調層の下層
には、第１導電型の埋込層を有し、該埋込層は、前記電
極接合面下の伝導度変調層の下層には形成されていない
ことを特徴とする伝導度変調型ＭＩＳＦＥＴを備えた半
導体装置。(4) Conductivity modulated MISFET according to claim 3
In the semiconductor device, a buried layer of a first conductivity type is provided below the conductivity modulation layer, and the buried layer is formed below the conductivity modulation layer below the electrode bonding surface. A semiconductor device comprising a conductivity modulated MISFET, characterized in that:
変調型ＭＩＳＦＥＴを備えた半導体装置において、前記
少数キャリア注入領域は、前記伝導度変調層の表面側で
前記電極接合面下の領域を取り巻くように形成されてい
ることを特徴とする伝導度変調型ＭＩＳＦＥＴを備えた
半導体装置。(5) In a semiconductor device comprising a conductivity modulated MISFET according to any one of claims 1 to 4, the minority carrier injection region is formed on the surface side of the conductivity modulation layer at the electrode junction surface. A semiconductor device equipped with a conductivity modulation type MISFET, characterized in that it is formed so as to surround a lower region.
変調型ＭＩＳＦＥＴを備えた半導体装置において、前記
電極接合面は、第１導電型のコンタクト領域を介して前
記伝導度変調層に導電接触していることを特徴とする伝
導度変調型ＭＩＳＦＥＴを備えた半導体装置。(6) In a semiconductor device comprising a conductivity modulated MISFET according to any one of claims 1 to 5, the electrode bonding surface is connected to the conductivity modulated MISFET via a contact region of a first conductivity type. A semiconductor device comprising a conductivity modulated MISFET, which is in conductive contact with a layer.
を備えた半導体装置において、前記少数キャリア注入領
域は、前記コンタクト領域内に包摂されるように形成さ
れていることを特徴とする伝導度変調型ＭＩＳＦＥＴを
備えた半導体装置。(7) Conductivity modulated MISFET according to claim 6
A semiconductor device equipped with a conductivity modulated MISFET, wherein the minority carrier injection region is formed so as to be included in the contact region.
を備えた半導体装置において、前記少数キャリア注入領
域は、前記伝導度変調層の表面側において前記コンタク
ト領域を取り巻くように形成されていることを特徴とす
る伝導度変調型ＭＩＳＦＥＴを備えた半導体装置。(8) Conductivity modulated MISFET according to claim 6
A semiconductor device equipped with a conductivity modulation type MISFET, wherein the minority carrier injection region is formed so as to surround the contact region on the surface side of the conductivity modulation layer.
を備えた半導体装置において、前記コンタクト領域と前
記少数キャリア注入領域は前記ＭＩＳ部に沿った方向に
交互に並列するように配置され、前記コンタクト領域の
前記ＭＩＳ部側の端面は、前記少数キャリア注入領域の
前記ＭＩＳ部側の端面よりも前記ＭＩＳ部から離れた位
置に形成されていることを特徴とする伝導度変調型ＭＩ
ＳＦＥＴを備えた半導体装置。(9) Conductivity modulated MISFET according to claim 6
In the semiconductor device, the contact region and the minority carrier injection region are arranged alternately in parallel in a direction along the MIS section, and an end surface of the contact region on the MIS section side is arranged in parallel with the minority carrier injection region. A conductivity modulated MI, characterized in that it is formed at a position farther from the MIS section than an end face of the region on the MIS section side.
A semiconductor device equipped with SFET.
Ｔを備えた半導体装置において、前記伝導度変調層の下
面は、第２導電型層に接していることを特徴とする伝導
度変調型ＭＩＳＦＥＴを備えた半導体装置。(10) Conductivity modulated MISFE according to claim 1
A semiconductor device equipped with a conductivity modulation type MISFET, characterized in that a lower surface of the conductivity modulation layer is in contact with a second conductivity type layer.
ＥＴを備えた半導体装置において、前記第２導電型層は
、高キャリア濃度で形成されていることを特徴とする伝
導度変調型ＭＩＳＦＥＴを備えた半導体装置。(11) Conductivity modulated MISF according to claim 10
A semiconductor device equipped with a conductivity modulation type MISFET, wherein the second conductivity type layer is formed with a high carrier concentration.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/654,882 US5155562A (en) | 1990-02-14 | 1991-02-13 | Semiconductor device equipped with a conductivity modulation misfet |
| DE4104588A DE4104588B4 (en) | 1990-02-14 | 1991-02-14 | Semiconductor device with a conductivity modulation MISFET |
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3326790 | 1990-02-14 | ||
| JP23223690 | 1990-08-31 | ||
| JP2-33267 | 1990-08-31 | ||
| JP2-232236 | 1990-08-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04174562A true JPH04174562A (en) | 1992-06-22 |
| JP2797688B2 JP2797688B2 (en) | 1998-09-17 |
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| Application Number | Title | Priority Date | Filing Date |
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| JP2286490A Expired - Fee Related JP2797688B2 (en) | 1990-02-14 | 1990-10-24 | Semiconductor device provided with conductivity-modulated MISFET |
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