JP2795314B2 - 半導体装置 - Google Patents
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/148—Charge coupled imagers
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/762—Charge transfer devices
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- H01L29/76816—Output structures
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/72—Gated amplifiers, i.e. amplifiers which are rendered operative or inoperative by means of a control signal
-
- H—ELECTRICITY
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- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
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Description
【0001】
【発明の属する技術分野】本発明は、固体撮像素子(C
CD)のアンプ装置等に用いられるソースフォロアアン
プを複数段含むオンチップアンプ型の半導体装置に関す
る。
CD)のアンプ装置等に用いられるソースフォロアアン
プを複数段含むオンチップアンプ型の半導体装置に関す
る。
【0002】
【従来の技術】従来、この種のオンチップアンプ型の半
導体装置は、例えば、特開平4−298176号公報
(その図8の4)に開示されたり、特願平6−3035
72号にて提案されているように、CCDにおいて、出
力信号を外部に取り出すときの出力インピーダンスの低
減を目的として用いられている。図14は、後者におけ
るCCDと同様の構成のハイビジョン用CCDを示す図
である。図14において、この素子は、フォトダイオー
ド19と、垂直CCD20と、水平CCD21とを有し
ており、出力アンプ22が接続されている。フォトダイ
オード19で光電変換された信号は、垂直CCD20、
水平CCD21により転送され、出力アンプ22により
増幅され出力される。水平CCD21は駆動周波数を低
下するために2チャンネルより成っている。
導体装置は、例えば、特開平4−298176号公報
(その図8の4)に開示されたり、特願平6−3035
72号にて提案されているように、CCDにおいて、出
力信号を外部に取り出すときの出力インピーダンスの低
減を目的として用いられている。図14は、後者におけ
るCCDと同様の構成のハイビジョン用CCDを示す図
である。図14において、この素子は、フォトダイオー
ド19と、垂直CCD20と、水平CCD21とを有し
ており、出力アンプ22が接続されている。フォトダイ
オード19で光電変換された信号は、垂直CCD20、
水平CCD21により転送され、出力アンプ22により
増幅され出力される。水平CCD21は駆動周波数を低
下するために2チャンネルより成っている。
【0003】出力アンプ22としては、図15に示すよ
うに、3個のドライバトランジスタ23と、3個のロー
ドトランジスタ24との計6個のトランジスタから成る
オンチップ3段ソースフォロアアンプが用いられてい
る。この出力アンプはまた、VDD端子2と、GND端子
6と、Vout 端子12と、FJ25と、リセットトラン
ジスタ26と、リセットドレイン端子27とを有してい
る。トランジスタは、初段ドライバトランジスタが線形
性を保つためサーフィス型であることを除いては、ノイ
ズ低減のために、全て埋め込み型トランジスタより成っ
ており、各トランジスタのゲート長、ゲート幅は、ゲイ
ン、帯域、消費電力等の設計項目を満たすように設計さ
れる。
うに、3個のドライバトランジスタ23と、3個のロー
ドトランジスタ24との計6個のトランジスタから成る
オンチップ3段ソースフォロアアンプが用いられてい
る。この出力アンプはまた、VDD端子2と、GND端子
6と、Vout 端子12と、FJ25と、リセットトラン
ジスタ26と、リセットドレイン端子27とを有してい
る。トランジスタは、初段ドライバトランジスタが線形
性を保つためサーフィス型であることを除いては、ノイ
ズ低減のために、全て埋め込み型トランジスタより成っ
ており、各トランジスタのゲート長、ゲート幅は、ゲイ
ン、帯域、消費電力等の設計項目を満たすように設計さ
れる。
【0004】
【発明が解決しようとする課題】現在、マルチメデイア
技術に対応するように、CCDを用いたカメラの多機能
化が進んできており、動画と静止画を同一のカメラで撮
像するという用途も要求されている。
技術に対応するように、CCDを用いたカメラの多機能
化が進んできており、動画と静止画を同一のカメラで撮
像するという用途も要求されている。
【0005】静止画撮像時は、動画撮像時よりも駆動周
波数が低くてよいため、動画撮像に対応した設計の従来
の半導体装置では、駆動周波数を下げて静止画を撮像す
る場合に、オンチップアンプ帯域および消費電力に無駄
が生じる。
波数が低くてよいため、動画撮像に対応した設計の従来
の半導体装置では、駆動周波数を下げて静止画を撮像す
る場合に、オンチップアンプ帯域および消費電力に無駄
が生じる。
【0006】本発明の課題は、その無駄を無くした半導
体装置を提供することである。
体装置を提供することである。
【0007】
【課題を解決するための手段】本発明によれば、ソース
フォロアアンプを複数段含む半導体装置において、複数
段のソースフォロアアンプ間の接続をなす配線パターン
を有し、前記配線パターンのうちの出力用の配線パター
ンについては、これをいずれの段のソースフォロアンプ
から取り出すかを選択可能であることを特徴とする半導
体装置が得られる。
フォロアアンプを複数段含む半導体装置において、複数
段のソースフォロアアンプ間の接続をなす配線パターン
を有し、前記配線パターンのうちの出力用の配線パター
ンについては、これをいずれの段のソースフォロアンプ
から取り出すかを選択可能であることを特徴とする半導
体装置が得られる。
【0008】本発明によればまた、選択候補のソースフ
ォロアンプのそれぞれに対応する複数の出力端子を予め
有することを特徴とする前記半導体装置が得られる。
ォロアンプのそれぞれに対応する複数の出力端子を予め
有することを特徴とする前記半導体装置が得られる。
【0009】本発明によればさらに、2つの選択候補の
ソースフォロアンプ間には、フィールド酸化膜が形成さ
れていることを特徴とする前記半導体装置が得られる。
ソースフォロアンプ間には、フィールド酸化膜が形成さ
れていることを特徴とする前記半導体装置が得られる。
【0010】本発明によればまた、選択しないソースフ
ォロアンプの電源端子を接地することを特徴とする前記
半導体装置が得られる。
ォロアンプの電源端子を接地することを特徴とする前記
半導体装置が得られる。
【0011】本発明によればさらに、複数のソースフォ
ロアアンプはそれぞれ、ドライバトランジスタとロード
トランジスタとを含み、少くとも最後段のソースフォロ
アアンプの前記ロードトランジスタには、そのゲート電
極に対してバイアス電圧を可変に印加するための配線が
施されていることを特徴とする前記半導体装置が得られ
る。
ロアアンプはそれぞれ、ドライバトランジスタとロード
トランジスタとを含み、少くとも最後段のソースフォロ
アアンプの前記ロードトランジスタには、そのゲート電
極に対してバイアス電圧を可変に印加するための配線が
施されていることを特徴とする前記半導体装置が得られ
る。
【0012】本発明によればまた、複数のソースフォロ
アアンプはそれぞれ、ドライバトランジスタとロードト
ランジスタとを含み、少くとも最後段のソースフォロア
アンプの前記ドライバトランジスタと前記ロードトラン
ジスタにはそれぞれ、両トランジスタの各ゲート電極の
近傍に絶縁膜を介して別ゲート電極がそれぞれ形成され
ており、前記別ゲート電極は、その下部のチャネル領域
がチャネル電化極性と逆極性であると共に、バイアス電
圧を印加するための配線が施されていることを特徴とす
る前記半導体装置が得られる。
アアンプはそれぞれ、ドライバトランジスタとロードト
ランジスタとを含み、少くとも最後段のソースフォロア
アンプの前記ドライバトランジスタと前記ロードトラン
ジスタにはそれぞれ、両トランジスタの各ゲート電極の
近傍に絶縁膜を介して別ゲート電極がそれぞれ形成され
ており、前記別ゲート電極は、その下部のチャネル領域
がチャネル電化極性と逆極性であると共に、バイアス電
圧を印加するための配線が施されていることを特徴とす
る前記半導体装置が得られる。
【0013】
【発明の実施の形態】以下、本発明の実施の形態による
半導体装置を説明する。
半導体装置を説明する。
【0014】図16に示したように、ソースフォロアア
ンプにおいて、ドライバトランジスタ23の移動度をμ
D 、ゲート幅をWD 、ゲート長をLD 、ゲート容量をC
oxD 、しきい値電圧をVtD 、入力電圧をVi、出力
電圧をVoとすると、ドライバトランジスタの相互コン
ダクタンスgmD は、 gmD =μD ・CoxD ・(WD /LD )・(Vi−Vo−VtD )…(1) で表される。
ンプにおいて、ドライバトランジスタ23の移動度をμ
D 、ゲート幅をWD 、ゲート長をLD 、ゲート容量をC
oxD 、しきい値電圧をVtD 、入力電圧をVi、出力
電圧をVoとすると、ドライバトランジスタの相互コン
ダクタンスgmD は、 gmD =μD ・CoxD ・(WD /LD )・(Vi−Vo−VtD )…(1) で表される。
【0015】増幅率が直流成分の増幅率と比較して3d
B低下する周波数として定義される帯域ftは、負荷容
量をCとして、 ft=2・π・gmD /C…(2) で表される。
B低下する周波数として定義される帯域ftは、負荷容
量をCとして、 ft=2・π・gmD /C…(2) で表される。
【0016】負荷容量Cは、次段ドライバトランジスタ
入力容量と配線容量から成っている。また、最終段は外
部回路と接続する事から、他段より負荷容量が大きくな
る。
入力容量と配線容量から成っている。また、最終段は外
部回路と接続する事から、他段より負荷容量が大きくな
る。
【0017】消費電流Iは、定電流源として機能してい
るロードトランジスタ24により決定され、ロードトラ
ンジスタ24の移動度をμL 、ゲート幅をWL 、ゲート
長をLL 、ゲート容量をCoxL 、しきい値電圧をVt
L 、ゲートソース間の電圧をVgsL (図14に示した
従来例では、VgsL は0Vに固定されている)とする
と、 I=(1/2)・μL −CoxL ・(WL /LL )・(VgsL −VtL )2 …(3) で表される。
るロードトランジスタ24により決定され、ロードトラ
ンジスタ24の移動度をμL 、ゲート幅をWL 、ゲート
長をLL 、ゲート容量をCoxL 、しきい値電圧をVt
L 、ゲートソース間の電圧をVgsL (図14に示した
従来例では、VgsL は0Vに固定されている)とする
と、 I=(1/2)・μL −CoxL ・(WL /LL )・(VgsL −VtL )2 …(3) で表される。
【0018】ゲインGは、ドライバトランジスタ23の
バックゲートの相互コンダクタンスをgmb 、ドライバ
トランジスタ23のコンダクタンスをgdsD 、ロード
トランジスタ24のコンダクタンスをgdsL とする
と、 G=gmD /(gmD +gmb +gdsD +gdsL )…(4) で表される。
バックゲートの相互コンダクタンスをgmb 、ドライバ
トランジスタ23のコンダクタンスをgdsD 、ロード
トランジスタ24のコンダクタンスをgdsL とする
と、 G=gmD /(gmD +gmb +gdsD +gdsL )…(4) で表される。
【0019】さらに、(4)式に(1)、(3)式を代
入する際に、分母のWD の係数をa、WL の係数をb、
分子のWD の係数をcとすると、 G=(c・WD )/(a・WD +b・WL )…(5) と書ける。
入する際に、分母のWD の係数をa、WL の係数をb、
分子のWD の係数をcとすると、 G=(c・WD )/(a・WD +b・WL )…(5) と書ける。
【0020】また、出力端子29からの出力電圧Voの
動作点は、ドライバトランジスタ23とロードトランジ
スタ24の抵抗比で決まる。
動作点は、ドライバトランジスタ23とロードトランジ
スタ24の抵抗比で決まる。
【0021】一般に、ソースフォロアアンプは、出力信
号の外部取り出し部に、出力インピーダンス低減のため
に、何段か重ねて用いられる。このような多段ソースフ
ォロアアンプにおいては、最前段から順次ドライバトラ
ンジスタ23のWD /LD を大きくすることにより
(1)式に示すgmD を大きくすることで、後段にいく
ほど負荷容量が大きくなるという事実に対し、(2)式
に示す帯域がほぼ一定になるようにする(帯域一定化手
段)。
号の外部取り出し部に、出力インピーダンス低減のため
に、何段か重ねて用いられる。このような多段ソースフ
ォロアアンプにおいては、最前段から順次ドライバトラ
ンジスタ23のWD /LD を大きくすることにより
(1)式に示すgmD を大きくすることで、後段にいく
ほど負荷容量が大きくなるという事実に対し、(2)式
に示す帯域がほぼ一定になるようにする(帯域一定化手
段)。
【0022】ただし、その場合には、ドライバトランジ
スタ23のWD /LD だけ大きくなると、動作点がずれ
るため、ロードトランジスタ24のWL /LL も増加さ
せるので、(3)式よりも消費電流が増加する。また、
消費電流は後段にいくほど大きくなっていく。したがっ
て、静止画を撮像する場合には、余分な電流は後段付近
で節約するのが効率的である。
スタ23のWD /LD だけ大きくなると、動作点がずれ
るため、ロードトランジスタ24のWL /LL も増加さ
せるので、(3)式よりも消費電流が増加する。また、
消費電流は後段にいくほど大きくなっていく。したがっ
て、静止画を撮像する場合には、余分な電流は後段付近
で節約するのが効率的である。
【0023】消費電流を低減する方法は、いくつか考え
られる。
られる。
【0024】第1に、マスクによる配線パターン変更に
より、全段を用いるアンプにするか、後段を除いたアン
プにするかを決定する方法である。これは、上述のごと
く、多段ソースフォロアアンプは後段になるほど消費電
流が増加する実情にあることに基づく。即ち、全段を用
いる場合には、高速駆動用の高帯域だが消費電力の大き
いアンプを実現することができる。後段を除いた場合に
は、低速駆動用に帯域を削減して消費電流を抑えたアン
プを実現することができる。
より、全段を用いるアンプにするか、後段を除いたアン
プにするかを決定する方法である。これは、上述のごと
く、多段ソースフォロアアンプは後段になるほど消費電
流が増加する実情にあることに基づく。即ち、全段を用
いる場合には、高速駆動用の高帯域だが消費電力の大き
いアンプを実現することができる。後段を除いた場合に
は、低速駆動用に帯域を削減して消費電流を抑えたアン
プを実現することができる。
【0025】第2に、後段のロードトランジスタのゲー
トバイアスを可変にすることにより、消費電流と帯域を
調節する方法である。消費電流は、(3)式にしたがっ
てゲートバイアスにより変更できることがわかる。帯域
は、電流が変化すると動作点Voが変化し、相互コンダ
クタンスが変化するため、(2)式より変更できること
がわかる。この場合には、ゲインと動作点も変化するた
め、両者の変化が許容範囲内で可変となるが、後に図8
〜図11で示すごとくこの変化は小さいため、かなり広
い範囲にわたって可変となる。また、線形性に関して
は、動作点が低すぎたり高すぎると、入出力特性の線形
領域が減少するが、多段アンプの動作点は一般に後段に
いくほど低くなるため、後段近くのロードトランジスタ
ゲートを可変とした場合に、動作点が高い方の線形性の
リミットを考慮する必要はない。低い方のリミットは、
前述のごとく動作点の変化が小さいため、かなり広い範
囲で可変にできる。
トバイアスを可変にすることにより、消費電流と帯域を
調節する方法である。消費電流は、(3)式にしたがっ
てゲートバイアスにより変更できることがわかる。帯域
は、電流が変化すると動作点Voが変化し、相互コンダ
クタンスが変化するため、(2)式より変更できること
がわかる。この場合には、ゲインと動作点も変化するた
め、両者の変化が許容範囲内で可変となるが、後に図8
〜図11で示すごとくこの変化は小さいため、かなり広
い範囲にわたって可変となる。また、線形性に関して
は、動作点が低すぎたり高すぎると、入出力特性の線形
領域が減少するが、多段アンプの動作点は一般に後段に
いくほど低くなるため、後段近くのロードトランジスタ
ゲートを可変とした場合に、動作点が高い方の線形性の
リミットを考慮する必要はない。低い方のリミットは、
前述のごとく動作点の変化が小さいため、かなり広い範
囲で可変にできる。
【0026】第3に、後段のソースフォロアアンプのト
ランジスタにおいて、従来のゲート電極とは別個に形成
され、下部はサーフィス型となっているゲート電極に、
バイアスしスイッチングする方法である。即ち、この方
法は、ゲート幅WD 、WL を調節し、消費電流、帯域を
調節する方法である。このとき、ゲート幅縮小の比率を
ドライバトランジスタとロードトランジスタとで等しく
することにより、ゲインと動作点を一定に保つことがで
きる。ゲインは、(5)式から明らかなように、一定で
あることがわかる。動作点もドライバトランジスタとロ
ードトランジスタとの抵抗比で決まることから、一定で
あることがわかる。線形性は変化するものの、問題にな
らないように設計可能である。
ランジスタにおいて、従来のゲート電極とは別個に形成
され、下部はサーフィス型となっているゲート電極に、
バイアスしスイッチングする方法である。即ち、この方
法は、ゲート幅WD 、WL を調節し、消費電流、帯域を
調節する方法である。このとき、ゲート幅縮小の比率を
ドライバトランジスタとロードトランジスタとで等しく
することにより、ゲインと動作点を一定に保つことがで
きる。ゲインは、(5)式から明らかなように、一定で
あることがわかる。動作点もドライバトランジスタとロ
ードトランジスタとの抵抗比で決まることから、一定で
あることがわかる。線形性は変化するものの、問題にな
らないように設計可能である。
【0027】以下、図面を参照して、本発明の実施の形
態による半導体装置を詳しく説明する。
態による半導体装置を詳しく説明する。
【0028】[実施の形態1]図1は、本発明の実施の
形態1による半導体装置を示す回路図である。尚、同図
において、従来例と同一あるいは同様の部分には、図1
5、16と同符号を付している。
形態1による半導体装置を示す回路図である。尚、同図
において、従来例と同一あるいは同様の部分には、図1
5、16と同符号を付している。
【0029】図1を参照して、本半導体装置では、3段
(n=3)のソースフォロアを形成する6個のトランジ
スタはNチャンネルになっており、上段はドライバトラ
ンジスタ231 〜23n 、下段はロードトランジスタ2
41 〜24n と呼ばれる。
(n=3)のソースフォロアを形成する6個のトランジ
スタはNチャンネルになっており、上段はドライバトラ
ンジスタ231 〜23n 、下段はロードトランジスタ2
41 〜24n と呼ばれる。
【0030】これらトランジスタは、最前段のドライバ
トランジスタ231 が線形性を保つためにサーフィス型
であることを除いては、ノイズ低減のために全て埋め込
み型トランジスタより成っている。ただし、サイズが大
きいために、ノイズが小さい3段目のドライバトランジ
スタ23n は、サーフィス型の場合もある。
トランジスタ231 が線形性を保つためにサーフィス型
であることを除いては、ノイズ低減のために全て埋め込
み型トランジスタより成っている。ただし、サイズが大
きいために、ノイズが小さい3段目のドライバトランジ
スタ23n は、サーフィス型の場合もある。
【0031】ロードトランジスタ241 〜24n のソー
スは、GND端子6に接続されている。1段目のドライ
バトランジスタ231 のドレインは、VDD端子2と接続
されている。ドライバトランジスタ231 のソースは、
ロードトランジスタ241 のドレインと接続され、かつ
次段のドライバトランジスタ23n-1 のゲートに接続さ
れている。2段目のドライバトランジスタ23n-1 のド
レインは、VDD端子2と接続されている。ドライバトラ
ンジスタ23n-1 のソースは、2段目のロードトランジ
スタ23n-1 のドレインと接続され、かつ低速駆動用時
は次段のドライバトランジスタ23n には接続されず、
信号を外部に取り出すために外部回路に接続される(図
中、符号5)。一方、高速駆動用時には、ソースが、次
段のドライバトランジスタ23n のゲートに接続される
(図中、符号5)。この切り替えは、マスクによる配線
パターンを変更することにより行われる。
スは、GND端子6に接続されている。1段目のドライ
バトランジスタ231 のドレインは、VDD端子2と接続
されている。ドライバトランジスタ231 のソースは、
ロードトランジスタ241 のドレインと接続され、かつ
次段のドライバトランジスタ23n-1 のゲートに接続さ
れている。2段目のドライバトランジスタ23n-1 のド
レインは、VDD端子2と接続されている。ドライバトラ
ンジスタ23n-1 のソースは、2段目のロードトランジ
スタ23n-1 のドレインと接続され、かつ低速駆動用時
は次段のドライバトランジスタ23n には接続されず、
信号を外部に取り出すために外部回路に接続される(図
中、符号5)。一方、高速駆動用時には、ソースが、次
段のドライバトランジスタ23n のゲートに接続される
(図中、符号5)。この切り替えは、マスクによる配線
パターンを変更することにより行われる。
【0032】最後段のドライバトランジスタ23n のソ
ースは、ロードトランジスタ24nのドレインに接続さ
れ、かつ高速駆動用時には信号を外部に取り出すために
Vout 端子3から外部回路に接続される。ドレインは、
VDD端子2に接続される。一方、低速駆動用時には、ド
ライバトランジスタ23n のソースはロードトランジス
タ23n のドレインと接続され。また、図示はしない
が、ドレインは、使用しない本段のソースフォロアアン
プの消費電流を抑えるために、GND端子6に接続され
る。この切り替えも、マスクによる配線パターン変更す
ることにより行われる。
ースは、ロードトランジスタ24nのドレインに接続さ
れ、かつ高速駆動用時には信号を外部に取り出すために
Vout 端子3から外部回路に接続される。ドレインは、
VDD端子2に接続される。一方、低速駆動用時には、ド
ライバトランジスタ23n のソースはロードトランジス
タ23n のドレインと接続され。また、図示はしない
が、ドレインは、使用しない本段のソースフォロアアン
プの消費電流を抑えるために、GND端子6に接続され
る。この切り替えも、マスクによる配線パターン変更す
ることにより行われる。
【0033】また、図示はしないが、3段目のソースフ
ォロアアンプは、フィールド酸化膜により、2段目のソ
ースフォロアアンプと分離されている。これは、低速駆
動用時に、2段目のソースフォロアアンプから外部回路
ヘ出力を取り出す際、出力配線が拡散層上を通ることを
避けるためである。最前段のドライバトランジスタ23
1 のゲートであるVin端子1には、信号が入力される。
ロードトランジスタ241 〜24n は、定電流源として
所望の電流が得られるように、ゲートにバイアスされて
いる。図中では、接地されている。
ォロアアンプは、フィールド酸化膜により、2段目のソ
ースフォロアアンプと分離されている。これは、低速駆
動用時に、2段目のソースフォロアアンプから外部回路
ヘ出力を取り出す際、出力配線が拡散層上を通ることを
避けるためである。最前段のドライバトランジスタ23
1 のゲートであるVin端子1には、信号が入力される。
ロードトランジスタ241 〜24n は、定電流源として
所望の電流が得られるように、ゲートにバイアスされて
いる。図中では、接地されている。
【0034】図2は、図1に示した本半導体装置におけ
る1段目のソースフォロアアンプの断面図である。図2
を参照して、各トランジスタは、シリコン基板上のPウ
ェル10上に形成されている。実際の固体撮像素子で
は、Pウェル10はN型シリコン基板に形成されるた
め、Pウェル10下層にはN型基板が存在する。しか
し、図2では、説明の都合上、図示を省略する。ドライ
バトランジスタ(図中、左側)は、Pウェル10内にチ
ャネルが形成されるサーフィス型となっている。他方、
図中右側のロードトランジスタをも含め、他のトランジ
スタは、Pウェル10上部にNウェル9が形成され、チ
ャネルもNウェル9内に形成される埋め込み型となって
いる。サーフイス型同士や、埋め込み型同士では、プロ
セスの簡略化のために、ゲート長とゲート幅が異なる以
外は同じ構造となつている。ゲート絶縁膜は、シリコン
酸化膜のみから成る構造か、あるいは、シリコン酸化膜
によって窒化シリコン膜を挟んだ構造(いわゆるONO
構造)である。ゲート電極7は、ポリシリコンより成
り、リン等のN型不純物を拡散することにより金属とみ
なせる程度に低抵抗化されている。ソース15、ドレイ
ン13等の拡散層は、リン等のN型不純物をドーブする
ことにより形成される。イオン注入は、Pウェル10の
領域ならびにNウエル9の領域共に、数百keV、1×
1012個/cm2 のオーダーで行われている。
る1段目のソースフォロアアンプの断面図である。図2
を参照して、各トランジスタは、シリコン基板上のPウ
ェル10上に形成されている。実際の固体撮像素子で
は、Pウェル10はN型シリコン基板に形成されるた
め、Pウェル10下層にはN型基板が存在する。しか
し、図2では、説明の都合上、図示を省略する。ドライ
バトランジスタ(図中、左側)は、Pウェル10内にチ
ャネルが形成されるサーフィス型となっている。他方、
図中右側のロードトランジスタをも含め、他のトランジ
スタは、Pウェル10上部にNウェル9が形成され、チ
ャネルもNウェル9内に形成される埋め込み型となって
いる。サーフイス型同士や、埋め込み型同士では、プロ
セスの簡略化のために、ゲート長とゲート幅が異なる以
外は同じ構造となつている。ゲート絶縁膜は、シリコン
酸化膜のみから成る構造か、あるいは、シリコン酸化膜
によって窒化シリコン膜を挟んだ構造(いわゆるONO
構造)である。ゲート電極7は、ポリシリコンより成
り、リン等のN型不純物を拡散することにより金属とみ
なせる程度に低抵抗化されている。ソース15、ドレイ
ン13等の拡散層は、リン等のN型不純物をドーブする
ことにより形成される。イオン注入は、Pウェル10の
領域ならびにNウエル9の領域共に、数百keV、1×
1012個/cm2 のオーダーで行われている。
【0035】図3(a)〜(d)は、本発明の実施の形
態1による半導体装置の製造工程を示す図である。ま
ず、図3(a)において、シリコン基板上にフィールド
酸化膜30を形成後、Pウェル10とNウェル9を形成
する。次に、図3(b)において、ゲート酸化膜8と、
リンドーブn型ボリシリコン膜31を形成する。次に、
図3(c)において、エッチングによりゲート電極7を
形成後、拡散層13、14、および15を形成する。次
に、図3(d)において、層間絶縁膜32を形成後、コ
ンタクトホールを形成し、アルミ配線層33により配線
を行う。以上説明した工程は、アルミ配線層33形成時
の配線パターンが異なる以外は、従来のアンプ製造工程
と同じである。
態1による半導体装置の製造工程を示す図である。ま
ず、図3(a)において、シリコン基板上にフィールド
酸化膜30を形成後、Pウェル10とNウェル9を形成
する。次に、図3(b)において、ゲート酸化膜8と、
リンドーブn型ボリシリコン膜31を形成する。次に、
図3(c)において、エッチングによりゲート電極7を
形成後、拡散層13、14、および15を形成する。次
に、図3(d)において、層間絶縁膜32を形成後、コ
ンタクトホールを形成し、アルミ配線層33により配線
を行う。以上説明した工程は、アルミ配線層33形成時
の配線パターンが異なる以外は、従来のアンプ製造工程
と同じである。
【0036】図4(a)および(b)は本発明の実施の
形態1による半導体装置の配線パターンを示す図であ
り、図4(c)は比較例として従来の半導体装置の配線
パターンを示す図である。
形態1による半導体装置の配線パターンを示す図であ
り、図4(c)は比較例として従来の半導体装置の配線
パターンを示す図である。
【0037】図4(a)において、本半導体装置におい
ては、選択候補のソースフォロアンプのそれぞれ、即
ち、2段目、3段目のソースフォロアアンプの各VDD端
子2は、別配線としている(本例では、1段目は、選択
候補ではない。)。また、2つの選択候補のソースフォ
ロアンプ間、即ち、2段目と3段目のソースフォロアア
ンプ間は、その間隔を大きく確保している。このことに
より、本半導体装置においては、ソースフォロアアンプ
を2段構成とした際に、図4(b)に示すごとく、2段
目ソースフォロアアンプからの出力を容易に取り出す
(Vout 端子12)ことが可能であり、また、電源に起
因するノイズの発生を防止できる。他方、図4(c)に
おいては、1〜3段目のVDD端子2は共通であるし、そ
れらの各間隔は同じである。尚、符号34はフィールド
酸化膜の境界線を示し、符号35はコンタクトホールを
示している。
ては、選択候補のソースフォロアンプのそれぞれ、即
ち、2段目、3段目のソースフォロアアンプの各VDD端
子2は、別配線としている(本例では、1段目は、選択
候補ではない。)。また、2つの選択候補のソースフォ
ロアンプ間、即ち、2段目と3段目のソースフォロアア
ンプ間は、その間隔を大きく確保している。このことに
より、本半導体装置においては、ソースフォロアアンプ
を2段構成とした際に、図4(b)に示すごとく、2段
目ソースフォロアアンプからの出力を容易に取り出す
(Vout 端子12)ことが可能であり、また、電源に起
因するノイズの発生を防止できる。他方、図4(c)に
おいては、1〜3段目のVDD端子2は共通であるし、そ
れらの各間隔は同じである。尚、符号34はフィールド
酸化膜の境界線を示し、符号35はコンタクトホールを
示している。
【0038】さて、図4(a)は、例えば動画撮像用の
CCDのアンプに用いる場合等、高速駆動用時の配線パ
ターンを形成し、3段のソースフォロアアンプを構成し
た状態である。一方、図4(b)は、例えば静止画撮像
用のCCDのアンプに用いる場合等、低速駆動用時の配
線パターンを形成し、2段のソースフォロアアンプを構
成した状態である。このように、2段のソースフォロア
アンプを構成した場合等、全段を用いない場合には、用
いない段のソースフォロアアンプ(本例では、3段目)
の本来VDD端子とする箇所をGND端子6とし、用いな
いソ一スフォロアアンプの消費電流を0アンペアにす
る。
CCDのアンプに用いる場合等、高速駆動用時の配線パ
ターンを形成し、3段のソースフォロアアンプを構成し
た状態である。一方、図4(b)は、例えば静止画撮像
用のCCDのアンプに用いる場合等、低速駆動用時の配
線パターンを形成し、2段のソースフォロアアンプを構
成した状態である。このように、2段のソースフォロア
アンプを構成した場合等、全段を用いない場合には、用
いない段のソースフォロアアンプ(本例では、3段目)
の本来VDD端子とする箇所をGND端子6とし、用いな
いソ一スフォロアアンプの消費電流を0アンペアにす
る。
【0039】[実施の形態2]図5は、本発明の実施の
形態2による半導体装置を示す回路図である。
形態2による半導体装置を示す回路図である。
【0040】実施の形態2による半導体装置も、実施の
形態1と同様に、3段(n=3)のソースフォロアを形
成する6個のトランジスタがNチャンネルになってお
り、上段はドライバトランジスタ231 〜23n 、下段
はロードトランジスタ241 〜24n である。符号1は
Vin端子を示し、符号2はVDD端子を示し、符号6はG
ND端子を示し、符号12はVout 端子を示す。
形態1と同様に、3段(n=3)のソースフォロアを形
成する6個のトランジスタがNチャンネルになってお
り、上段はドライバトランジスタ231 〜23n 、下段
はロードトランジスタ241 〜24n である。符号1は
Vin端子を示し、符号2はVDD端子を示し、符号6はG
ND端子を示し、符号12はVout 端子を示す。
【0041】3段目のソースフォロアアンプは、2段目
以前とフィールド酸化膜により分離されていない。ま
た、2段目のソースフォロアアンプの出力は、3段目の
ドライバトランジスタ23n のゲートに配線接続されて
いる。また、2段目と3段目のロードトランジスタ24
n-1 、24n のゲートは、AG端子11に接続され、バ
イアス可変となっている。これにより、消費電力と帯域
を連続的に変更できるようになっている。
以前とフィールド酸化膜により分離されていない。ま
た、2段目のソースフォロアアンプの出力は、3段目の
ドライバトランジスタ23n のゲートに配線接続されて
いる。また、2段目と3段目のロードトランジスタ24
n-1 、24n のゲートは、AG端子11に接続され、バ
イアス可変となっている。これにより、消費電力と帯域
を連続的に変更できるようになっている。
【0042】ここで、3段ソースフォロアアンプでもっ
て帯域を低下させた場合には、同じ帯域のアンプを2段
で構成するよりも消費電流を小さくすることができる。
これは、3段にすると、最後段ではない2段目の負荷容
量が小さくなる(最後段の負荷容量は外部容量となるの
で大きい)ために2段目の消費電流を小さくできること
による。さらに、3段目のドライバトランジスタの相互
コンダクタンスが、前述した帯域一定化手段における記
載内容から明らかなように、2段目のドライバトランジ
スタよりも大きいこと、即ち、前述の(2)式で決まる
帯域が2段で構成した場合よりも大きくなることによ
り、その余裕分消費電流を小さくできるためである。
て帯域を低下させた場合には、同じ帯域のアンプを2段
で構成するよりも消費電流を小さくすることができる。
これは、3段にすると、最後段ではない2段目の負荷容
量が小さくなる(最後段の負荷容量は外部容量となるの
で大きい)ために2段目の消費電流を小さくできること
による。さらに、3段目のドライバトランジスタの相互
コンダクタンスが、前述した帯域一定化手段における記
載内容から明らかなように、2段目のドライバトランジ
スタよりも大きいこと、即ち、前述の(2)式で決まる
帯域が2段で構成した場合よりも大きくなることによ
り、その余裕分消費電流を小さくできるためである。
【0043】実施の形態2による半導体装置は、ソース
フォロアアンプを1段のみ含む半導体装置でも実現可能
である。
フォロアアンプを1段のみ含む半導体装置でも実現可能
である。
【0044】[実施の形態3]実施の形態3による半導
体装置も、図示はしないが、実施の形態1と同様に、3
段のソースフォロアを形成する6個のトランジスタがN
チャンネルになっており、上段が3個のドライバトラン
ジスタ、下段が3個のロードトランジスタである。図6
(a)は本発明の実施の形態3による半導体装置の要部
として、3段目のソースフォロアアンプを示す上面図で
あり、図6(b)は比較例として従来の半導体装置の3
段目のソースフォロアアンプを示す上面図である。図6
(a)および(b)において、符号13はドレインの拡
散層を示し、符号14は出力部の拡散層を示し、符号1
5はソースの拡散層を示し、符号16はドライバトラン
ジスタのゲート電極を示し、符号17はロードトランジ
スタのゲート電極を示す。
体装置も、図示はしないが、実施の形態1と同様に、3
段のソースフォロアを形成する6個のトランジスタがN
チャンネルになっており、上段が3個のドライバトラン
ジスタ、下段が3個のロードトランジスタである。図6
(a)は本発明の実施の形態3による半導体装置の要部
として、3段目のソースフォロアアンプを示す上面図で
あり、図6(b)は比較例として従来の半導体装置の3
段目のソースフォロアアンプを示す上面図である。図6
(a)および(b)において、符号13はドレインの拡
散層を示し、符号14は出力部の拡散層を示し、符号1
5はソースの拡散層を示し、符号16はドライバトラン
ジスタのゲート電極を示し、符号17はロードトランジ
スタのゲート電極を示す。
【0045】図6(a)において、実施の形態3による
半導体装置は、3段目のソースフォロアアンプのドライ
バトランジスタおよびロードトランジスタのゲート電極
16、17の近傍にそれぞれ、それらの下部がサーフィ
ス型の別ゲート電極18を設けている。そして、バイア
スを印加してオンした場合には、ゲート電極16および
17ならびに別ゲート電極18全て分のトランジスタに
なり、高周波駆動に対応できる。一方、オフにした場合
には、別ゲート電極18以外の部分でトランジスタが形
成され、低周波駆動に対応できる。ドライバトランジス
タの別ゲート電極18の幅の比とロードトランジスタの
別ゲート電極18の幅の比とを同じにしておけば、動作
点およびゲインを変えることなく、帯域と消費電力を2
段階に変更することができる。
半導体装置は、3段目のソースフォロアアンプのドライ
バトランジスタおよびロードトランジスタのゲート電極
16、17の近傍にそれぞれ、それらの下部がサーフィ
ス型の別ゲート電極18を設けている。そして、バイア
スを印加してオンした場合には、ゲート電極16および
17ならびに別ゲート電極18全て分のトランジスタに
なり、高周波駆動に対応できる。一方、オフにした場合
には、別ゲート電極18以外の部分でトランジスタが形
成され、低周波駆動に対応できる。ドライバトランジス
タの別ゲート電極18の幅の比とロードトランジスタの
別ゲート電極18の幅の比とを同じにしておけば、動作
点およびゲインを変えることなく、帯域と消費電力を2
段階に変更することができる。
【0046】実施の形態3による構成は、最後段のソー
スフォロアアンプのみに限らず、最後段をも含む後方の
複数段に適用してもよい。また、実施の形態3による半
導体装置も、ソースフォロアアンプを1段のみ含む半導
体装置でも実現可能である。
スフォロアアンプのみに限らず、最後段をも含む後方の
複数段に適用してもよい。また、実施の形態3による半
導体装置も、ソースフォロアアンプを1段のみ含む半導
体装置でも実現可能である。
【0047】以上説明した実施の形態では、主に、CC
Dに適用するオンチプアンプについて述べているが、本
発明はこれに限定されるものではなく、多段のソースフ
ォロアアンプ全般に応用できる。また、本発明は、Nチ
ャンネルの場合について述べているが、Pチャンネルの
場合にも簡単な変更で応用できる。
Dに適用するオンチプアンプについて述べているが、本
発明はこれに限定されるものではなく、多段のソースフ
ォロアアンプ全般に応用できる。また、本発明は、Nチ
ャンネルの場合について述べているが、Pチャンネルの
場合にも簡単な変更で応用できる。
【0048】
[実施例1]実施例1では、実施の形態1による半導体
装置の特性を検証する。各トランジスタのゲート幅(μ
m)/ゲート長(μm)は、ドライバトランジスタが1
段目から8/4、80/4、および800/4.5、ロ
ードトランジスタが1段目から10/26、110/1
0、および150/10である。
装置の特性を検証する。各トランジスタのゲート幅(μ
m)/ゲート長(μm)は、ドライバトランジスタが1
段目から8/4、80/4、および800/4.5、ロ
ードトランジスタが1段目から10/26、110/1
0、および150/10である。
【0049】3段目出力時の入出力特性と消費電流を、
図7に示す。入力14Vのとき、消費電流は3段の合計
で10mAとなっている。また、ゲインは0.63、帯
域は3dBダウンの周波数で145MHzである。これ
に対し、2段目出力時、消費電流は図7より5mAとな
ってる。ゲインは0.71、3dBダウン周波数は42
MHzとなる。VDDは15Vである。
図7に示す。入力14Vのとき、消費電流は3段の合計
で10mAとなっている。また、ゲインは0.63、帯
域は3dBダウンの周波数で145MHzである。これ
に対し、2段目出力時、消費電流は図7より5mAとな
ってる。ゲインは0.71、3dBダウン周波数は42
MHzとなる。VDDは15Vである。
【0050】[実施例2]実施例2では、実施の形態2
による半導体装置の特性を検証する。各トランジスタの
ゲート幅/ゲート長は、実施の形態1と同じにした。
による半導体装置の特性を検証する。各トランジスタの
ゲート幅/ゲート長は、実施の形態1と同じにした。
【0051】2段目と3段目のロードトランジスタのゲ
ートバイアスAGを−5〜0Vまで振った場合の出力
を、図8に、2段目消費電流を図9に、3段目消費電流
を図10に、3dBダウン周波数を図11に示す。
ートバイアスAGを−5〜0Vまで振った場合の出力
を、図8に、2段目消費電流を図9に、3段目消費電流
を図10に、3dBダウン周波数を図11に示す。
【0052】3dBダウン周波数は、図11を参照する
と、−5Vのときに43MHzであり、0Vのときに1
45MHzである。そのとき消費電流はそれぞれ、1m
A、10mAとなっている。ゲインや動作点の変動は、
許容範囲である。また、前述した実施の形態1による2
段のソースフォロアアンプの特性と比較すると、同帯域
で消費電流が5mAから1mAに低減していることがわ
かる。
と、−5Vのときに43MHzであり、0Vのときに1
45MHzである。そのとき消費電流はそれぞれ、1m
A、10mAとなっている。ゲインや動作点の変動は、
許容範囲である。また、前述した実施の形態1による2
段のソースフォロアアンプの特性と比較すると、同帯域
で消費電流が5mAから1mAに低減していることがわ
かる。
【0053】[実施例3]実施例3では、実施の形態3
による半導体装置の特性を検証する。各トランジスタの
ゲート幅/ゲート長は、実施の形態1と同じにした。ま
た、別ゲート電極によってオフされるゲート幅は、元の
ゲート幅の3/4である。即ち、3段目のドライバトラ
ンジスタのゲート幅は、実質的に、200μm、ロード
トランジスタのゲート幅は、47.5μmである。この
場合の別ゲート電極オフ時の出力電圧と消費電流の特性
を図12に示し、帯域特性を図13に示す。ゲイン、動
作点は変わらず、帯域が33MHzに消費電流が5mA
に減少している。
による半導体装置の特性を検証する。各トランジスタの
ゲート幅/ゲート長は、実施の形態1と同じにした。ま
た、別ゲート電極によってオフされるゲート幅は、元の
ゲート幅の3/4である。即ち、3段目のドライバトラ
ンジスタのゲート幅は、実質的に、200μm、ロード
トランジスタのゲート幅は、47.5μmである。この
場合の別ゲート電極オフ時の出力電圧と消費電流の特性
を図12に示し、帯域特性を図13に示す。ゲイン、動
作点は変わらず、帯域が33MHzに消費電流が5mA
に減少している。
【0054】
【発明の効果】本発明による半導体装置は、ソースフォ
ロアアンプを複数段含む半導体装置において、複数段の
ソースフォロアアンプ間の接続をなす配線パターンを有
し、配線パターンのうちの出力用の配線パターンについ
ては、これをいずれの段のソースフォロアンプから取り
出すかを選択可能である構造であるため、CCDの駆動
周波数に応じて、消費電流と帯域を変更できる。特に、
低速駆動時に無駄になる帯域、消費電力を低減できる。
また、帯域が小さくなるので、ノイズを低減することも
できる。
ロアアンプを複数段含む半導体装置において、複数段の
ソースフォロアアンプ間の接続をなす配線パターンを有
し、配線パターンのうちの出力用の配線パターンについ
ては、これをいずれの段のソースフォロアンプから取り
出すかを選択可能である構造であるため、CCDの駆動
周波数に応じて、消費電流と帯域を変更できる。特に、
低速駆動時に無駄になる帯域、消費電力を低減できる。
また、帯域が小さくなるので、ノイズを低減することも
できる。
【図1】本発明の実施の形態1による半導体装置の構成
を示す回路図である。
を示す回路図である。
【図2】本発明の実施の形態1による半導体装置の要部
を示す断面図である。
を示す断面図である。
【図3】(a)〜(d)は、本発明の実施の形態1によ
る半導体装置の製造工程を示す図である。
る半導体装置の製造工程を示す図である。
【図4】(a)および(b)は本発明の実施の形態1に
よる半導体装置の要部を示す上面図であり、(c)は比
較例による半導体装置の要部を示す上面図である。
よる半導体装置の要部を示す上面図であり、(c)は比
較例による半導体装置の要部を示す上面図である。
【図5】本発明の実施の形態2による半導体装置の構成
を示す回路図である。
を示す回路図である。
【図6】(a)は本発明の実施の形態3による半導体装
置の要部を示す上面図であり、(b)は比較例による半
導体装置の要部を示す上面図である。
置の要部を示す上面図であり、(b)は比較例による半
導体装置の要部を示す上面図である。
【図7】本発明の実施の形態1による半導体装置の特性
を示す図である。
を示す図である。
【図8】本発明の実施の形態2による半導体装置の特性
を示す図である。
を示す図である。
【図9】本発明の実施の形態2による半導体装置の特性
を示す図である。
を示す図である。
【図10】本発明の実施の形態2による半導体装置の特
性を示す図である。
性を示す図である。
【図11】本発明の実施の形態2による半導体装置の特
性を示す図である。
性を示す図である。
【図12】本発明の実施の形態3による半導体装置の特
性を示す図である。
性を示す図である。
【図13】本発明の実施の形態3による半導体装置の特
性を示す図である。
性を示す図である。
【図14】ハイビジョン用固体撮像素子(CCD)の基
本的な構成を示す図である。
本的な構成を示す図である。
【図15】従来例による半導体装置の構成を示す図であ
る。
る。
【図16】ソースフォロアアンプの構成を示す図であ
る。
る。
7 ゲート電極 8 ゲート酸化膜 9 Nウェル 10 Pウェル 13、14、15 拡散層 18 別ゲート電極 231 〜23n ドライバトランジスタ 241 〜24n ロードトランジスタ 30 フィールド酸化膜 32 層間絶縁膜 33 アルミ配線層 34 コンタクトホール
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 FI H01L 29/762 H01L 29/76 301C H03F 3/50 H04N 5/335 (58)調査した分野(Int.Cl.6,DB名) H01L 21/82 H01L 21/339 H01L 21/822 H01L 27/04 H01L 27/148 H01L 29/762
Claims (6)
- 【請求項1】 ソースフォロアアンプを複数段含む半導
体装置において、複数段のソースフォロアアンプ間の接
続をなす配線パターンを有し、前記配線パターンのうち
の出力用の配線パターンについては、これをいずれの段
のソースフォロアンプから取り出すかを選択可能である
ことを特徴とする半導体装置。 - 【請求項2】 選択候補のソースフォロアンプのそれぞ
れに対応する複数の出力端子を予め有することを特徴と
する請求項1に記載の半導体装置。 - 【請求項3】 2つの選択候補のソースフォロアンプ間
には、フィールド酸化膜が形成されていることを特徴と
する請求項1または2に記載の半導体装置。 - 【請求項4】 選択しないソースフォロアンプの電源端
子を接地することを特徴とする請求項1乃至3のいずれ
かに記載の半導体装置。 - 【請求項5】 複数のソースフォロアアンプはそれぞ
れ、ドライバトランジスタとロードトランジスタとを含
み、少くとも最後段のソースフォロアアンプの前記ロー
ドトランジスタには、そのゲート電極に対してバイアス
電圧を可変に印加するための配線が施されていることを
特徴とする請求項1乃至4のいずれかに記載の半導体装
置。 - 【請求項6】 複数のソースフォロアアンプはそれぞ
れ、ドライバトランジスタとロードトランジスタとを含
み、少くとも最後段のソースフォロアアンプの前記ドラ
イバトランジスタと前記ロードトランジスタにはそれぞ
れ、両トランジスタの各ゲート電極の近傍に絶縁膜を介
して別ゲート電極がそれぞれ形成されており、前記別ゲ
ート電極は、その下部のチャネル領域がチャネル電化極
性と逆極性であると共に、バイアス電圧を印加するため
の配線が施されていることを特徴とする請求項1乃至4
のいずれかに記載の半導体装置。
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