JP2795190B2 - Digital delay circuit block, scanning circuit, and method of driving the scanning circuit - Google Patents
Digital delay circuit block, scanning circuit, and method of driving the scanning circuitInfo
- Publication number
- JP2795190B2 JP2795190B2 JP6220594A JP22059494A JP2795190B2 JP 2795190 B2 JP2795190 B2 JP 2795190B2 JP 6220594 A JP6220594 A JP 6220594A JP 22059494 A JP22059494 A JP 22059494A JP 2795190 B2 JP2795190 B2 JP 2795190B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit block
- digital delay
- period
- scanning circuit
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Transforming Light Signals Into Electric Signals (AREA)
- Transforming Electric Information Into Light Information (AREA)
- Pulse Circuits (AREA)
- Shift Register Type Memory (AREA)
Description
【０００１】[0001]
【産業上の利用分野】本発明は走査回路、特に、非晶質
シリコン薄膜トランジスタやポリシリコン薄膜トランジ
スタなどで構成される走査回路およびその駆動方法に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a scanning circuit, and more particularly to a scanning circuit including an amorphous silicon thin film transistor and a polysilicon thin film transistor and a driving method thereof.
【０００２】[0002]
【従来の技術】一般に走査回路は、一定期間にある節点
を一度選択する機能をもった回路で、多くの場合ディジ
タル遅延回路を直列接続して構成されている。液晶ディ
スプレイやイメージセンサなどの駆動にも広く用いられ
ている回路である。ＣＣＤイメージセンサなどの単結晶
半導体ＬＳＩの場合には、走査回路を一本化することは
容易であり、数多くの製品が発売されている。しかし、
直視型液晶ディスプレイや密着型イメージセンサなどは
大型のものが要求されており、ガラスなどの大型基板が
用いられている。そのため、単結晶半導体トランジスタ
などの高性能デバイスが形成しにくい。現在のところ、
直視型液晶ディスプレイや密着型イメージセンサなどに
は、非晶質シリコン薄膜トランジスタやポリシリコン薄
膜トランジスタなどの、単結晶半導体トランジスタに比
較すると低信頼性・低性能のデバイスしか実用化されて
いない。そのため、直視型液晶ディスプレイや密着型イ
メージセンサなどの走査回路として、ＬＳＩをＴＡＢ
（テープ・オートメイティド・ボンディング）などの技
術により実装する方法などが多用されている。しかし、
これらの技術による走査回路の実装には、製造コストの
上昇・信頼性の低下という短所がある。そこで、非晶質
シリコン薄膜トランジスタやポリシリコン薄膜トランジ
スタなどの、比較的低信頼性・低性能のデバイスを用い
て、高信頼性・高性能の走査回路を製造することが試み
られている。平成３年特許願第１８０７５４号（特開平
５−３０２７８）「画像読み取り装置、ラインイメージ
センサ及びシフトレジスタ」に示されたような、非晶質
シリコン薄膜トランジスタの閾値電圧の変化を回復させ
ることができる構成のシフトレジスタなどが用いられて
きた。2. Description of the Related Art Generally, a scanning circuit is a circuit having a function of once selecting a certain node during a predetermined period, and is often constituted by connecting digital delay circuits in series. This circuit is widely used for driving liquid crystal displays and image sensors. In the case of a single crystal semiconductor LSI such as a CCD image sensor, it is easy to unify the scanning circuit, and many products have been released. But,
Large-sized liquid crystal displays and close-contact image sensors are required, and large substrates such as glass are used. Therefore, it is difficult to form a high-performance device such as a single crystal semiconductor transistor. at present,
Only devices with low reliability and low performance compared to single crystal semiconductor transistors, such as amorphous silicon thin film transistors and polysilicon thin film transistors, have been put to practical use in direct-view liquid crystal displays and contact image sensors. Therefore, as a scanning circuit for a direct-view type liquid crystal display, a contact image sensor, or the like, LSI is used in TAB.
(Tape Automated Bonding) and other techniques are often used. But,
The mounting of the scanning circuit by these techniques has disadvantages of increasing the manufacturing cost and lowering the reliability. Therefore, it has been attempted to manufacture a highly reliable and high performance scanning circuit by using devices having relatively low reliability and low performance such as amorphous silicon thin film transistors and polysilicon thin film transistors. A change in the threshold voltage of an amorphous silicon thin film transistor as disclosed in Japanese Patent Application No. 180754 (Japanese Unexamined Patent Application Publication No. Hei 5-30278), “Image Reading Device, Line Image Sensor and Shift Register” can be recovered. A shift register having a configuration has been used.
【０００３】一方、非晶質シリコン薄膜トランジスタや
ポリシリコン薄膜トランジスタなどを用いるとは特に記
載されていないが、リセット機能を有する走査回路とし
て、昭和６２年特許願第２７９３８９号（特開平１−１
２２２７１）「走査回路」が知られている。また、４相
のクロック信号を用いるシフトレジスタとして、昭和５
８年特許願第１７９８５１号（特開昭６０−７０５９
９）「シフトレジスタ回路」が知られている。On the other hand, although it is not specifically described that an amorphous silicon thin film transistor or a polysilicon thin film transistor is used, a scanning circuit having a reset function is disclosed in Japanese Patent Application No. 279389 (1987) (Japanese Unexamined Patent Publication No.
22271) "Scan circuits" are known. As a shift register using a four-phase clock signal,
8th Patent Application No. 179,851 (JP-A-60-7059)
9) "Shift register circuit" is known.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、前記平
成３年特許願第１８０７５４号「画像読み取り装置、ラ
インイメージセンサ及びシフトレジスタ」による発明
で、非晶質シリコン薄膜トランジスタの閾値電圧の変化
を回復させるためには、グランド線を電源線と同電位に
しなければならないため、シフトレジスタの動作中は回
復動作をさせることができない。さらに、ドライブトラ
ンジスタのゲート端子をバイアスするために高抵抗値の
抵抗素子を多量に用いなくてはならず、大面積を要すと
いうような課題がある。また、前記昭和６２年特許願第
２７９３８９号「走査回路」による発明で、リセット機
能を有する走査回路を製造しようとすると、ノーマリオ
ン型のＰＭＯＳトランジスタを必要とする課題がある。
さらに、前記昭和５８年特許願第１７９８５１号「シフ
トレジスタ回路」による発明では、４相のクロック信号
を用いて高速のシフトレジスタが製造できることが述べ
られているが、構成要素であるトランジスタ素子の閾値
電圧の変化を回復させることができないという課題が残
る。SUMMARY OF THE INVENTION However, in the invention based on the aforementioned Japanese Patent Application No. 180754, entitled "Image Reading Device, Line Image Sensor and Shift Register", it is intended to recover the change of the threshold voltage of the amorphous silicon thin film transistor. In this case, since the ground line must be at the same potential as the power supply line, the recovery operation cannot be performed during the operation of the shift register. Further, there is a problem that a large amount of high-resistance resistance element must be used to bias the gate terminal of the drive transistor, which requires a large area. Further, when manufacturing a scanning circuit having a reset function by the invention according to the above-mentioned Japanese Patent Application No. 279389 "scanning circuit", there is a problem that a normally-on type PMOS transistor is required.
Further, the invention of the above-mentioned Patent Application No. 179,851 entitled "Shift Register Circuit" discloses that a high-speed shift register can be manufactured by using a four-phase clock signal. The problem remains that the change in voltage cannot be recovered.
【０００５】[0005]
【課題を解決するための手段】上記課題を解決するた
め、本発明では、クロック信号印加端子と電源電圧印加
端子を接地すると浮遊状態となるすべての節点を、第１
の制御信号によって接地する第１の手段、および、該節
点の一部を第２の制御信号によって電源電圧に設定する
第２の手段を設けたことを特徴とするディジタル遅延回
路ブロックを直列接続した走査回路を用いる。In order to solve the above problems, according to the present invention, all nodes which become floating when the clock signal application terminal and the power supply voltage application terminal are grounded are connected to the first node.
A digital delay circuit block, comprising: a first means for grounding by a control signal, and a second means for setting a part of the node to a power supply voltage by a second control signal. A scanning circuit is used.
【０００６】この走査回路を、データ取り込み期間・デ
ータ転送期間・放電期間・状態設定期間を順に繰り返す
４相のクロック信号で駆動すると共に、走査回路中の直
列接続されたディジタル遅延回路ブロックを、順に１相
ずつずらされた４相のクロック信号で駆動し、さらに、
データ取り込み期間において、前段の回路ブロックから
走査信号を取り込み、データ転送期間において、後段の
回路ブロックへ走査信号を転送し、放電期間において、
クロック信号印加端子と電源電圧印加端子を接地すると
浮遊状態となる節点を接地すると共に、ディジタル遅延
回路ブロックの制御信号印加端子と電源電圧印加端子を
接地し、状態設定期間において、クロック信号印加端子
と電源電圧印加端子を接地すると浮遊状態となる節点の
一部を電源電圧に設定することにより、ディジタル遅延
回路ブロックの内部状態を設定することを特徴とする走
査回路の駆動方法を用いる。The scanning circuit is driven by a four-phase clock signal which repeats a data acquisition period, a data transfer period, a discharge period, and a state setting period in order, and a digital delay circuit block connected in series in the scanning circuit is sequentially operated. Driven by four-phase clock signals shifted one by one,
In a data capture period, a scan signal is captured from a preceding circuit block, and in a data transfer period, a scan signal is transferred to a subsequent circuit block.
When the clock signal application terminal and the power supply voltage application terminal are grounded, the node that becomes a floating state is grounded.At the same time, the control signal application terminal and the power supply voltage application terminal of the digital delay circuit block are grounded. A driving method of a scanning circuit is used in which the internal state of a digital delay circuit block is set by setting a part of a node which becomes a floating state when a power supply voltage application terminal is grounded to a power supply voltage.
【０００７】[0007]
【作用】図１は、本発明の走査回路例の始めの部分を示
しており、本発明の作用を説明する図である。ＮＭＯＳ
トランジスタを用いたディジタル遅延回路ブロックＡと
ディジタル遅延回路ブロックＢを、繰り返し接続したも
のである。図２は、図１の走査回路を動作させるための
駆動信号例を示している。図１の走査回路の動作を比較
・説明するために、基本的な走査回路例を図３に、その
駆動信号例を図４にそれぞれ示す。FIG. 1 shows the beginning of an example of a scanning circuit according to the present invention, and is a diagram for explaining the operation of the present invention. NMOS
A digital delay circuit block A using transistors and a digital delay circuit block B are repeatedly connected. FIG. 2 shows an example of a drive signal for operating the scanning circuit of FIG. In order to compare and explain the operation of the scanning circuit of FIG. 1, a basic scanning circuit example is shown in FIG. 3, and a driving signal example thereof is shown in FIG.
【０００８】まず、従来の走査回路例である図３の走査
回路の動作を説明する。図３の走査回路も、ＮＭＯＳト
ランジスタを用いたディジタル遅延回路ブロックＡとデ
ィジタル遅延回路ブロックＢを、繰り返し接続したもの
である。図３のディジタル遅延回路ブロックＡとディジ
タル遅延回路ブロックＢは、トランスファーゲート（Ｑ
１、Ｑ７）とインバータ回路（Ｑ３とＱ４、Ｑ１０とＱ
１１）から構成されるダイナミック型のシフトレジスタ
で、走査回路としても広く用いられている。電源電圧印
加端子Ｖｄｄには、例えば１２Ｖの一定の電圧を印加
し、Ｑ１のトランスファーゲートトランジスタのゲート
には図４に示すようなクロック信号φを、Ｑ７のトラン
スファーゲートトランジスタのゲートには反転クロック
信号［φ］を印加する。なお、ここで［φ］はφの逆位
相信号を表す（図では、逆位相信号はオーバーラインを
付して示してある）。入力データ信号として、図４に示
すようなＤｉｎの信号を印加すれば、走査回路として動
作する。First, the operation of the scanning circuit shown in FIG. 3, which is an example of a conventional scanning circuit, will be described. The scanning circuit of FIG. 3 also has a digital delay circuit block A using NMOS transistors and a digital delay circuit block B repeatedly connected. The digital delay circuit block A and the digital delay circuit block B in FIG.
1, Q7) and an inverter circuit (Q3 and Q4, Q10 and Q
This is a dynamic shift register composed of 11) and is widely used as a scanning circuit. A constant voltage of, for example, 12 V is applied to the power supply voltage application terminal Vdd, a clock signal φ as shown in FIG. 4 is applied to the gate of the transfer gate transistor of Q1, and an inverted clock signal is applied to the gate of the transfer gate transistor of Q7. [Φ] is applied. Here, [φ] represents an anti-phase signal of φ (in the figure, the anti-phase signal is shown with an overline). When a Din signal as shown in FIG. 4 is applied as an input data signal, the circuit operates as a scanning circuit.
【０００９】図３のような従来の走査回路を、非晶質シ
リコン薄膜トランジスタやポリシリコン薄膜トランジス
タなどの、比較的低信頼性・低性能のデバイスを用いて
構成すると、閾値電圧の変化等のトランジスタ特性の劣
化により、走査回路の故障などが発生する。この閾値電
圧の変化等は、構成されたトランジスタの端子に、長時
間連続して直流電圧が印加されることに起因する。図３
の走査回路の場合では、Ｑ１、Ｑ７のトランジスタのゲ
ートには転送クロック信号φ、［φ］が印加され、Ｑ
３、Ｑ１０のトランジスタのドレインとゲートには直流
電圧が印加される。When the conventional scanning circuit as shown in FIG. 3 is constructed using relatively low-reliability and low-performance devices such as an amorphous silicon thin film transistor and a polysilicon thin film transistor, transistor characteristics such as a change in threshold voltage can be obtained. Deterioration causes a failure of the scanning circuit. This change in the threshold voltage or the like is due to the fact that the DC voltage is continuously applied to the terminals of the configured transistors for a long time. FIG.
, The transfer clock signals φ and [φ] are applied to the gates of the transistors Q1 and Q7.
3. A DC voltage is applied to the drain and gate of the transistor Q10.
【００１０】走査周期をＴ秒、クロック信号の周期をｔ
秒とすると、Ｑ４のトランジスタのゲートである節点Ａ
にはデューティｔ／Ｔの信号が、Ｑ１１のトランジスタ
のゲートである節点Ｃにはデューティ（Ｔ−ｔ）／Ｔの
信号がそれぞれ印加される。多くの場合、ｔ／Ｔは数百
分の１から数千分の１程度の小さな値である。すなわ
ち、ディジタル遅延回路ブロックＡのＱ３および、ディ
ジタル遅延回路ブロックＢのＱ１０、Ｑ１１のトランジ
スタのドレインやゲートには、直流もしくはデューティ
の高い信号が印加されることになる。そのため、閾値電
圧の変化等の特性劣化は、これらのトランジスタで著し
い。これを防ぐためには、クロック信号周期と同程度の
周期で、全てのトランジスタの端子を接地すればよい。The scanning period is T seconds, and the period of the clock signal is t.
In seconds, the node A which is the gate of the transistor of Q4
, A signal of duty (T−t) / T is applied to a node C, which is the gate of the transistor of Q11. In many cases, t / T is a small value on the order of hundreds to several thousandths. That is, a DC or high duty signal is applied to the drain and gate of the transistor of Q3 of the digital delay circuit block A and the transistors Q10 and Q11 of the digital delay circuit block B. Therefore, characteristic deterioration such as a change in threshold voltage is remarkable in these transistors. In order to prevent this, the terminals of all the transistors may be grounded at a period substantially equal to the period of the clock signal.
【００１１】一般のシフトレジスタ回路ではランダムな
入力信号が印加されるので、ある回路のブロックすべて
のトランジスタの端子を接地すると、シフトレジスタと
して動作しない期間が生じてしまう。一方、走査回路の
場合には入力信号は既知であるので、ある回路ブロック
すべてのトランジスタの端子を接地し、トランジスタ特
性の劣化を防止する期間を設けることが可能である。こ
の期間を以後、放電期間と呼ぶ。しかし一般に、ある放
電期間にある回路ブロックすべてのトランジスタの端子
を接地した後、その回路ブロックに走査回路動作を再度
させようと電源電圧を単に再印加すると、その回路ブロ
ックの内部状態が不定となる。そのため、その回路ブロ
ックに走査回路動作を再度正常に行わせるためには、内
部状態を設定すればよい。本発明は、これらの作用を基
に行われたものである。In a general shift register circuit, since a random input signal is applied, if the terminals of all the transistors in a block of a certain circuit are grounded, a period during which the shift register does not operate may occur. On the other hand, in the case of the scanning circuit, since the input signal is known, it is possible to ground the terminals of all the transistors of a certain circuit block and provide a period for preventing the deterioration of the transistor characteristics. This period is hereinafter referred to as a discharge period. However, in general, when the terminals of all the transistors of a circuit block in a certain discharge period are grounded and the power supply voltage is simply re-applied to make the circuit block operate again, the internal state of the circuit block becomes unstable. . Therefore, in order to cause the circuit block to perform the scanning circuit operation normally again, the internal state may be set. The present invention has been made based on these actions.
【００１２】本発明による図１の走査回路は、図３に示
されたシフトレジスタ回路のディジタル遅延回路ブロッ
クＡにＱ２、Ｑ５、Ｑ６のトランジスタを、ディジタル
遅延回路ブロックＢにＱ８、Ｑ９、Ｑ１２のトランジス
タを付加した構成である。図１において、Ａ、Ｂ、Ｃ、
Ｄの節点は電源電圧印加端子とクロック信号印加端子と
を接地すると浮遊状態となる節点である。ディジタル遅
延回路ブロックＡのＱ２とＱ６、およびディジタル遅延
回路ブロックＢのＱ９とＱ１２のトランジスタは、それ
ぞれ節点Ａ、Ｂ、Ｃ、Ｄをセットする手段として設けた
ものである。また、ディジタル遅延回路ブロックＡのＱ
５、およびディジタル遅延回路ブロックＢのＱ８のトラ
ンジスタは、それぞれ節点Ｂ、Ｃ電位を電源電圧に設定
する手段として設けたものである。1 according to the present invention, the digital delay circuit block A of the shift register circuit shown in FIG. 3 includes Q2, Q5 and Q6 transistors, and the digital delay circuit block B includes Q8, Q9 and Q12. This is a configuration in which a transistor is added. In FIG. 1, A, B, C,
The node of D is a node that becomes a floating state when the power supply voltage application terminal and the clock signal application terminal are grounded. The transistors Q2 and Q6 of the digital delay circuit block A and the transistors Q9 and Q12 of the digital delay circuit block B are provided as means for setting the nodes A, B, C and D, respectively. The Q of the digital delay circuit block A
The transistor 5 and the transistor Q8 in the digital delay circuit block B are provided as means for setting the potentials of the nodes B and C to the power supply voltage, respectively.
【００１３】この走査回路を図２のような信号を用いて
駆動する。まず、ディジタル遅延回路ブロックＡには、
図２に示されたようなクロック信号φ１、φ２、φ３、
φ４、および、電源信号Ｖｄｄ１を、図１のように印加
する。電源信号Ｖｄｄ１は、クロック信号φ１またはφ
２がハイの期間に、ハイであるような信号である。図１
に示したディジタル遅延回路ブロックＡは、走査信号を
入力する初段の回路ブロックであり、図２のＤｉｎに示
されたような入力データ信号が印加される。Ｄｉｎのデ
ータは、φ１がハイの状態からローの状態へ変化するタ
イミングでのみ、初段の回路ブロックに正しく取り込ま
れる。しかし、図２に示したように、走査信号は既知の
一定周期で単一のパルスが入力されるので、この制限条
件を満たしている。The scanning circuit is driven by using signals as shown in FIG. First, in the digital delay circuit block A,
The clock signals φ1, φ2, φ3, as shown in FIG.
φ4 and the power supply signal Vdd1 are applied as shown in FIG. The power supply signal Vdd1 is the clock signal φ1 or φ
2 is a signal that is high during the high period. FIG.
The digital delay circuit block A shown in FIG. 2 is a first-stage circuit block for inputting a scanning signal, and receives an input data signal as shown by Din in FIG. The data of Din is correctly taken into the first-stage circuit block only at the timing when φ1 changes from the high state to the low state. However, as shown in FIG. 2, since a single pulse is input as a scan signal at a known constant period, this limit condition is satisfied.
【００１４】この初段のディジタル遅延回路ブロックＡ
にとって、クロック信号φ１がハイの期間がデータ取り
込み期間、クロック信号φ２がハイの期間がデータ転送
期間、クロック信号φ３がハイの期間が放電期間、クロ
ック信号φ４がハイの期間が状態設定期間に対応する。
電源信号Ｖｄｄ１は、データ取り込み期間とデータ転送
期間がハイであるような信号である。Ｖｄｄ１がハイで
あるような期間は、ディジタル遅延回路ブロックＡが走
査回路動作を行っている期間であり、クロック信号φ１
がハイの期間にＤｉｎからデータを取り込み、クロック
信号φ２がハイの期間に次段のディジタル遅延回路ブロ
ックＢにデータを転送する。Ｖｄｄ１がローであるよう
な期間は、ディジタル遅延回路ブロックＡが放電・状態
設定動作を行っている期間である。クロック信号φ３が
ハイの期間は、ディジタル遅延回路ブロックＡに印加さ
れているクロック信号φ３以外の信号はすべてロー、す
なわち接地されている。電源電圧印加端子とクロック信
号印加端子とを接地すると浮遊状態となる節点Ａ、Ｂ
は、クロック信号φ３がハイの期間はＱ２、Ｑ６によっ
て接地される。そのため、クロック信号φ３がハイの期
間は、ディジタル遅延回路ブロックＡのすべてのトラン
ジスタのすべての端子が接地され、閾値電圧の変化を回
復させること等が可能となる。クロック信号φ４がハイ
の期間が始まる時、ディジタル遅延回路ブロックＡに印
加されているクロック信号φ４以外の信号はすべてロ
ー、すなわち接地されている。しかし、電源電圧印加端
子とクロック信号印加端子とを接地すると浮遊状態とな
る節点Ａ、ＢのうちＢの電位だけは、クロック信号φ４
がハイの期間にＱ５によってハイに設定される。すなわ
ち、この状態設定期間が終了する時点で、節点Ａはロ
ー、節点Ｂはハイに設定される。このことは、連続的に
ローのデータ信号Ｄｉｎが入力された状態で、ディジタ
ル遅延回路ブロックＡが連続的に走査回路動作を行って
いたことと同じである。以上のような動作で、クロック
信号を回路ブロック毎に順に一つずつずらしながら印加
することによって、各ディジタル遅延回路ブロックの動
作中に、すべてのトランジスタの閾値電圧の変化を回復
させること等が可能となる。ただし、図１の偶数段に用
いたディジタル遅延回路ブロックＢについては、クロッ
ク信号φ２がハイの期間がデータ取り込み期間、クロッ
ク信号φ３がハイの期間がデータ転送期間、クロック信
号φ４がハイの期間が放電期間であることまでは、初段
のディジタル遅延回路ブロックＡと同様な動作をさせる
が、クロック信号φ１がハイの期間が状態設定期間にお
いて、節点Ｃはハイ、節点Ｄはローに設定されなければ
ならない。これは、図１に示したディジタル遅延回路ブ
ロックＡ、Ｂが、回路ブロックへの入力データの反転信
号を次段へ転送するからである。すなわち、初段の回路
ブロックＡに連続的にローのデータ信号Ｄｉｎを入力し
た状態では、奇数段のディジタル遅延回路ブロックＡの
節点Ａはロー、節点Ｂはハイ、偶数段のディジタル遅延
回路ブロックＢの節点Ｃはハイ、節点Ｄはローに設定す
れば、本発明による走査回路が連続的に走査回路動作を
行っていたことと同じである。以上の説明では、入力デ
ータ信号として図２のＤｉｎに示したような、ほとんど
の期間で信号がローであるようなＤｉｎを例にとって説
明した。図６のＤｉｎの信号のような、ほとんどの期間
で信号がハイであるようなデータを入力信号として用い
る場合には、図１のディジタル遅延回路ブロックＢを奇
数段、ディジタル遅延回路ブロックＡを偶数段とした構
成の走査回路、すなわち、図５のような走査回路を用い
れば、上記説明と全く同様の作用が得られることは明ら
かである。また、以上の説明では、ダイナミック型のデ
ィジタル遅延回路ブロックで走査回路を構成している
が、スタティック型のディジタル遅延回路ブロック走査
回路を構成しても、上記説明と全く同様の作用が得られ
ることは明らかである。The first stage digital delay circuit block A
The period during which the clock signal φ1 is high corresponds to the data capture period, the period during which the clock signal φ2 is high corresponds to the data transfer period, the period during which the clock signal φ3 is high corresponds to the discharge period, and the period during which the clock signal φ4 is high corresponds to the state setting period. I do.
The power supply signal Vdd1 is a signal in which the data capture period and the data transfer period are high. The period in which Vdd1 is high is a period in which the digital delay circuit block A performs the scanning circuit operation, and the clock signal φ1
Captures data from Din during a high period, and transfers data to the next stage digital delay circuit block B during a high period of the clock signal φ2. The period in which Vdd1 is low is a period in which the digital delay circuit block A is performing the discharge / state setting operation. While the clock signal φ3 is high, all signals other than the clock signal φ3 applied to the digital delay circuit block A are low, that is, grounded. Nodes A and B that become floating when the power supply voltage application terminal and the clock signal application terminal are grounded
Are grounded by Q2 and Q6 while the clock signal φ3 is high. Therefore, while the clock signal φ3 is high, all the terminals of all the transistors of the digital delay circuit block A are grounded, and the change in the threshold voltage can be recovered. When the clock signal φ4 starts a high period, all signals other than the clock signal φ4 applied to the digital delay circuit block A are low, that is, grounded. However, among the nodes A and B which are in a floating state when the power supply voltage application terminal and the clock signal application terminal are grounded, only the potential of the node B becomes the clock signal φ4
Is set high by Q5 during the high period. That is, when the state setting period ends, the node A is set to low and the node B is set to high. This is the same as the case where the digital delay circuit block A continuously performs the scanning circuit operation while the low data signal Din is continuously input. With the above operation, it is possible to recover the change in the threshold voltage of all the transistors during the operation of each digital delay circuit block by applying the clock signal while shifting the clock signal one by one for each circuit block. Becomes However, for the digital delay circuit block B used in the even-numbered stages in FIG. 1, the period during which the clock signal φ2 is high is the data capture period, the period during which the clock signal φ3 is high is the data transfer period, and the period during which the clock signal φ4 is high. Until the discharge period, the same operation as that of the first-stage digital delay circuit block A is performed, except that the node C is set high and the node D is not set low during the state setting period when the clock signal φ1 is high. No. This is because the digital delay circuit blocks A and B shown in FIG. 1 transfer the inverted signal of the input data to the circuit block to the next stage. That is, when the low-level data signal Din is continuously input to the first-stage circuit block A, the node A of the odd-numbered digital delay circuit block A is low, the node B is high, and the digital delay circuit block B of the even-numbered stage. If the node C is set to high and the node D is set to low, it is the same as that the scanning circuit according to the present invention continuously performs the scanning circuit operation. In the above description, Din in which the signal is low for most of the period, as shown in Din in FIG. 2, has been described as an example of the input data signal. In the case where data whose signal is high for most periods, such as the signal Din in FIG. 6, is used as an input signal, the digital delay circuit block B in FIG. It is clear that the same operation as described above can be obtained by using a scanning circuit having a stage configuration, that is, a scanning circuit as shown in FIG. Further, in the above description, the scanning circuit is constituted by the dynamic digital delay circuit block. However, even when the scanning circuit is constituted by the static digital delay circuit block, the same operation as described above can be obtained. Is clear.
【００１５】以上のように、本発明では、連続的に走査
回路動作を行わせながら、各ディジタル遅延回路ブロッ
クのすべてのトランジスタの閾値電圧の変化を回復させ
ること等が可能となる。As described above, according to the present invention, it is possible to recover the change in the threshold voltage of all the transistors in each digital delay circuit block while continuously performing the scanning circuit operation.
【００１６】[0016]
【実施例】図１は特許請求の範囲の請求項１および請求
項２に記載の走査回路を示し、図２は特許請求の範囲の
請求項３に記載の駆動方法の第１の実施例を示すもので
ある。図１の実施例は、チャンネル保護・逆スタッガ型
非晶質シリコン薄膜トランジスタを用いて製造した。ま
ず、低アルカリガラスを基板として用い、スパッタ法で
クロム膜を形成した。クロム膜を、フォトレジスト・エ
ッチング工程で加工し、ゲート電極を形成した。さら
に、プラズマＣＶＤ法を用いて、ゲート電極上に、ゲー
ト絶縁膜（窒化硅素膜）・水素アモルファスシリコン層
・チャネルストッパ層（窒化硅素膜）を連続的に堆積さ
せた。ついで、フォトレジスト・エッチング工程を用い
てトランジスタ領域の形成を行った。さらに、フォトレ
ジスト・エッチング工程を用いてチャネルストッパ層を
加工し、ソース・ドレイン領域の露出を行った後、プラ
ズマＣＶＤ法を用いたｎ+水素アモルファスシリコン層
の堆積を行った。つぎに、フォトレジスト・エッチング
工程を用いたｎ+水素アモルファスシリコン層の加工を
行った。さらに、層間絶縁膜（窒化硅素膜）をプラズマ
ＣＶＤ法を用いて堆積させた後、フォトレジスト・エッ
チング工程を用いて、コンタクホールを形成した。最後
にクロム膜からなるソース・ドレイン配線層の堆積と通
常のフォトレジスト・エッチング工程を用いた加工を行
って、クロム膜からなるソース・ドレイン配線を形成し
た。この条件では、閾値電圧が約２．５Ｖ、移動度が約
０．８ｃｍ2／Ｖ／ｓ程度の薄膜トランジスタが製造で
きた。図１のＱ１、Ｑ２、Ｑ３、Ｑ５、Ｑ６、Ｑ７、Ｑ
８、Ｑ９、Ｑ１０、Ｑ１２のトランジスタには、チャン
ネル長が５μｍ、チャンネル幅が１０μｍのものを用い
た。Ｑ４、Ｑ１１のトランジスタには、チャンネル長が
５μｍ、チャンネル幅が２００μｍのものを用いた。図
２に示した信号としては、多チャンネル出力のパルス発
生器の出力を電流増幅器に入力し、その出力信号を用い
た。FIG. 1 shows a scanning circuit according to claims 1 and 2 of the present invention. FIG. 2 shows a first embodiment of a driving method according to claim 3 of the present invention. It is shown. The embodiment of FIG. 1 was manufactured using a channel protection / inverted stagger type amorphous silicon thin film transistor. First, a chromium film was formed by a sputtering method using low alkali glass as a substrate. The chromium film was processed in a photoresist etching process to form a gate electrode. Further, a gate insulating film (silicon nitride film), a hydrogen amorphous silicon layer, and a channel stopper layer (silicon nitride film) were successively deposited on the gate electrode by a plasma CVD method. Next, a transistor region was formed using a photoresist etching process. Further, the channel stopper layer was processed using a photoresist etching process, and after exposing the source / drain regions, an n + hydrogen amorphous silicon layer was deposited using a plasma CVD method. Next, the n + hydrogen amorphous silicon layer was processed using a photoresist etching process. Further, after an interlayer insulating film (silicon nitride film) was deposited by using a plasma CVD method, a contact hole was formed by using a photoresist etching process. Finally, a source / drain wiring layer made of a chromium film was deposited and processed using a normal photoresist etching process to form a source / drain wiring made of a chromium film. Under these conditions, a thin film transistor having a threshold voltage of about 2.5 V and a mobility of about 0.8 cm 2 / V / s could be manufactured. Q1, Q2, Q3, Q5, Q6, Q7, Q in FIG.
The transistors having a channel length of 5 μm and a channel width of 10 μm were used for the transistors 8, Q9, Q10, and Q12. As the transistors Q4 and Q11, those having a channel length of 5 μm and a channel width of 200 μm were used. As a signal shown in FIG. 2, the output of a multi-channel output pulse generator was input to a current amplifier, and the output signal was used.
【００１７】なお、図１の節点ＡおよびＤは、状態設定
期間においても接地しておいて構わないので、Ｑ２のゲ
ートにＶｄｄ３、Ｑ１２のゲートにＶｄｄ４の信号を印
加しても良い。このようにして、特許請求の範囲の請求
項１および請求項２に記載の走査回路、および特許請求
の範囲の請求項３に記載の駆動方法は容易に実施でき
た。Since the nodes A and D in FIG. 1 may be grounded even during the state setting period, a signal of Vdd3 may be applied to the gate of Q2 and a signal of Vdd4 may be applied to the gate of Q12. Thus, the scanning circuit according to claims 1 and 2 and the driving method according to claim 3 could be easily implemented.
【００１８】図５は、特許請求の範囲の請求項１および
請求項２に記載の走査回路、図６は、特許請求の範囲の
請求項３に記載の駆動方法の第２の実施例を示したもの
である。図５の実施例も、チャンネル保護・逆スタッガ
型非晶質シリコン薄膜トランジスタを用いて製造した。
また、図５の実施例も、図１の走査回路を製造したもの
と同じ条件で製造できた。図５のＱ１、Ｑ２、Ｑ３、Ｑ
５、Ｑ６、Ｑ７、Ｑ８、Ｑ９、Ｑ１０、Ｑ１２のトラン
ジスタには、チャンネル長が５μｍ、チャンネル幅が１
０μｍのものを用いた。Ｑ４、Ｑ１１のトランジスタに
は、チャンネル長が５μｍ、チャンネル幅が２００μｍ
のものを用いた。図６に示した信号は、多チャンネル出
力のパルス発生器の出力を電流増幅器に入力し、その出
力信号を用いた。なお、図５の節点ＡおよびＤは、状態
設定期間においても接地しておいて構わないので、Ｑ２
のゲートにＶｄｄ４、Ｑ１２のゲートにＶｄｄ３の信号
を印加しても良い。このようにして、特許請求の範囲の
請求項１および請求項２に記載の走査回路、および特許
請求の範囲の請求項３に記載の駆動方法は容易に実施で
きた。FIG. 5 shows a scanning circuit according to claims 1 and 2 of the present invention, and FIG. 6 shows a second embodiment of the driving method according to claim 3 of the present invention. It is a thing. The embodiment of FIG. 5 was also manufactured using a channel protection / inverted stagger type amorphous silicon thin film transistor.
Also, the embodiment of FIG. 5 could be manufactured under the same conditions as those for manufacturing the scanning circuit of FIG. Q1, Q2, Q3, Q in FIG.
The transistors of 5, Q6, Q7, Q8, Q9, Q10 and Q12 have a channel length of 5 μm and a channel width of 1 μm.
The thing of 0 μm was used. The transistors of Q4 and Q11 have a channel length of 5 μm and a channel width of 200 μm
Was used. The signal shown in FIG. 6 was obtained by inputting the output of a multi-channel output pulse generator to a current amplifier and using the output signal. The nodes A and D in FIG. 5 may be grounded even during the state setting period.
May be applied to the gate of Vdd4 and the signal of Vdd3 to the gate of Q12. Thus, the scanning circuit according to claims 1 and 2 and the driving method according to claim 3 could be easily implemented.
【００１９】図７は、特許請求の範囲の請求項１および
請求項２に記載のスタティック型走査回路の第３の実施
例を示したものである。図７の実施例も、チャンネル保
護・逆スタッガ型非晶質シリコン薄膜トランジスタを用
いて製造した。図７の実施例も、図１の走査回路を製造
したものと同じ条件で製造できた。図７のＱ１、Ｑ２、
Ｑ３、Ｑ５、Ｑ６、Ｑ７、Ｑ９、Ｑ１０、Ｑ１１、Ｑ１
２、Ｑ１３、Ｑ１４、Ｑ１６、Ｑ１７、Ｑ１９、Ｑ２
０、Ｑ２１のトランジスタには、チャンネル長が５μ
ｍ、チャンネル幅が１０μｍのものを用いた。Ｑ４、Ｑ
８、Ｑ１５、Ｑ１８のトランジスタには、チャンネル長
が５μｍ、チャンネル幅が２００μｍのものを用いた。
図７の走査回路は、図２に示した信号を用いて駆動でき
た。なお、図７の節点Ａ、ＣおよびＥは、状態設定期間
においても接地しておいて構わないので、Ｑ２およびＱ
９のゲートにＶｄｄ３、Ｑ１６のゲートにＶｄｄ４の信
号を印加しても良い。このようにして、特許請求の範囲
の請求項１および請求項２に記載の走査回路、および特
許請求の範囲の請求項３に記載の駆動方法は容易に実施
できた。FIG. 7 shows a third embodiment of the static scanning circuit according to the first and second aspects of the present invention. The embodiment of FIG. 7 was also manufactured using a channel protection / inverted stagger type amorphous silicon thin film transistor. The embodiment of FIG. 7 can be manufactured under the same conditions as those for manufacturing the scanning circuit of FIG. Q1, Q2 in FIG.
Q3, Q5, Q6, Q7, Q9, Q10, Q11, Q1
2, Q13, Q14, Q16, Q17, Q19, Q2
0, Q21 transistors have a channel length of 5μ
m and a channel width of 10 μm were used. Q4, Q
8, Q15 and Q18 transistors having a channel length of 5 μm and a channel width of 200 μm were used.
The scanning circuit of FIG. 7 could be driven using the signals shown in FIG. The nodes A, C and E in FIG. 7 may be grounded even during the state setting period.
The signal of Vdd3 may be applied to the gate of No. 9 and the signal of Vdd4 may be applied to the gate of Q16. Thus, the scanning circuit according to claims 1 and 2 and the driving method according to claim 3 could be easily implemented.
【００２０】図８は、特許請求の範囲の請求項１および
請求項２に記載のスタティック型走査回路の第４の実施
例を示したものである。図８の実施例も、チャンネル保
護・逆スタッガ型非晶質シリコン薄膜トランジスタを用
いて製造した。図８の実施例も、図１の走査回路を製造
したものと同じ条件で製造できた。図８のＱ１、Ｑ２、
Ｑ３、Ｑ５、Ｑ６、Ｑ７、Ｑ９、Ｑ１０、Ｑ１１、Ｑ１
２、Ｑ１３、Ｑ１４、Ｑ１６、Ｑ１７、Ｑ１９、Ｑ２
０、Ｑ２１のトランジスタには、チャンネル長が５μ
ｍ、チャンネル幅が１０μｍのものを用いた。Ｑ４、Ｑ
８、Ｑ１５、Ｑ１８のトランジスタには、チャンネル長
が５μｍ、チャンネル幅が２００μｍのものを用いた。
図８の走査回路は、図６に示した信号を用いて駆動でき
た。なお、図８の節点Ａ、ＣおよびＥは、状態設定期間
においても接地しておいて構わないので、Ｑ２およびＱ
９のゲートにＶｄｄ４、Ｑ１６のゲートにＶｄｄ３の信
号を印加しても良い。このようにして、特許請求の範囲
の請求項１および請求項２に記載の走査回路、および、
特許請求の範囲の請求項３に記載の駆動方法は容易に実
施できた。FIG. 8 shows a fourth embodiment of the static scanning circuit according to the first and second aspects of the present invention. The embodiment of FIG. 8 was also manufactured using a channel protection / inverted stagger type amorphous silicon thin film transistor. The embodiment of FIG. 8 can be manufactured under the same conditions as those for manufacturing the scanning circuit of FIG. 8, Q1, Q2,
Q3, Q5, Q6, Q7, Q9, Q10, Q11, Q1
2, Q13, Q14, Q16, Q17, Q19, Q2
0, Q21 transistors have a channel length of 5μ
m and a channel width of 10 μm were used. Q4, Q
8, Q15 and Q18 transistors having a channel length of 5 μm and a channel width of 200 μm were used.
The scanning circuit of FIG. 8 could be driven using the signals shown in FIG. Note that nodes A, C and E in FIG. 8 may be grounded even during the state setting period, so that Q2 and Q
A signal of Vdd4 may be applied to the gate of No. 9 and a signal of Vdd3 may be applied to the gate of Q16. In this way, the scanning circuit according to claims 1 and 2 and
The driving method described in claim 3 of the claims could be easily implemented.
【００２１】以上の実施例は、チャンネル保護・逆スタ
ッガ型薄膜トランジスタについて述べてきたが、チャン
ネルエッチ・逆スタッガ型薄膜トランジスタ、順スタッ
ガ型やコプレーナ型薄膜トランジスタなどの各種の非晶
質シリコントランジスタや、順スタッガ型やコプレーナ
型薄膜トランジスタなどの各種ポリシリコントランジス
タなど、ＰＭＯＳトランジスタを含めた、その他の構造
の薄膜トランジスタでも実施できることは上記の説明に
より明白である。Although the above embodiments have been described with respect to the channel protection / inverted stagger type thin film transistor, various amorphous silicon transistors such as channel etch / inverted stagger type thin film transistor, forward stagger type and coplanar type thin film transistor, and forward stagger type thin film transistor are used. It is clear from the above description that the present invention can be implemented with other types of thin film transistors including a PMOS transistor, such as various polysilicon transistors such as a thin film transistor and a coplanar thin film transistor.
【００２２】[0022]
【発明の効果】本発明の走査回路、およびその駆動方法
を用いれば、走査回路の通常の動作状態においても閾値
電圧の回復などが可能であるから、非晶質シリコン薄膜
トランジスタやポリシリコン薄膜トランジスタなどの比
較的低性能・低信頼性のデバィスでも長期間にわたって
正常に動作する走査回路が得られるようになるので、走
査回路一体型の液晶ディスプレイや密着型イメージセン
サなどを製造できるようになり、それらの機器の低コス
ト化・小型化ができるようになる。According to the scanning circuit of the present invention and its driving method, the threshold voltage can be recovered even in the normal operation state of the scanning circuit. Since a scanning circuit that can operate normally for a long period of time even with relatively low-performance and low-reliability devices can be obtained, liquid crystal displays with integrated scanning circuits and contact-type image sensors can be manufactured. Equipment can be reduced in cost and size.
【図１】本発明の作用と実施例を説明する図である。FIG. 1 is a diagram for explaining the operation of the present invention and an embodiment.
【図２】本発明の作用と実施例を説明する図である。FIG. 2 is a diagram for explaining the operation of the present invention and an embodiment.
【図３】基本的な走査回路の作用を説明する図である。FIG. 3 is a diagram illustrating the operation of a basic scanning circuit.
【図４】基本的な走査回路の作用を説明する図である。FIG. 4 is a diagram illustrating the operation of a basic scanning circuit.
【図５】本発明の作用と実施例を説明する図である。FIG. 5 is a diagram for explaining the function and the embodiment of the present invention.
【図６】本発明の作用と実施例を説明する図である。FIG. 6 is a diagram for explaining the operation and the embodiment of the present invention.
【図７】本発明の走査回路の第３の実施例を示す回路図
である。FIG. 7 is a circuit diagram showing a third embodiment of the scanning circuit of the present invention.
【図８】本発明の走査回路の第４の実施例を示す回路図
である。FIG. 8 is a circuit diagram showing a fourth embodiment of the scanning circuit of the present invention.
Ｑ１〜Ｑ２１ ＮＭＯＳトランジスタ Ｄｉｎ 入力信号 φ１〜φ４ クロック信号 Ｖｄｄ１〜Ｖｄｄ４ 電源信号 Q1 to Q21 NMOS transistor Din Input signal φ1 to φ4 Clock signal Vdd1 to Vdd4 Power supply signal
Claims (4)
子を接地すると浮遊状態となるすべての節点を、第１の
制御信号によって接地する第１の手段、および該節点の
一部を第２の制御信号によって電源電圧に設定する第２
の手段を設けたことを特徴とするディジタル遅延回路ブ
ロック。1. A first means for grounding all nodes which are brought into a floating state when a clock signal application terminal and a power supply voltage application terminal are grounded by a first control signal, and a second control means for controlling a part of the nodes by a second control signal Second to set to power supply voltage by signal
A digital delay circuit block, comprising:
ックを複数個直列に接続してなる走査回路。2. A scanning circuit comprising a plurality of digital delay circuit blocks according to claim 1 connected in series.
込み期間・データ転送期間・放電期間・状態設定期間を
順に繰り返す４相のクロック信号で駆動すると共に、該
走査回路中の請求項１に記載の直列接続された該ディジ
タル遅延回路ブロックを、順に１相ずつずらされた該４
相のクロック信号で駆動し、さらに、 該データ取り込み期間において、該ディジタル遅延回路
ブロックの前段の回路ブロックから走査信号を取り込
み、 該データ転送期間において、該ディジタル遅延回路ブロ
ックの後段の回路ブロックへ走査信号を転送し、 該放電期間において、請求項１に記載の該第１の手段を
用いて、クロック信号印加端子と電源電圧印加端子を接
地すると浮遊状態となる節点を接地すると共に、該ディ
ジタル遅延回路ブロックの制御信号印加端子と電源電圧
印加端子を接地し、 該状態設定期間において、請求項１に記載の該第２の手
段を用いて、クロック信号印加端子と電源電圧印加端子
を接地すると浮遊状態となる節点の一部を電源電圧に設
定することにより、該ディジタル遅延回路ブロックの内
部状態を設定することを特徴とする走査回路の駆動方
法。3. The scanning circuit according to claim 2, wherein the scanning circuit is driven by a four-phase clock signal which repeats a data capture period, a data transfer period, a discharge period, and a state setting period in order. The digital delay circuit blocks connected in series described in 4 above are sequentially shifted by one phase
Drive with a phase clock signal, and further, during the data capture period, capture a scan signal from a circuit block preceding the digital delay circuit block, and scan during a data transfer period to a circuit block subsequent to the digital delay circuit block. Transferring a signal, and using the first means according to claim 1 to ground a clock signal application terminal and a power supply voltage application terminal to a floating state when grounding the node, and the digital delay. The control signal application terminal and the power supply voltage application terminal of the circuit block are grounded, and the clock signal application terminal and the power supply voltage application terminal are grounded by using the second means according to claim 1 during the state setting period, so that the circuit block floats. The internal state of the digital delay circuit block is set by setting some of the nodes to be in the state to the power supply voltage. A method for driving a scanning circuit, comprising:
がチャンネル保護・逆スタッガ型薄膜トランジスタでな
ることを特徴とする請求項１に記載のディジタル遅延回
路ブロック。4. The digital delay circuit block according to claim 1, wherein said active element in said first and second means comprises a channel protection / inverted staggered thin film transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6220594A JP2795190B2 (en) | 1994-09-14 | 1994-09-14 | Digital delay circuit block, scanning circuit, and method of driving the scanning circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6220594A JP2795190B2 (en) | 1994-09-14 | 1994-09-14 | Digital delay circuit block, scanning circuit, and method of driving the scanning circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0884310A JPH0884310A (en) | 1996-03-26 |
| JP2795190B2 true JP2795190B2 (en) | 1998-09-10 |
Family
ID=16753429
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6220594A Expired - Fee Related JP2795190B2 (en) | 1994-09-14 | 1994-09-14 | Digital delay circuit block, scanning circuit, and method of driving the scanning circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2795190B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI292507B (en) | 2002-10-09 | 2008-01-11 | Toppoly Optoelectronics Corp | Switching signal generator |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0414440A (en) * | 1990-05-07 | 1992-01-20 | Toray Ind Inc | Laminated film |
-
1994
- 1994-09-14 JP JP6220594A patent/JP2795190B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0884310A (en) | 1996-03-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10304399B2 (en) | Pulse output circuit, shift register, and display device | |
| US7098882B2 (en) | Bidirectional shift register shifting pulse in both forward and backward directions | |
| KR100509661B1 (en) | Display | |
| US6225866B1 (en) | Series connected multi-stage linear FET amplifier circuit | |
| JP2708006B2 (en) | Thin film integrated circuit | |
| JP3514002B2 (en) | Display drive | |
| JP2939865B2 (en) | Thin film semiconductor device and display device using the same | |
| EP0506081B1 (en) | Voltage amplifier circuit and image pickup device including the voltage amplifier circuit | |
| US5619222A (en) | Liquid crystal display device having static electricity removing circuits | |
| JPH0522382B2 (en) | ||
| JP2795190B2 (en) | Digital delay circuit block, scanning circuit, and method of driving the scanning circuit | |
| US6639575B1 (en) | Liquid crystal display | |
| JPH043104B2 (en) | ||
| US3668438A (en) | Shift register stage using insulated-gate field-effect transistors | |
| KR100415618B1 (en) | Shift Register | |
| JP3093410B2 (en) | Open drain type output circuit | |
| JP2864553B2 (en) | CCD delay device | |
| JP3450105B2 (en) | Active matrix display | |
| EP0272688A2 (en) | An output amplifier for a charge transfer device | |
| WO2024092417A1 (en) | Driving circuit, display panel, display substrate and display apparatus | |
| US6316986B1 (en) | Method and device for voltage multiplication | |
| EP0206426B1 (en) | Integrated circuit | |
| JPH06111595A (en) | Sample hold circuit | |
| JP2877527B2 (en) | Pulse voltage generation circuit and driving method thereof | |
| JPH02268510A (en) | Bus data holding circuit consisting of gate array device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980526 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080626 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090626 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100626 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100626 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110626 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110626 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120626 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120626 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130626 Year of fee payment: 15 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130626 Year of fee payment: 15 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130626 Year of fee payment: 15 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |