JPH06111595A - Sample hold circuit - Google Patents
Sample hold circuitInfo
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- JPH06111595A JPH06111595A JP4262228A JP26222892A JPH06111595A JP H06111595 A JPH06111595 A JP H06111595A JP 4262228 A JP4262228 A JP 4262228A JP 26222892 A JP26222892 A JP 26222892A JP H06111595 A JPH06111595 A JP H06111595A
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- transmission gate
- capacitors
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体集積回路内に設
けられたサンプルホールド回路に係わり、特に液晶駆動
用ＬＳＩ等に使用されるサンプルホールド回路に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a sample and hold circuit provided in a semiconductor integrated circuit, and more particularly to a sample and hold circuit used in a liquid crystal driving LSI or the like.
【０００２】[0002]
【従来の技術】従来、液晶表示装置において、ビデオ信
号等のデータをサンプルホールドするサンプルホールド
回路は、図４に示すように構成されている。このサンプ
ルホールド回路は、シフトレジスタ等によりコントロー
ルされるアナログスイッチＡ〜ＨをＯＮ／ＯＦＦするこ
とにより、データであるビデオ信号をＣ１〜Ｃ４のホー
ルド用コンデンサに電荷を充電し、出力端Ｏ１，Ｏ２に
放電する回路である。2. Description of the Related Art Conventionally, in a liquid crystal display device, a sample hold circuit for sampling and holding data such as a video signal is constructed as shown in FIG. This sample-hold circuit turns on / off analog switches A to H controlled by a shift register or the like to charge the holding capacitors of C1 to C4 with video signals, which are data, to output terminals O1 and O2. It is a circuit that discharges to.
【０００３】アナログスイッチＡ〜Ｈは、図５に示すよ
うに、ｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥ
Ｔを並列に接続して構成される。また、アナログスイッ
チＡ〜Ｈのタイミングチャートは図６に示す通りであ
り、斜線部がＯＮ（導通状態）である。As shown in FIG. 5, the analog switches A to H include a p-channel MOSFET and an n-channel MOSFE.
It is configured by connecting Ts in parallel. Further, the timing chart of the analog switches A to H is as shown in FIG. 6, and the shaded portion is ON (conduction state).
【０００４】この回路でビデオ信号をサンプルホールド
し、出力端Ｏ１に放電する場合において、アナログスイ
ッチＡ，Ｃの状態は、図６のタイミングチャートのよう
に、まずアナログスイッチＣがＯＮし、コンデンサＣ１
にホールドしていた前データを出力端Ｏ１に放電し、そ
の放電している間にアナログスイッチＢがＯＮし、コン
デンサＣ２に次のデータをサンプリングしホールドす
る。この間、アナログスイッチＡ，ＤはＯＦＦしてお
り、コンデンサＣ１，Ｃ２間が導通することはなく、ホ
ールドデータが変動することはない。When the video signal is sampled and held by this circuit and is discharged to the output terminal O1, the analog switches A and C are first turned on and the capacitor C1 is turned on as shown in the timing chart of FIG.
The previous data held at is discharged to the output terminal O1, the analog switch B is turned on during the discharging, and the next data is sampled and held in the capacitor C2. During this period, the analog switches A and D are off, the capacitors C1 and C2 are not electrically connected, and the hold data does not change.
【０００５】次に、アナログスイッチＣがＯＦＦし、ア
ナログスイッチＤがＯＮし、コンデンサＣ２にホールド
していたデータを出力端Ｏ１に放電する。その放電して
いる間に、アナログスイッチＡがＯＮし、コンデンサＣ
１に次のデータをサンプリングしホールドする。この
間、アナログスイッチＢ，ＣはＯＦＦしており、コンデ
ンサＣ１，Ｃ２間が導通することはない。Next, the analog switch C is turned off and the analog switch D is turned on, and the data held in the capacitor C2 is discharged to the output terminal O1. During the discharging, the analog switch A turns on and the capacitor C
The next data is sampled and held at 1. During this time, the analog switches B and C are off, and the capacitors C1 and C2 are not electrically connected.
【０００６】なお、出力端Ｏ２に放電するビデオ信号の
サンプルホールドデータは、アナログスイッチＥ，Ｆ
が、アナログスイッチＡ，Ｂと異なるタイミングにてサ
ンプリングするだけで、サンプルホールドのシステムは
上記出力端Ｏ１への出力方法と同様である。このように
従来技術においては、ホールド用コンデンサの基準電位
をＣＯＭ信号にて全ホールド用コンデンサの基準電位に
一纏めに与えていた。The sample and hold data of the video signal discharged to the output terminal O2 is analog switches E and F.
However, the sampling and holding system is the same as the method of outputting to the output terminal O1 only by sampling at a timing different from that of the analog switches A and B. As described above, in the conventional technique, the reference potentials of the holding capacitors are collectively applied to the reference potentials of all the holding capacitors by the COM signal.
【０００７】しかしながら、この種のサンプルホールド
回路にあっては、次のような問題があった。即ち、ホー
ルド用コンデンサの基準電位をＣＯＭ信号１本にて与え
ていたため、図６のタイミングチャートに示すようにア
ナログスイッチＣがＯＮし、ホールド用コンデンサＣ１
により放電している際、次のデータをサンプリングする
ために、アナログスイッチＢがＯＮ／ＯＦＦする時のス
イッチングノイズが、図７のように、ホールド用コンデ
ンサＣ２でのカップリングにてＣＯＭ信号に伝わる。Ｃ
ＯＭ信号は、全ホールド用コンデンサに接続されてるた
め、放電中であるホールド用コンデンサＣ１でもカップ
リングを起こし、放電していたサンプリングデータを電
位変動させていた。However, this type of sample and hold circuit has the following problems. That is, since the reference potential of the holding capacitor is given by one COM signal, the analog switch C is turned on as shown in the timing chart of FIG.
The switching noise when the analog switch B is turned on / off in order to sample the next data while being discharged by is transmitted to the COM signal by the coupling in the holding capacitor C2 as shown in FIG. . C
Since the OM signal is connected to all the holding capacitors, the holding capacitor C1 that is being discharged causes coupling to change the potential of the discharged sampling data.
【０００８】そして、このようなこのサンプルホールド
回路は、液晶駆動用ＬＳＩのＸドライバにおいて出力端
Ｏ１，Ｏｎを順次接続するため、サンプリングデータの
微少な電位変動が画面表示のムラとなって顕著に現れて
しまう。In such a sample and hold circuit, since the output terminals O1 and On are sequentially connected in the X driver of the liquid crystal driving LSI, a slight potential fluctuation of the sampling data causes remarkable unevenness of the screen display. Will appear.
【０００９】[0009]
【発明が解決しようとする課題】このように、従来のサ
ンプルホールド回路においては、コンデンサカップリン
グによる電位変動が生じ、サンプリングデータの電位を
変動させるという問題があった。As described above, the conventional sample-hold circuit has a problem in that the potential of the sampling data varies due to the potential variation due to the capacitor coupling.
【００１０】本発明は、このような事情を考慮してなさ
れたもので、その目的とするところは、コンデンサカッ
プリングによる電位変動を防ぎ、サンプリングデータの
電位を変えることなく出力することのできるサンプルホ
ールド回路を提供することにある。The present invention has been made in consideration of such circumstances, and an object thereof is to prevent a potential fluctuation due to a capacitor coupling and to output a sampled data without changing the potential. It is to provide a hold circuit.
【００１１】[0011]
【課題を解決するための手段】本発明の骨子は、ホール
ド用コンデンサの基準電位を従来の１本から２本へと分
割したことにある。The essence of the present invention resides in that the reference potential of the holding capacitor is divided from the conventional one into two.
【００１２】即ち本発明は、ビデオ信号等のデータをサ
ンプルホールドするサンプルホールド回路において、入
力端子と出力端子との間に直列に接続された第１及び第
２の伝送ゲートと、入力端子と出力端子との間に直列に
接続された第３及び第４の伝送ゲートと、第１及び第２
の伝送ゲートの接続点と第１のバイアス端子との間に接
続された第１のコンデンサと、第３及び第４の伝送ゲー
トの接続点と第２のバイアス端子との間に接続された第
２のコンデンサとを具備してなり、第１のバイアス端子
と第２のバイアス端子とを電気的又は回路的に分離した
ことを特徴とする。That is, according to the present invention, in a sample and hold circuit for sampling and holding data such as a video signal, first and second transmission gates connected in series between an input terminal and an output terminal, an input terminal and an output. Third and fourth transmission gates connected in series with the terminals, and first and second transmission gates
A first capacitor connected between the connection point of the transmission gate and the first bias terminal, and a first capacitor connected between the connection point of the third and fourth transmission gates and the second bias terminal. It is characterized in that it comprises two capacitors, and the first bias terminal and the second bias terminal are electrically or electrically separated from each other.
【００１３】また本発明は、共通の入力端子と独立した
出力端子との間にそれぞれサンプルホールド部を接続し
たサンプルホールド回路において、各々のサンプルホー
ルド部を、入力端子と出力端子との間に直列に接続され
た第１及び第２の伝送ゲートと、入力端子と出力端子と
の間に直列に接続された第３及び第４の伝送ゲートと、
第１及び第２の伝送ゲートの接続点と第１のバイアス端
子との間に接続された第１のコンデンサと、第３及び第
４の伝送ゲートの接続点と第２のバイアス端子との間に
接続された第２のコンデンサとから構成し、各サンプル
ホールド部の同じバイアス端子同士を接続し、第１のバ
イアス端子と第２のバイアス端子とを電気的又は回路的
に分離したことを特徴とする。Further, according to the present invention, in a sample hold circuit in which a sample hold unit is connected between a common input terminal and an independent output terminal, each sample hold unit is connected in series between the input terminal and the output terminal. First and second transmission gates connected to each other, and third and fourth transmission gates connected in series between the input terminal and the output terminal,
A first capacitor connected between the connection point of the first and second transmission gates and the first bias terminal, and a connection point between the third and fourth transmission gates and the second bias terminal And a second capacitor connected to each other, the same bias terminals of each sample and hold unit are connected to each other, and the first bias terminal and the second bias terminal are electrically or circuitally separated from each other. And
【００１４】[0014]
【作用】本発明によれば、ホールド用コンデンサに接続
するバイアス端子を独立して設け（ＣＯＭ信号を２本と
し）ているので、アナログスイッチ等の伝送ゲートがＯ
Ｎで放電しているコンデンサに対し、この間にＯＮ／Ｏ
ＦＦする伝送ゲートに接続されたコンデンサは電気的に
分離されている。従って、コンデンサカップリングによ
る電位変動が生じることはなく、サンプリングデータの
電位変動を防止することが可能となる。According to the present invention, since the bias terminals connected to the hold capacitors are independently provided (COM signals are two), the transmission gate such as an analog switch is O.
ON / O during this time for the capacitor discharging at N
The capacitor connected to the FF transmission gate is electrically isolated. Therefore, the potential fluctuation due to the capacitor coupling does not occur, and the potential fluctuation of the sampling data can be prevented.
【００１５】[0015]
【実施例】以下、本発明の詳細を図示の実施例によって
説明する。The details of the present invention will be described below with reference to the illustrated embodiments.
【００１６】図１は、本発明の一実施例に係わるサンプ
ルホールド回路を示す回路構成図である。ビデオ信号の
入力端子と出力端子Ｏ１間に、第１及び第２のアナログ
スイッチＡ，Ｃが直列に接続され、同様に第３及び第４
のアナログスイッチＢ，Ｄが直列接続されている。アナ
ログスイッチＡ，Ｃの接続点は第１のホールド用コンデ
ンサＣ１を介して第１のバイアス端子ＣＯＭ１に接続さ
れ、アナログスイッチＢ，Ｄの接続点は第２のホールド
用コンデンサＣ２を介して第２のバイアス端子ＣＯＭ２
に接続されている。FIG. 1 is a circuit configuration diagram showing a sample hold circuit according to an embodiment of the present invention. The first and second analog switches A and C are connected in series between the video signal input terminal and the output terminal O1, and similarly the third and fourth analog switches are connected.
The analog switches B and D are connected in series. The connection point of the analog switches A and C is connected to the first bias terminal COM1 via the first holding capacitor C1, and the connection point of the analog switches B and D is the second via the second holding capacitor C2. Bias terminal COM2
It is connected to the.
【００１７】また、入力端子と出力端子Ｏ２間に、上記
と同様の回路が設けられている。即ち、アナログスイッ
チＥ，Ｇが直列接続され、同様にアナログスイッチＦ，
Ｈが直列接続されている。アナログスイッチＥ，Ｇの接
続点はコンデンサＣ３を介してＣＯＭ１に接続され、ア
ナログスイッチＦ，Ｈの接続点はコンデンサＣ４を介し
てＣＯＭ２に接続されている。さらに、図には示さない
が、入力端子と出力端子Ｏｎ間に上記と同様の回路が設
けられている。Further, a circuit similar to the above is provided between the input terminal and the output terminal O2. That is, the analog switches E and G are connected in series, and the analog switches F and G are similarly connected.
H is connected in series. The connection point of the analog switches E and G is connected to COM1 via the capacitor C3, and the connection point of the analog switches F and H is connected to COM2 via the capacitor C4. Further, although not shown in the drawing, a circuit similar to the above is provided between the input terminal and the output terminal On.
【００１８】本実施例のサンプルホールド回路は、ホー
ルド用コンデンサの基準電位を従来の１本から、ＣＯＭ
１，ＣＯＭ２の２本へと分割したものである。アナログ
スイッチＡ〜Ｈの具体的構成は前記図５に示す通りであ
り、またアナログスイッチＡ〜Ｈの動作は前記図６のタ
イミングチャートに示す通りである。In the sample hold circuit of this embodiment, the reference potential of the hold capacitor is changed from the conventional one to COM.
It is divided into two, COM1 and COM2. The specific configuration of the analog switches A to H is as shown in FIG. 5, and the operation of the analog switches A to H is as shown in the timing chart of FIG.
【００１９】このような構成であれば、コンデンサＣ
１，Ｃ３の基準電位をＣＯＭ１に、コンデンサＣ２，Ｃ
４の基準電位をＣＯＭ２に与えることによって、アナロ
グスイッチＣ，ＧがＯＮし、Ｃ１，Ｃ３より放電してい
る時に、アナログスイッチＢ，Ｆがサンプルホールドの
ためにＯＮ／ＯＦＦしても、Ｃ１，Ｃ３とＣ２，Ｃ４の
基準電位は、ＣＯＭ１，ＣＯＭ２とに分割されているた
め、従来技術の問題点で述べたようなホールド用コンデ
ンサを介してのカップリングによる電位の変動は起こら
ない。また、ホールド用コンデンサＣ１〜Ｃ４を形成す
るためのｐ型ウェル領域、又はｎ型ウェル領域は、各々
分離しアナログスイッチＡ〜Ｈも各々素子分離すること
により、コンデンサカップリングの起こる原因をなくす
ことができる。With such a configuration, the capacitor C
COM1, the reference potential of C1 and C2,
By applying the reference potential of 4 to COM2, even if the analog switches B and F are turned on / off for sample hold while the analog switches C and G are turned on and discharged from C1 and C3, C1, Since the reference potentials of C3, C2, and C4 are divided into COM1 and COM2, the potential variation due to the coupling through the holding capacitor as described in the problems of the related art does not occur. In addition, the p-type well region or the n-type well region for forming the holding capacitors C1 to C4 is isolated and the analog switches A to H are also isolated from each other, thereby eliminating the cause of capacitor coupling. You can
【００２０】具体的には、図２に示すようにコンデンサ
Ｃ１，Ｃ２が別のＣＯＭに接続されているので、例えば
アナログスイッチＣがＯＮしコンデンサＣ１により放電
している際、次のデータをサンプリングするために、ア
ナログスイッチＢがＯＮ／ＯＦＦする時のスイッチング
ノイズは、コンデンサＣ２でカップリングにてＣＯＭ２
に伝わるが、ＣＯＭ１に伝わることはない。このため、
コンデンサカップリングによる電位変動を未然に防止す
ることができ、サンプリングデータの電位を変えること
なく出力することが可能となる。Specifically, since the capacitors C1 and C2 are connected to different COMs as shown in FIG. 2, for example, when the analog switch C is turned on and the capacitor C1 is discharging, the next data is sampled. Therefore, the switching noise when the analog switch B is turned ON / OFF is COM2 by coupling with the capacitor C2.
But not to COM1. For this reason,
It is possible to prevent potential fluctuations due to capacitor coupling in advance, and it is possible to output the sampling data without changing the potentials.
【００２１】図３は、本実施例素子のコンデンサ部の素
子構造を示す断面図である。半導体基板１０の表面に不
純物拡散層１１が形成され、基板１０上にはゲート絶縁
膜１２を介して多結晶シリコン層１３が形成されてい
る。ここで、拡散層１１，ゲート絶縁膜１２及び多結晶
シリコン層１３からコンデンサが構成される。拡散層１
１は図示しないＭＯＳトランジスタのソース又はドレイ
ンに接続される。多結晶シリコン層１３はＣＯＭ１，Ｃ
ＯＭ２となる。また、多結晶シリコン層１３を形成した
基板上には層間絶縁膜１４が堆積され、この絶縁膜１４
の一部にコンタクトホールを形成した後、金属配線層１
５が形成される。FIG. 3 is a sectional view showing the element structure of the capacitor portion of the element of this embodiment. An impurity diffusion layer 11 is formed on the surface of the semiconductor substrate 10, and a polycrystalline silicon layer 13 is formed on the substrate 10 via a gate insulating film 12. Here, a capacitor is composed of the diffusion layer 11, the gate insulating film 12, and the polycrystalline silicon layer 13. Diffusion layer 1
1 is connected to the source or drain of a MOS transistor (not shown). The polycrystalline silicon layers 13 are COM1 and C
It becomes OM2. In addition, an interlayer insulating film 14 is deposited on the substrate on which the polycrystalline silicon layer 13 is formed.
After forming a contact hole in a part of the metal wiring layer 1
5 is formed.
【００２２】このように本実施例によれば、ホールド用
コンデンサに接続するバイアス端子を従来の１本からＣ
ＯＭ１，ＣＯＭ２の２本に分割し、コンデンサに接続さ
れる回路を電気的に独立させているので、ホールド用コ
ンデンサを介してのカップリングによる電位の変動は起
こらない。このため、サンプリングデータの電位を変え
ずに出力することができ、液晶表示装置の駆動用ＬＳＩ
として極めて有効に使用することができる。As described above, according to this embodiment, the bias terminal connected to the holding capacitor is changed from the conventional one to C.
Since the circuit connected to the capacitor is electrically independent by being divided into two of OM1 and COM2, the potential fluctuation due to the coupling through the holding capacitor does not occur. Therefore, the sampling data can be output without changing the potential, and the driving LSI of the liquid crystal display device can be obtained.
Can be used very effectively as
【００２３】なお、本発明は上述した実施例に限定され
るものではない。実施例では伝送ゲートとして、ＭＯＳ
トランジスタを並列接続したアナログスイッチを用いた
が、制御信号によってＯＮ／ＯＦＦするものであればよ
い。また、実施例では１つのサンプルホールド部に伝送
ゲート及びコンデンサからなる回路を２系統設けたが、
これは必ずしも２つ限るものではなく３以上としてもよ
い。この場合は、コンデンサに接続するバイアス端子を
３つ以上とすればよい。その他、本発明の要旨を逸脱し
ない範囲で、種々変形して実施することができる。The present invention is not limited to the above embodiment. In the embodiment, a MOS is used as the transmission gate.
Although an analog switch in which transistors are connected in parallel is used, any switch that can be turned on / off by a control signal may be used. Further, in the embodiment, two circuits each including the transmission gate and the capacitor are provided in one sample and hold unit.
This is not necessarily limited to two and may be three or more. In this case, the number of bias terminals connected to the capacitor may be three or more. In addition, various modifications can be made without departing from the scope of the present invention.
【００２４】[0024]
【発明の効果】以上詳述したように本発明によれば、ホ
ールド用コンデンサの基準電位を従来の１本から２本へ
と分割したことにより、コンデンサカップリングによる
電位変動を起こすことなく、サンプリングデータの電位
を変えずに出力する回路を得ることができる。As described above in detail, according to the present invention, the reference potential of the holding capacitor is divided from the conventional one into two, so that the sampling can be performed without causing the potential fluctuation due to the capacitor coupling. It is possible to obtain a circuit that outputs without changing the potential of data.
【図１】本発明の一実施例に係わるサンプルホールド回
路を示す回路構成図。FIG. 1 is a circuit configuration diagram showing a sample hold circuit according to an embodiment of the present invention.
【図２】実施例においてノイズ伝達経路が形成されない
理由を示す模式図。FIG. 2 is a schematic diagram showing the reason why a noise transmission path is not formed in the embodiment.
【図３】実施例におけるコンデンサが各々電気的に分離
されていることを示す断面図。FIG. 3 is a cross-sectional view showing that the capacitors in the examples are electrically separated from each other.
【図４】従来のサンプルホールド回路を示す回路構成
図、FIG. 4 is a circuit configuration diagram showing a conventional sample hold circuit,
【図５】アナログスイッチの具体的構成を示す図、FIG. 5 is a diagram showing a specific configuration of an analog switch,
【図６】アナログスイッチの動作を示すタイミングチャ
ート、FIG. 6 is a timing chart showing the operation of an analog switch,
【図７】ノイズ伝達経路を示す模式図。FIG. 7 is a schematic diagram showing a noise transmission path.
Ａ，Ｅ…アナログスイッチ（第１の伝送ゲート）、 Ｂ，Ｆ…アナログスイッチ（第３の伝送ゲート）、 Ｃ，Ｇ…アナログスイッチ（第２の伝送ゲート）、 Ｄ，Ｆ…アナログスイッチ（第４の伝送ゲート）、 Ｃ１，Ｃ３…第１のホールド用コンデンサ、 Ｃ２，Ｃ４…第２のホールド用コンデンサ、 Ｏ１，Ｏ２…出力端子、 １０…半導体基板、 １１…不純物拡散層、 １２…ゲート絶縁膜、 １３…多結晶シリコン層、 １４…層間絶縁膜、 １５…金属配線層。 A, E ... Analog switch (first transmission gate), B, F ... Analog switch (third transmission gate), C, G ... Analog switch (second transmission gate), D, F ... Analog switch (first) 4 transmission gate), C1, C3 ... First holding capacitor, C2, C4 ... Second holding capacitor, O1, O2 ... Output terminal, 10 ... Semiconductor substrate, 11 ... Impurity diffusion layer, 12 ... Gate insulation Film, 13 ... Polycrystalline silicon layer, 14 ... Interlayer insulating film, 15 ... Metal wiring layer.
Claims (4)
れた第１及び第２の伝送ゲートと、入力端子と出力端子
との間に直列に接続された第３及び第４の伝送ゲート
と、第１及び第２の伝送ゲートの接続点と第１のバイア
ス端子との間に接続された第１のコンデンサと、第３及
び第４の伝送ゲートの接続点と第２のバイアス端子との
間に接続された第２のコンデンサとを具備してなり、 第１のバイアス端子と第２のバイアス端子とを電気的又
は回路的に分離したことを特徴とするサンプルホールド
回路。1. A first and second transmission gate connected in series between an input terminal and an output terminal, and a third and fourth transmission gate connected in series between an input terminal and an output terminal. A gate, a first capacitor connected between the connection point of the first and second transmission gates and the first bias terminal, a connection point of the third and fourth transmission gates and the second bias terminal And a second capacitor connected between the first and second bias terminals, the first and second bias terminals being electrically or circuitally separated from each other.
フされ、第１の伝送ゲートは第２の伝送ゲートがオフし
ている期間の一部でオンされ、第３の伝送ゲートは第４
の伝送ゲートがオフしている期間の一部でオンされるこ
とを特徴とする請求項１記載のサンプルホールド回路。2. The second and fourth transmission gates are alternately turned on and off, the first transmission gate is turned on for a part of the period in which the second transmission gate is off, and the third transmission gate. Is the fourth
2. The sample hold circuit according to claim 1, wherein the transmission gate is turned on during a part of the period when the transmission gate is turned off.
れた第１及び第２の伝送ゲートと、入力端子と出力端子
との間に直列に接続された第３及び第４の伝送ゲート
と、第１及び第２の伝送ゲートの接続点と第１のバイア
ス端子との間に接続された第１のコンデンサと、第３及
び第４の伝送ゲートの接続点と第２のバイアス端子との
間に接続された第２のコンデンサと、からなるサンプル
ホールド部を複数個並列に設けたサンプルホールド回路
であって、 前記各サンプルホールド部の入力端子同士を接続すると
共に、同じバイアス端子同士を接続し、第１のバイアス
端子と第２のバイアス端子とを電気的又は回路的に分離
したことを特徴とするサンプルホールド回路。3. A first and second transmission gate connected in series between an input terminal and an output terminal, and a third and fourth transmission gate connected in series between an input terminal and an output terminal. A gate, a first capacitor connected between the connection point of the first and second transmission gates and the first bias terminal, a connection point of the third and fourth transmission gates and the second bias terminal A sample-hold circuit having a plurality of sample-hold sections each including a second capacitor connected in parallel with each other, wherein the input terminals of the sample-hold sections are connected to each other and the same bias terminals are connected to each other. And a first bias terminal and a second bias terminal are electrically or circuitally separated from each other.
フされ、第１の伝送ゲートは第２の伝送ゲートがオフし
ている期間の一部でオンされ、第３の伝送ゲートは第４
の伝送ゲートがオフしている期間の一部でオンされ、か
つ前記各サンプルホールド部における第１，第３の伝送
ゲートがオンする期間が異なることを特徴とする請求項
３記載のサンプルホールド回路。4. The second and fourth transmission gates are alternately turned on and off, the first transmission gate is turned on for a part of a period in which the second transmission gate is off, and the third transmission gate. Is the fourth
4. The sample-hold circuit according to claim 3, wherein the transmission gate is turned on for a part of the off-state, and the first and third transmission gates in each sample-hold section are turned on for different periods. .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4262228A JPH06111595A (en) | 1992-09-30 | 1992-09-30 | Sample hold circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4262228A JPH06111595A (en) | 1992-09-30 | 1992-09-30 | Sample hold circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06111595A true JPH06111595A (en) | 1994-04-22 |
Family
ID=17372862
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4262228A Withdrawn JPH06111595A (en) | 1992-09-30 | 1992-09-30 | Sample hold circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06111595A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015073148A (en) * | 2013-10-01 | 2015-04-16 | セイコーＮｐｃ株式会社 | Sample-and-hold circuit |
| JP2016127422A (en) * | 2014-12-26 | 2016-07-11 | アルプス電気株式会社 | Amplifier circuit and current sensor with the same |
-
1992
- 1992-09-30 JP JP4262228A patent/JPH06111595A/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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