JP2660532B2

JP2660532B2 - Liquid crystal display

Info

Publication number: JP2660532B2
Application number: JP4200388A
Authority: JP
Inventors: 雅彦鈴木; 栄染谷; 昌輝涌井; 克彦鎗田; 弘史鈴木
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1988-02-26
Filing date: 1988-02-26
Publication date: 1997-10-08
Anticipated expiration: 2012-10-08
Also published as: JPH01217323A

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

〔産業上の利用分野〕本発明は、液晶表示装置、特に、薄膜トランジスタ及
び画素電極で画素を構成するアクティブ・マトリックス
方式の液晶表示装置に適用して有効な技術に関するもの
である。〔従来の技術〕本出願人は先に、画素電極を複数に分割したアクティ
ブマトリクス方式の液晶表示装置を提案した（特願昭62
−309601号）。説明の便宜上、その提案内容を本出願で
は第2A図〜第14図に再掲した。本出願ではそれらの図に
関連して第1A図及び第1B図を追加し、先願に対する改良
技術を説明する。なお、本出願に当たり先行技術調査を行った結果、ア
クティブマトリクス液晶表示装置における画素分割技術
は特開昭57−49994号公報、同59−78388号公報、同60−
97322号公報及び同61−77886号公報で公知であることが
判った。〔発明が解決しようとする課題〕上述した先願では、表示パネルトータルの画素欠陥率
を低減できるが、分割された画素電極間のすき間から光
が漏れ、コントラストが悪くなるという問題が判明し
た。本発明の一つの目的は、コントラストを向上させるこ
とのできる液晶表示装置を提供することにある。本発明の他の目的は、TFTへの入射光に起因するTFTの
オフ特性の劣化を低減した液晶表示装置を提供すること
である。本発明の他の目的は、TFTのオフ特性を改善すると共
に液晶に加わる直流成分を押さえることのできる液晶表
示装置を提供することである。本発明の他の目的は、液晶表示装置において、液晶表
示部の画素が不良となる点欠陥を低減することが可能な
技術を提供することにある。本発明の他の目的は、液晶表示装置において、液晶表
示部の点欠陥を見にくくすることが可能な技術を提供す
ることにある。本発明の他の目的は、液晶表示装置において、液晶表
示部の画素が不良となる点欠陥を低減すると共に、液晶
表示部の黒むらを低減することが可能な技術を提供する
ことにある。本発明の他の目的は、液晶表示装置において、前記目
的を達成すると共に、走査信号線の抵抗値を低減しかつ
画素の画素電極と走査信号線との短絡に起因する点欠陥
を低減することが可能な技術を提供することにある。本発明の他の目的は、前記黒むらを低減すると共に、
前記黒むらを低減する保持容量素子の電極の断線を防止
することが可能な技術を提供することにある。本発明の他の目的は、液晶表示装置において、簡単な
構成で前記黒むらを低減することが可能な技術を提供す
ることにある。本発明の他の目的は、液晶表示装置において、液晶表
示部の液晶に加わる直流成分を低減し、前記黒むらを低
減することが可能な技術を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。〔課題を解決するための手段〕第1A図に示す本発明の実施例IIIによれば、画素電極I
TO1〜ITO3間のすきまを埋めるように、遮光膜1,2が設け
られる。第1B図に示す本発明の実施例IVによれば、上記遮光膜
3,4は隣りの走査線GLに電気的に接続される。〔作用〕実施例IIIによれば、画素電極間のすきまを通してバ
ックライト等の光が漏れるという問題がほぼ解消され
る。実施例VIによれば、遮光膜3,4（隣りの走査線GL）と
各分割画素電極間に等価的にコンデンサを形成すること
ができる。以下、本発明の構成について、アクティブ・マトリッ
クス方式のカラー液晶表示装置に本発明を適用した一実
施例とともに説明する。なお、実施例を説明するための全図において、同一機
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。また、先願（特願昭62−309601号）の実施例は（実施
例Ｉ）及び（実施例II）で第2A図〜第14図を参照して先
に説明し、その改良技術を（実施例III）及び（実施例I
V）で第1A図、第1B図を参照して後で説明する。〔実施例〕（実施例Ｉ）本発明の実施例Ｉであるアクティブ・マトリックス方
式のカラー液晶表示装置の液晶表示部の一画素を第2A図
（要部平面図）で示し、第2A図のII−II切断線で切った
断面を第2B図で示す。また、第３図（要部平面図）に
は、第2A図に示す画素を複数配置した液晶表示部の要部
を示す。第2A図乃至第３図に示すように、液晶表示装置は、下
部透明ガラス基板SUB1の内側（液晶側）の表面上に、薄
膜トランジスタTFT及び透明画素電極ITOを有する画素が
構成されている。下部透明ガラス基板SUB1は、例えば、
1.1［mm］程度の厚さで構成されている。各画素は、隣接する２本の走査信号線（ゲート信号線
又は水平信号線）GLと、隣接する２本の映像信号線（ド
レイン信号線又は垂直信号線）DLとの交差領域内（４本
の信号線で囲まれた領域内）に配置されている。走査信
号線GLは、第2A図及び第３図に示すように、列方向に延
在し、行方向に複数本配置されている。映像信号線DL
は、行方向に延在し、列方向に複数本配置されている。各画素の薄膜トランジスタTFTは、画素内において３
つ（複数）に分割され、薄膜トランジスタ（分割薄膜ト
ランジスタ）TFT1、TFT2及びTFT3で構成されている。薄
膜トランジスタTFT1〜TFT3の夫々は、実質的に同一サイ
ズ（チャンネル長と幅が同じ）で構成されている。この
分割された薄膜トランジスタTFT1〜TFT3の夫々は、主
に、ゲート電極GT、絶縁膜GI、ｉ型（真性、intrinsi
c、導電型決定不純物がドープされていない）非晶質Si
半導体層AS、一対のソース電極SD1及びドレイン電極SD2
で構成されている。なお、ソース・ドレインは本来その
間のバイアス極性によって決まり、本表示装置の回路で
はその極性は動作中反転するので、ソース・ドレインは
動作中入れ替わると理解されたい。しかし以下の説明で
も、便宜上一方をソース、他方をドレインと固定して表
現する。前記ゲート電極GTは、第４図（所定の製造工程におけ
る要部平面図）に詳細に示すように、走査信号線GLから
行方向（第2A図及び第４図において下方向）に突出する
Ｔ字形状で構成されている（Ｔ字形状に分岐されてい
る）。つまり、ゲート電極GTは、映像信号線DLと実質的
に平行に延在するように構成されている。ゲート電極GT
は、薄膜トランジスタTFT1〜TFT3の夫々の形成領域まで
突出するように構成されている。薄膜トランジスタTFT1
〜TFT3の夫々のゲート電極GTは、一体に（共通ゲート電
極として）構成されており、同一の走査信号線GLに連続
して形成されている。ゲート電極GTは、薄膜トランジス
タTFTの形成領域において大きい段差をなるべく作らな
いように、単層の第１導電膜g1で構成する。第１導電膜
g1は、例えばスパッタで形成されたクロム（Cr）膜を用
い、1000［Å］程度の膜厚で形成する。このゲート電極GTは、第2A図、第2B図及び第５図に示
されているように、半導体層ASを完全に覆うよう（下方
からみて）それより大き目に形成される。従って、基板
SUB1の下方に蛍光灯等のバックライトを取付けた場合、
この不透明のCrゲート電極GTが影となって、半導体層AS
にはバックライト光が当たらず、前述した光照射による
導電現象すなわちTFTのオフ特性劣化は起きにくくな
る。なお、ゲート電極GTの本来の大きさは、ソース・ド
レイン電極SD1とSD2間をまたがるに最低限必要な（ゲー
ト電極とソース・ドレイン電極の位置合わせ余裕分も含
めて）幅を持ち、チャンネル幅Ｗを決めるその奥行き長
さはソース・ドレイン電極間の距離（チャンネル長）Ｌ
との比、即ち相互コンダクタンスgmを決定するファクタ
W/Lをいくつにするかによって決められる。本実施例におけるゲート電極の大きさは勿論、上述し
た本来の大きさよりも大きくされる。ゲート電極GTのゲート及び遮光の機能面からだけで考
えれば、ゲート電極及びその配線GLは単一の層で一体に
形成しても良く、この場合不透明導電材料としてSiを含
有させたAl、純Al、及びPdを含有させたAl等を選ぶこと
ができる。前記走査信号線GLは、第１導電膜g1及びその上部に設
けられた第２導電膜g2からなる複合膜で構成されてい
る。この走査信号線GLの第１導電膜g1は、前記ゲート電
極GTの第１導電膜g1と同一製造工程で形成され、かつ一
体に構成されている。第２導電膜g2は、例えば、スパッ
タで形成されたアルミニウム（Al）膜を用い、2000〜40
00［Å］程度の膜厚で形成する。第２導電膜g2は、走査
信号線GLの抵抗値を低減し、信号伝達速度の高速化（画
素の情報の書込特性）を図ることができるように構成さ
れている。また、走査信号線GLは、第１導電膜g1の幅寸法に比べ
て第２導電膜g2の幅寸法を小さく構成している。すなわ
ち、走査信号線GLは、その側壁の段差形状をゆるやかに
することができるので、その上層の絶縁膜GIの表面を平
坦化できるように構成されている。絶縁膜GIは、薄膜トランジスタTFT1〜TFT3の夫々のゲ
ート絶縁膜として使用される。絶縁膜GIは、ゲート電極
GT及び走査信号線GLの上層に形成されている。絶縁膜GI
は、例えば、プラズマCVDで形成された窒化珪素膜を用
い、3000［Å］程度の膜厚で形成する。前述のように、
絶縁膜GIの表面は、薄膜トランジスタTFT1〜TFT3の夫々
の形成領域、及び走査信号線GL形成領域において平坦化
されている。ｉ型半導体層ASは、第５図（所定の製造工程における
要部平面図）で詳細に示すように、複数に分割された薄
膜トランジスタTFT1〜TFT3の夫々のチャネル形成領域と
して使用される。複数に分割された薄膜トランジスタTF
T1〜TFT3の夫々のｉ型半導体層ASは、画素内において一
体に構成されている。すなわち、画素の分割された複数
の薄膜トランジスタTFT1〜TFT3の夫々は、１つの（共通
の）ｉ型半導体層ASの島領域で構成されている。ｉ型半
導体層ASは、アモーファスシリコン膜又は多結晶シリコ
ン膜で形成し、約1800［Å］程度の膜厚で形成する。このｉ型半導体層ASは、供給ガスの成分を変えてSi₃N
₄ゲート絶縁膜GIの形成に連続して、同じプラズマCVD装
置で、しかもその装置から外部に露出することなく形成
される。また、オーミックコンタクト用のＰをドープし
たN⁺層もd0（第2B図）も同様に連続して約400［Å］の
厚さに形成される。しかる後、基板SUB1はCVD装置から
外に取り出され、写真処理技術により、N⁺層d0及びｉ層
ASは第2A図、第2B図及び第５図に示すように独立した島
にパターニングされる。このように、画素の複数に分割された薄膜トランジス
タTFT1〜TFT3の夫々のｉ型半導体層ASを一体に構成する
ことにより、薄膜トランジスタTFT1〜TFT3の夫々に共通
のドレイン電極SD2がｉ型半導体層AS（実際には、第１
導電膜g1の膜厚、N⁺型半導体層d0の膜厚及びｉ型半導体
層ASの膜厚とを加算した膜厚に相当する段差）をドレイ
ン電極SD2側からｉ型半導体層AS側に向って１度乗り越
えるだけなので、ドレイン電極SD2が断線する確率が低
くなり、点欠陥の発生する確率を低減することができ
る。つまり、本実施例Ｉでは、ドレイン電極SD2がｉ型
半導体層ASの段差を乗り越える際に画素内に発生する点
欠陥が３分の１に低減できる。また、本実施例Ｉのレイアウトと異なるが、ｉ型半導
体層ASを映像信号線DLが直接乗り越え、この乗り越えた
部分の映像信号線DLをドレイン電極SD2として構成する
場合、映像信号線DL（ドレイン電極SD2）がｉ型半導体
層ASを乗り越える際の断線に起因する線欠陥の発生する
確率を低減することができる。つまり、画素の複数に分
割された薄膜トランジスタTFT1〜TFT3の夫々のｉ型半導
体層ASを一体に構成することにより、映像信号線DL（ド
レイン電極SD2）がｉ型半導体層ASを１度だけしか乗り
越えないためである（実際には、乗り始めと乗り終わり
の２度である）。前記ｉ型半導体層ASは、第2A図及び第５図に詳細に示
すように、走査信号線GLと映像信号線DLとの交差部（ク
ロスオーバ部）の両者間まで延在させて設けられてい
る。この延在させたｉ型半導体層ASは、交差部における
走査信号線GLと映像信号線DLとの短絡を低減するように
構成されている。画素の複数に分割された薄膜トランジスタTFT1〜TFT3
の夫々のソース電極SD1とドレイン電極SD2とは、第2A
図、第2B図及び第６図（所定の製造工程における要部平
面図）で詳細に示すように、ｉ型半導体層AS上に夫々離
隔して設けられている。ソース電極SD1、ドレイン電極S
D2の夫々は、回路のバイアス極性が変ると、動作上、ソ
ースとドレインが入れ替わるように構成されている。つ
まり、薄膜トランジスタTFTは、FETと同様に双方向性で
ある。ソース電極SD1、ドレイン電極SD2の夫々は、N⁺型半導
体層d0に接触する下層側から、第２導電膜d1、第２導電
膜d2、第３導電膜d3を順次重ね合わせて構成されてい
る。ソース電極SD1の第１導電膜d1、第２導電膜d2及び
第３導電膜d3は、ドレイン電極SD2の夫々と同一製造工
程で形成される。第１導電膜d1は、スパッタで形成したクロム膜を用
い、500〜1000［Å］の膜厚（本実施例では、600［Å］
程度の膜厚）で形成する。クロム膜は、膜厚を厚く形成
するとストレスが大きくなるので、2000［Å］程度の膜
厚を越えない範囲で形成する。クロム膜は、N⁺型半導体
層d0との接触が良好である。クロム膜は、後述する第２
導電膜d2のアルミニウムがN⁺型半導体層d0に拡散するこ
とを防止する、所謂バリア層を構成する。第１導電膜d1
としては、クロム膜の他に、高融点金属（Mo,Ti,Ta,W）
膜、高融点金属シリサイド（MoSi₂,TiSi₂,TaSi₂,WSi₂）
膜で形成してもよい。第１導電膜d1を写真処理でパターニングした後、同じ
写真処理用マスクで或は第１導電膜d1をマスクとしてN⁺
層d0が除去される。つまり、ｉ層AS上に残っていたN⁺層
d0は第１導電膜d1以外の部分がセルフアラインで除去さ
れる。このとき、N⁺層d0はその厚さ分は全て除去される
ようエッチされるのでｉ層ASも若干その表面部分でエッ
チされるが、その程度はエッチ時間で制御すれば良い。しかる後第２導電膜d2が、アルミニウムのスパッタリ
ングで3000〜4000［Å］の膜厚（本実施例では、3000
［Å］程度の膜厚）に形成される。アルミニウム膜は、
クロム膜に比べてストレスが小さく、厚い膜厚に形成す
ることが可能で、ソース電極SD1、ドレイン電極SD2及び
映像信号線DLの抵抗値を低減するように構成されてい
る。第２導電膜d2は、薄膜トランジスタTFTの動作速度
の高速化、及び映像信号線DLの信号伝達速度の高速化を
図ることができるように構成されている。つまり、第２
導電膜d2は、画素の書込特性を向上することができる。
第２導電膜d2としては、アルミニウム膜の他に、シリコ
ン（Si）や銅（Cu）を添加物として含有させたアルミニ
ウム膜で形成してもよい。第２導電膜d2の写真処理技術によるパターニング後第
３導電膜d3が、スパッタで形成された透明導電膜（ITO:
ネサ膜）を用い、1000〜2000［Å］の膜厚（本実施例で
は、1200［Å］程度の膜厚）で形成される。この第３導
電膜d3は、ソース電極SD1、ドレイン電極SD2及び映像信
号線DLを構成すると共に、透明画素電極ITOを構成する
ようになっている。ソース電極SD1の第１導電膜d1、ドレイン電極SD2の第
１導電膜d1の夫々は、上層の第２導電膜d2及び第３導電
膜d3に比べてチャネル形成領域側を大きいサイズで構成
している。つまり、第１導電膜d1は、第１導電膜d1と第
２導電膜d2及び第３導電膜d3との間の製造工程における
マスク合せずれが生じても、第２導電膜d2及び第３導電
膜d3に比べて大きいサイズ（第１導電膜d1〜第３導電膜
d3の夫々のチャネル形成領域側がオンザラインでもよ
い）になるように構成されている。ソース電極SD1の第
１導電膜d1、ドレイン電極SD2の第１導電膜d1の夫々
は、薄膜トランジスタTFTのゲート長Ｌを規定するよう
に構成されている。このように、画素の複数に分割された薄膜トランジス
タTFT1〜TFT3において、ソース電極SD1、ドレイン電極S
D2の夫々の第１導電膜d1のチャネル形成領域側を第２導
電膜d2及び第３導電膜d3に比べて大きいサイズで構成す
ることにより、ソース電極SD1、ドレイン電極SD2の夫々
の第１導電膜d1間の寸法で、薄膜トランジスタTFTのゲ
ート長Ｌを規定することができる。第１導電膜d1間の離
隔寸法（ゲート長Ｌ）は、加工精度（パターンニング精
度）で規定することができるので、薄膜トランジスタTF
T1〜TFT3の夫々のゲート長Ｌを均一にすることができ
る。ソース電極SD1は、前記のように、透明画素電極ITOに
接続されている。ソース電極SD1は、ｉ型半導体層ASの
段差形状（第１導電膜g1の膜厚、N⁺層d0の膜厚及びｉ型
半導体層ASの膜厚とを加算した膜厚に相当する段差）に
沿って構成されている。具体的には、ソース電極SD1
は、ｉ型半導体層ASの段差形状に沿って形成された第１
導電膜d1と、この第１導電膜d1の上部にそれに比べて透
明画素電極ITOと接続される側を小さいサイズで形成し
た第２導電膜d2と、この第２導電膜から露出する第１導
電膜d1に接続された第３導電膜d3とで構成されている。
ソース電極SD1の第１導電膜d1は、N⁺型半導体層d0との
接着性が良好であり、かつ、主に第２導電膜d2からの拡
散物に対するバリア層として構成されている。ソース電
極SD1の第２導電膜d2は、第１導電膜d1のクロム膜がス
トレスの増大から厚く形成できず、ｉ型半導体層ASの段
差形状を乗り越えられないので、このｉ型半導体層ASを
乗り越えるために構成されている。つまり、第２導電膜
d2は、厚く形成することでステップカバレッジを向上し
ている。第２導電膜d2は、厚く形成できるので、ソース
電極SD1の抵抗値（ドレイン電極SD2や映像信号線DLにつ
いても同様）の低減に大きく寄与している。第３導電膜
d3は、第２導電膜d2のｉ型半導体層ASに起因する段差形
状を乗り越えることができないので、第２導電膜d2のサ
イズを小さくすることで露出する第１導電膜d1に接続す
るように構成されている。第１導電膜d1と第３導電膜d3
とは、接着性が良好であるばかりか、両者間の接続部の
段差形状が小さいので、確実に接続することができる。このように、薄膜トランジスタTFTのソース電極SD1
を、少なくとも、ｉ型半導体層ASに沿って形成されたバ
リア層としての第１導電膜d1と、この第１導電膜d1の上
部に形成された、第１導電膜に比べて比抵抗値が小さ
く、かつ第１導電膜に比べて小さいサイズの第２導電膜
d2とで構成し、この第２導電膜d2から露出する第１導電
膜d1に透明画素電極ITOである第３導電膜d3を接続する
ことにより、薄膜トランジスタTFTと透明画素電極ITOと
を確実に接続することができるので、断線に起因する点
欠陥を低減することができる。しかも、ソース電極SD1
は、第１導電膜d1によるバリア効果で、抵抗値の小さい
第２導電膜d2（アルミニウム膜）を用いることができる
ので、抵抗値を低減することができる。ドレイン電極SD2は、映像信号線DLと一体に構成され
ており、同一製造工程で形成されている。ドレイン電極
SD2は、映像信号線DLと交差する列方向に突出したＬ字
形状で構成されている。つまり、画素の複数に分割され
た薄膜トランジスタTFT1〜TFT3の夫々のドレイン電極SD
2は、同一の映像信号線DLに接続されている。前記透明画素電極ITOは、各画素毎に設けられてお
り、液晶表示部の画素電極の一方を構成する。透明画素
電極ITOは、画素の複数に分割された薄膜トランジスタT
FT1〜TFT3の夫々に対応して３つの透明画素電極（分割
透明画素電極）ITO1、ITO2及びITO3に分割されている。
透明画素電極ITO1は、薄膜トランジスタTFT1のソース電
極SD1に接続されている。透明画素電極ITO2は、薄膜ト
ランジスタTFT2のソース電極SD1に接続されている。透
明画素電極ITO3は、薄膜トランジスタTFT3のソース電極
SD1に接続されている。透明画素電極ITO1〜ITO3の夫々は、薄膜トランジスタ
TFT1〜TFT3の夫々と同様に、実質的に同一サイズで構成
されている。透明画素電極ITO1〜ITO3の夫々は、薄膜ト
ランジスタTFT1〜TAT3の夫々のｉ型半導体層ASを一体に
構成してある（分割された夫々の薄膜トランジスタTFT
を一個所に集中的に配置してある）ので、Ｌ字形状で構
成している。このように、隣接する２本の走査信号線GLと隣接する
２本の映像信号線DLとの交差領域内に配置された画素の
薄膜トランジスタTFTを複数の薄膜トランジスタTFT1〜T
FT3に分割し、この複数に分割された薄膜トランジスタT
FT1〜TFT3の夫々に複数に分割した透明画素電極ITO1〜I
TO3の夫々を接続することにより、画素の分割された一
部分（例えば、TFT1）が点欠陥になるだけで、画素の全
体としては点欠陥でなくなる（TFT2及びTFT3が点欠陥で
ない）ので、画素全体としての点欠陥を低減することが
できる。また、前記画素の分割された一部の点欠陥は、画素の
全体の面積に比べて小さい（本実施例の場合、画素の３
分の１の面積）ので、前記点欠陥を見にくくすることが
できる。また、前記画素の分割された透明画素電極ITO1〜ITO3
の夫々を実質的に同一サイズで構成することにより、画
素内の点欠陥の面積を均一にすることができる。また、前記画素の分割された透明画素電極ITO1〜ITO3
の夫々を実質的に同一サイズで構成することにより、透
明画素電極ITO1〜ITO3の夫々と共通透明画素電極ITOと
で構成される夫々の液晶容量（Cpix）と、この透明画素
電極ITO1〜ITO3の夫々に付加される透明画素電極ITO1〜
ITO3とゲート電極GTとの重ね合せで生じる重ね合せ容量
（Cgs）とを均一にすることができる。つまり、透明画
素電極ITO1〜ITO3の夫々は液晶容量及び重ね合せ容量を
均一にすることができるので、この重ね合せ容量に起因
する液晶LCの液晶分子に印加されようとする直流成分を
均一とすることができ、この直流成分を相殺する方法を
採用した場合、各画素の液晶にかかる直流成分のばらつ
きを小さくすることができる。薄膜トランジスタTFT及び透明画素電極ITO上には、保
護膜PSV1が設けられている。保護膜PSV1は、主に、薄膜
トランジスタTFTを湿気等から保護するために形成され
ており、透明性が高くしかも耐湿性の良いものを使用す
る。保護膜PSV1は、例えば、プラズマCVDで形成した酸
化珪素膜や窒化珪素膜で形成されており、8000［Å］程
度の膜厚で形成する。薄膜トランジスタTFT上の保護膜PSV1の上部には、外
部光がチャネル形成領域として使用されるｉ型半導体層
ASに入射されないように、遮蔽膜LSが設けられている。
第2A図に示すように、遮蔽膜LSは、点線で囲まれた領域
内に構成されている。遮蔽膜LSは、光に対する遮蔽性が
高い、例えば、アルミニウム膜やクロム膜等で形成され
ており、スパッタで1000［Å］程度の膜厚に形成する。従って、TFT1〜３の共通半導体層ASは上下にある遮光
膜LS及び大き目のゲート電極GTによってサンドイッチに
され、外部の自然光やバックライト光が当たらなくな
る。遮光膜LSとゲート電極GTは半導体層ASより大き目で
ほぼそれと相似形に形成され、両者の大きさはほぼ同じ
とされる（図では境界線が判るようGTをLSより小さ目に
描いている）。なお、バックライトをSUB2側に取り付け、SUB1を観察
側（外部露出側）とすることもでき、この場合は遮光膜
LSはバックライト光の、ゲート電極GTは自然光の遮光体
として働く。薄膜トランジスタTFTは、ゲート電極GTに正のバイア
スを印加すると、ソース−ドレイン間のチャネル抵抗が
小さくなり、バイアスを零にすると、チャネル抵抗は大
きくなるように構成されている。つまり、薄膜トランジ
スタTFTは、透明画素電極ITOに印加される電圧を制御す
るように構成されている。液晶LCは、下部透明ガラス基板SUB1と上部透明ガラス
基板SUB2との間に形成された空間内に、液晶分子の向き
を設定する下部配向膜ORI1及び上部配向膜ORI2に規定さ
れ、封入されている。下部配向膜ORI1は、下部透明ガラス基板SUB1側の保護
膜PSV1の上部に形成される。上部透明ガラス基板SUB2の内側（液晶側）の表面に
は、カラーフィルタFIL、保護膜PSV2、共通透明画素電
極（COM）ITO及び前記上部配向膜ORI2が順次積層して設
けられている。前記共通透明画素電極ITOは、下部透明ガラス基板SUB
1側に画素毎に設けられた透明画素電極ITOに対向し、隣
接する他の共通透明画素電極ITOと一体に構成されてい
る。この共通透明画素電極ITOには、コモン電圧Vcomが
印加されるように構成されている。コモン電圧Vcomは、
映像信号線DLに印加されるロウレベルの駆動電圧Vdmin
とハイレベルの駆動電圧Vdmaxとの中間電位である。カラーフィルタFILは、アクリル樹脂等の樹脂材料で
形成される染色基材に染料を着色して構成されている。
カラーフィルタFILは、画素に対向する位置に各画素毎
に構成され、染め分けられている。すなわち、カラーフ
ィルタFILは、画素と同様に、隣接する２本の走査信号
線GLと隣接する２本の映像信号線DLとの交差領域内に構
成されている。各画素は、カラーフィルタFILの個々の
所定色フィルタ内において、複数に分割されている。カラーフィルタFILは、次のように形成することがで
きる。まず、上部透明ガラス基板SUB2の表面に染色基材
を形成し、フォトリソグラフィ技術で赤色フィルタ形成
領域以外の染色基材を除去する。この後、染色基材を赤
色染料で染め、固着処理を施し、赤色フィルタＲを形成
する。次に、同様な工程を施すことによって、緑色フィ
ルタＧ、青色フィルタＢを順次形成する。このように、カラーフィルタFILの各色フィルタを各
画素と対向する、交差領域内に形成することにより、カ
ラーフィルタFILの各色フィルタ間に、走査信号線GL、
映像信号線DLの夫々が存在するので、それらの存在に相
当する分、各画素とカラーフィルタFILの各色フィルタ
との位置合せ余裕寸法を確保する（位置合せマージンを
大きくする）ことができる。さらに、カラーフィルタFI
Lの各色フィルタを形成する際に、異色フィルタ間の位
置合せ余裕寸法を確保することができる。すなわち、本実施例では、隣接する２本の走査信号線
GLと隣接する２本の映像信号線DLとの交差領域内に画素
を構成し、この画素を複数に分割し、この画素に対向す
る位置にカラーフィルタFILの各色フィルタを形成する
ことにより、前述の点欠陥を低減することができると共
に、各画素と各色フィルタとの位置合せ余裕寸法を確保
することができる。保護膜PSV2は、前記カラーフィルタFILを異なる色に
染め分けた染料が液晶LCに漏れることを防止するために
設けられている。保護膜PSV2は、例えば、アクリル樹
脂，エポキシ樹脂等の透明樹脂材料で形成されている。この液晶表示装置は、下部透明ガラス基板SUB1側、上
部透明ガラス基板SUB2側の夫々の層を別々に形成し、そ
の後、上下透明ガラス基板SUB1及びSUB2を重ね合せ、両
者間に液晶LCを封入することによって組み立てられる。前記液晶表示部の各画素は、第３図に示すように、走
査信号線GLが延在する方向と同一列方向に複数配置さ
れ、画素列X₁,X₂,X₃,X₄,…の夫々を構成している。各画
素列X₁,X₂,X₃,X₄,…の夫々の画素は、薄膜トランジスタ
TFT1〜TFT3及び透明画素電極ITO1〜ITO3の配置位置を同
一に構成している。つまり、画素列X₁,X₃,…の夫々の画
素は、薄膜トランジスタTFT1〜TFT3の配置位置を左側、
透明画素電極ITO1〜ITO3の配置位置を右側に構成してい
る。画素列X₁,X₃,…の夫々の行方向の次段の画素列X₂,X
₄,…の夫々の画素は、画素列X₁,X₃,…の夫々の画素を前
記映像信号線DLに対して線対称で配置した画素で構成さ
れている。すなわち、画素列X₂,X₄,…の夫々の画素は、
薄膜トランジスタTFT1〜TFT3の配置位置を右側、透明画
素電極ITO1〜ITO3の配置位置を左側に構成している。そ
して、画素列X₂,X₄,…の夫々の画素は、画素列X₁,X₃,…
の夫々の画素に対し、列方向に半画素間隔移動させて
（ずらして）配置されている。つまり、画素列Ｘの各画
素間隔を1.0（1.0ピッチ）とすると、次段の画素列Ｘ
は、各画素間隔を1.0とし、前段の画素列Ｘに対して列
方向に0.5画素間隔（0.5ピッチ）ずれている。各画素間
を行方向に延在する映像信号線DLは、各画素列Ｘ間にお
いて、半画素間隔分（0.5ピッチ分）列方向に延在する
ように構成されている。このように、液晶表示部において、薄膜トランジスタ
TFT及び透明画素電極ITOの配置位置が同一の画素を列方
向に複数配置して画素列Ｘを構成し、画素列Ｘの次段の
画素列Ｘを、前段の画素列Ｘの画素を映像信号線DLに対
して線対称で配置した画素で構成し、次段の画素列を前
段の画素列に対して半画素間隔移動させて構成すること
により、第７図（画素とカラーフィルタとを重ね合せた
状態における要部平面図）で示すように、前段の画素列
Ｘの所定色フィルタが形成された画素（例えば、画素列
X₃の赤色フィルタＲが形成された画素）と次段の画素列
Ｘの同一色フィルタが形成された画素（例えば、画素列
X₄の赤色フィルタＲが形成された画素）とを1.5画素間
隔（1.5ピッチ）離隔することができる。つまり、前段
の画素列Ｘの画素は、最っとも近傍の次段の画素列の同
一色フィルタが形成された画素と常時1.5画素間隔分離
隔するように構成されており、カラーフィルタFILはRGB
の三角形配置構造を構成できるようになっている。カラ
ーフィルタFILのRGBの三角形配置構造は、各色の混色を
良くすることができるので、カラー画像の解像度を向上
することができる。また、映像信号線DLは、各画素列Ｘ間において、半画
素間隔分しか列方向に延在しないので、隣接する映像信
号線DLと交差しなくなる。したがって、映像信号線DLの
引き回しをなくしその占有面積を低減することができ、
又映像信号線DLの迂回をなくし多層配線構造を廃止する
ことができる。この液晶表示部の構成を回路的に示すと、第９図（液
晶表示部の等価回路図）に示すようになる。第９図に示
す、XiG,Xi＋1G,…は、緑色フィルタＧが形成される画
素に接続された映像信号線DLである。XiB,Xi＋1B,…
は、青色フィルタＢが形成される画素に接続された映像
信号線DLである。Xi＋1R,Xi＋2R,…は、赤色フィルタＲ
が形成される画素に接続された映像信号線DLである。こ
れらの映像信号線DLは、映像信号駆動回路で選択され
る。Yiは前記第３図及び第７図に示す画素列X₁を選択す
る走査信号線GLである。同様に、Yi＋1,Yi＋2,…の夫々
は、画素列X₂,X₃,…の夫々を選択する走査信号線GLであ
る。これらの走査信号線GLは、垂直走査回路に接続され
ている。前記第2B図の中央部は一画素部分の断面を示している
が、左側は透明ガラス基板SUB1及びSUB2の左側縁部分で
外部引出配線の存在する部分の断面を示している。右側
は、透明ガラス基板SUB1及びSUB2の右側縁部分で外部引
出配線の存在しない部分の断面を示している。第2B図の左側、右側の夫々に示すシール材SLは、液晶
LCを封止するように構成されており、液晶封入口（図示
していない）を除く透明ガラス基板SUB1及びSUB2の縁周
囲全体に沿って形成されている。シール材SLは、例え
ば、エポキシ樹脂で形成されている。前記上部透明ガラス基板SUB2側の共通透明画素電極IT
Oは、少なくとも一個所において、銀ペースト材SILによ
って、下部透明ガラス基板SUB1側に形成された外部引出
配線に接続されている。この外部引出配線は、前述した
ゲート電極GT、ソース電極SD1、ドレイン電極SD2の夫々
と同一製造工程で形成される。前記配向膜ORI1及びORI2、透明画素電極ITO、共通透
明画素電極ITO、保護膜PSV1及びPSV2、絶縁膜GIの夫々
の層は、シール材SLの内側に形成される。偏光板POL
は、下部透明ガラス基板SUB1、上部透明ガラス基板SUB2
の夫々の外側の表面に形成されている。（実施例II）本実施例IIは、前記液晶表示装置の液晶表示部の各画
素の開口率を向上すると共に、液晶にかかる直流成分を
小さくし、液晶表示部の点欠陥を低減しかつ黒むらを低
減した、本発明の他の実施例である。本発明の実施例IIである液晶表示装置の液晶表示部の
一画素を第8A図（要部平面図）に、また同図の左下方に
示した太い実線枠Ｂに囲まれた部分（TFT3とその周辺
部）を３倍に拡大した図を第８図に示す。本実施例IIの液晶表示装置は、第8A及び8B図に示すよ
うに、液晶表示部の各画素内のｉ型半導体層ASを薄膜ト
ランジスタTFT1〜TFT3毎に分割して構成されている。つ
まり、画素の複数に分割された薄膜トランジスタTFT1〜
TFT3の夫々は、独立したｉ型半導体層ASの島領域で構成
されている。このように構成される画素は、映像信号線DLの延在す
る行方向に、薄膜トランジスタTFT1〜TFT3の夫々を均等
に分散し配置することができるので、薄膜トランジスタ
TFT1〜TFT3の夫々に接続される透明画素電極ITO1〜ITO3
の夫々を方形状で構成することができる。方形状で構成
される透明画素電極ITO1〜ITO3の夫々は、画素内におい
て隣接する透明画素電極ITO間の行方向における離隔面
積を低減する（前記第2A図に斜線で示した領域に相当す
る面積を低減する）ことができるので、面積（開口率）
を向上することができる。また、第８図に符号Ａを付けて点線で囲んで示すよう
に、透明画素電極ITO1〜ITO3の夫々の形状を変化させる
場合は、走査信号線GL又は映像信号線DLに対して傾斜す
る角度を有する線（例えば、45度の角度の線）で変化さ
せる。つまり、透明画素電極ITO1〜ITO3の夫々は、走査
信号線GL又は映像信号線DLと平行な線或は直交する線で
形状を変化させた場合に比べて、透明画素電極ITO間の
離隔面積を低減することができるので、開口率を向上す
ることができる。また、透明画素電極ITO1〜ITO3の夫々は、薄膜トラン
ジスタTFTと接続される辺と対向する反対側の辺におい
て、行方向の次段の走査信号線GLと重ね合わされてい
る。この重ね合せは、薄膜トランジスタTFT1〜TFT3のゲ
ート電極GTと同様に、そのゲート電極GTを選択する走査
信号線DL（画素を選択する走査信号線DL）と隣接する次
段の走査信号線DLをＴ字形状に分岐させて行われてい
る。分岐させた走査信号線GLは、薄膜トランジスタTFT
のゲート電極GTと同様に、第１導電膜（クロム膜）g1の
単層で構成されている。前記重ね合せは、透明画素電極
ITO1〜ITO3の夫々を一方の電極とし、次段の走査信号線
GLを容量電極線として用いてそれから分岐された部分を
他方の電極とする保持容量素子（静電容量素子）Caddを
構成する。この保持容量素子Caddの誘電体膜は、薄膜ト
ランジスタTFTのゲート絶縁膜として使用される絶縁膜G
Iと同一層で構成されている。ゲート電極GTは、実施例Ｉと同様半導体層ASより大き
目に形成されるが、本実施例ではTFT1〜３が独立した半
導体層AS毎に形成されているため、各TFT毎に大き目の
パターンが形成されると共に、分岐したゲート配線GL
（g1）に連結される。前記保持容量素子Caddの他のレイアウトを第10図（他
の例の一画素を示す要部平面図）に示し、前記第８図及
び第10図に記載される画素の等価回路を第11図（等価回
路図）に示す。第10図に示す画素の保持容量素子Cadd
は、透明画素電極ITO1〜ITO3の夫々と容量電極線の分岐
させた部分（保持容量素子Caddの他方の電極）との重ね
合せ量を増加させ、保持容量を増加させている。基本的
には、第10図に示す保持容量素子Caddと前記第８図に示
す保持容量素子Caddとは同じである。第11図において、
前述と同様に、Cgsは薄膜トランジスタTFTのゲート電極
GT及びソース電極SD1で形成される重ね合せ容量であ
る。重ね合せ容量Cgsの誘電体膜は絶縁膜GIである。Cpi
xは透明画素電極ITO（PIX）及び共通透明画素電極ITO
（COM）間で形成される液晶容量である。液晶容量Cpix
の誘電体膜は液晶LC、保護膜PSV1及び配向膜ORI1,2であ
る。Vlcは中点電位である。前記保持容量素子Caddは、TFTがスイッチングすると
き、中点電位（画素電極電位）Vlcに対するゲート電位
変化ΔVgの影響を低減するように働く。この様子を式で
表すと ΔVlc＝｛（Cgs/（Cgs＋Cadd＋Cpix）｝×ΔVg となる。ここでΔVlcはΔVgによる中点電位の変化分を
表わす。この変化分ΔVlcは液晶に加わる直流成分の原
因となるが、保持容量Caddを大きくすればする程その値
を小さくすることができる。また、保持容量Caddは放電
時間を長くする作用もあり、TFTがオフした後の映像情
報を長く蓄積する。液晶LCに印加される直流成分の低減
は、液晶LCの寿命を向上し、液晶表示画面の切り替え時
に前の画像が残る所謂焼き付きを低減することができ
る。実施例１で述べたように、ゲート電極GTは半導体層AS
を完全に覆うよう大きくされている分、ソース・ドレイ
ン電極SD1、SD2とのオーバラップ面積が増え、従って寄
生容量Cgsが大きくなり中点電位Vlcはゲート（走査）信
号Vgの影響を受け易くなるという逆効果が生じる。しか
し、保持容量Caddを設けることによりこのデメリットも
解消することができる。また、２本の走査信号線GLと２本の映像信号線DLとの
交差領域内に画素を有する液晶表示装置において、前記
２本の走査信号線GLのうちの一方の走査信号線GLで選択
される画素の薄膜トランジスタTFTを複数に分割し、こ
の分割された薄膜トランジスタTFT1〜TFT3の夫々に透明
画素電極ITOを複数に分割した夫々（ITO1〜ITO3）を接
続し、この分割された透明画素電極ITO1〜ITO3の夫々に
この画素電極ITOを一方の電極とし前記２本の走査信号
線DLのうちの他方の走査信号線DLを容量電極線として用
いて他方の電極とする保持容量素子Caddを構成すること
により、前述のように、画素の分割された一部分が点欠
陥になるだけで、画素の全体としては点欠陥でなくなる
ので、画素の点欠陥を低減することができると共に、前
記保持容量素子Caddで液晶LCに加わる直流成分を低減す
ることができるので、液晶LCの寿命を向上することがで
きる。特に、画素を分割することにより、薄膜トランジ
スタTFTのゲート電極GTとソース電極SD1又はドレイン電
極SD2との短絡に起因する点欠陥を低減することができ
ると共に、透明画素電極ITO1〜ITO3の夫々と保持容量素
子Caddの他方の電極（容量電極線）との短絡に起因する
点欠陥を低減することができる。後者側の点欠陥は本実
施例の場合３分の１になる。この結果、前記画素の分割
された一部の点欠陥は、画素の全体の面積に比べて小さ
いので、前記点欠陥を見にくくすることができる。前記保持容量素子Caddの保持容量は、画素の書込特性
から、液晶容量Cpixに対して４〜８倍（４・Cpix＜Cadd
＜８・Cpix）、重ね合せ容量Cgsに対して８〜32倍（８
・Cgs＜Cadd＜32・Cgs）程度の値に設定する。また、前記走査信号線GLを第１導電膜（クロム膜）g1
に第２導電膜（アルミニウム膜）g2を重ね合せた複合膜
で構成し、前記保持容量素子Caddの他方の電極つまり容
量電極線の分岐された部分を前記複合膜のうちの一層の
第１導電膜g1からなる単層膜で構成することにより、走
査信号線GLの抵抗値を低減し、書込特性を向上すること
ができると共に、保持容量素子Caddの他方の電極に基づ
く段差部に沿って確実に保持容量素子Caddの一方の電極
（透明画素電極ITO）を絶縁膜GI上に接着させることが
できるので、保持容量素子Caddの一方の電極の断線を低
減することができる。また、保持容量素子Caddの他方の電極を単層の第１導
電膜g1で構成し、アルミニウム膜である第２導電膜g2を
構成しないことにより、アルミニウム膜のヒロックによ
る保持容量素子Caddの他方の電極と一方の電極との短絡
を防止することができる。前記保持容量素子Caddを構成するために重ね合わされ
る透明画素電極ITO1〜ITO3の夫々と容量電極線の分岐さ
れた部分との間の一部には、前記ソース電極SD1と同様
に、分岐された部分の段差形状を乗り越える際に透明画
素電極ITOが断線しないように、第１導電膜d1及び第２
導電膜d2で構成された島領域が設けられている。この島
領域は、透明画素電極ITOの面積（開口率）を低下しな
いように、できる限り小さく構成する。このように、前記保持容量素子Caddの一方の電極とそ
の誘電体膜として使用される絶縁膜GIとの間に、第１導
電膜d1とその上に形成された第１導電膜d1に比べて比抵
抗値が小さくかつサイズが小さい第２導電膜d2とで形成
された下地層を構成し、前記一方の電極（第３導電膜d
3）を前記下地層の第２導電膜d2から露出する第１導電
膜d1に接続することにより、保持容量素子Caddの他方の
電極に基づく段差部に沿って確実に保持容量素子Caddの
一方の電極を接着させることができるので、保持容量素
子Caddの一方の電極の断線を低減することができる。前記画素の透明画素電極ITOに保持容量素子Caddを設
けた液晶表示装置の液晶表示部は、第13図（液晶表示部
を示す等価回路図）に示すように構成されている。液晶
表示部は、画素、走査信号線GL及び映像信号線DLを含む
単位基本パターンの繰返しで構成されている。容量電極
線として使用される最終段の走査信号線GL（又は初段の
走査信号線GL）は、第13図に示すように、共通透明画素
電極（Vcom）ITOに接続する。共通透明画素電極ITOは、
前記第2B図に示すように、液晶表示装置の周縁部におい
て銀ペースト材SLによって外部引出配線に接続されてい
る。しかも、この外部引出配線の一部の導電層（g1及び
g2）は走査信号線GLと同一製造工程で構成されている。
この結果、最終段の走査信号線GL（容量電極線）は、共
通透明画素電極ITOに簡単に接続することができる。このように、容量電極線の最終段を前記画素の共通透
明画素電極（Vcom）ITOに接続することにより、最終段
の容量電極線は外部引出配線の一部の導電層と一体に構
成することができ、しかも共通透明画素電極ITOは前記
外部引出配線に接続されているので、簡単な構成で最終
段の容量電極線を共通透明画素電極ITOに接続すること
ができる。また、液晶表示装置は、先に本願出願人によって出願
された特願昭62−95125号に記載される直流相殺方式（D
Cキャンセル方式）に基づき、第12図（タイムチャー
ト）に示すように、走査信号線DLの駆動電圧を制御する
ことによってさらに液晶LCに加わる直流成分を低減する
ことができる。第12図において、Viは任意の走査信号線
GLの駆動電圧、Vi＋１はその次段の走査信号線GLの駆動
電圧である。Veeは走査信号線GLに印加されるロウレベ
ルの駆動電圧Vdmin、Vddは走査信号線GLに印加されるハ
イレベルの駆動電圧Vdmaxである。各時刻ｔ＝t₁〜t₄に
おける中点電位Vlc（第11図参照）の電圧変化分ΔV₁〜
ΔV₄は次のようになる。ｔ＝t₁:ΔV₁＝−（Cgs/C）・V2 ｔ＝t₂:ΔV₂＝＋（Cgs/C）・（V1＋V2）−（Cadd/C）・
V2 ｔ＝t₃:ΔV₃＝−（Cgs/C）・V1＋（Cadd/C）・（V1＋V
2）ｔ＝t₄:ΔV₄＝−（Cadd/C）・V1 ただし、画素の合計の容量:C＝Cgs＋Cpix＋Cadd ここで、走査信号線GLに印加される駆動電圧が充分で
あれば（下記BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a technology effective when applied to a liquid crystal display device, in particular, an active matrix type liquid crystal display device in which pixels are constituted by thin film transistors and pixel electrodes. [Prior Art] The present applicant has previously proposed an active matrix type liquid crystal display device in which a pixel electrode is divided into a plurality of pixels (Japanese Patent Application No. Sho 62).
No. 309601). For convenience of explanation, the contents of the proposal are reproduced in FIGS. 2A to 14 in the present application. In the present application, FIG. 1A and FIG. 1B are added in relation to those figures, and an improved technique for the earlier application will be described. In addition, as a result of conducting a prior art search for the present application, the pixel division technology in an active matrix liquid crystal display device is disclosed in JP-A-57-49994, JP-A-59-78388, and JP-A-60-78388.
It was found to be known in JP-A-97322 and JP-A-61-77886. [Problem to be Solved by the Invention] In the above-mentioned prior application, although the pixel defect rate of the display panel as a whole can be reduced, it has been found that light leaks from a gap between the divided pixel electrodes, and the contrast deteriorates. An object of the present invention is to provide a liquid crystal display device capable of improving contrast. Another object of the present invention is to provide a liquid crystal display device in which degradation of TFT off characteristics caused by light incident on the TFT is reduced. Another object of the present invention is to provide a liquid crystal display device capable of improving the TFT off-characteristics and suppressing a DC component applied to the liquid crystal. Another object of the present invention is to provide a technique in a liquid crystal display device capable of reducing point defects in which pixels of a liquid crystal display section become defective. It is another object of the present invention to provide a technique capable of making it difficult to see a point defect in a liquid crystal display portion in a liquid crystal display device. Another object of the present invention is to provide a technique capable of reducing a point defect in which a pixel of a liquid crystal display section becomes defective and reducing black unevenness of the liquid crystal display section in a liquid crystal display device. Another object of the present invention is to achieve the above object, reduce the resistance value of a scanning signal line, and reduce point defects caused by a short circuit between a pixel electrode of a pixel and the scanning signal line in a liquid crystal display device. Is to provide a possible technology. Another object of the present invention is to reduce the black unevenness,
It is an object of the present invention to provide a technique capable of preventing disconnection of an electrode of a storage capacitor element for reducing the black unevenness. It is another object of the present invention to provide a technique capable of reducing the black unevenness with a simple configuration in a liquid crystal display device. It is another object of the present invention to provide a technique capable of reducing a DC component applied to liquid crystal of a liquid crystal display unit in a liquid crystal display device, thereby reducing the black unevenness. The above and other objects and novel features of the present invention are as follows.
It will become apparent from the description of the present specification and the accompanying drawings. [Means for Solving the Problems] According to Embodiment III of the present invention shown in FIG.
Light shielding films 1 and 2 are provided so as to fill the gap between TO1 and ITO3. According to Embodiment IV of the present invention shown in FIG. 1B, the light-shielding film
3 and 4 are electrically connected to the adjacent scanning line GL. [Operation] According to Embodiment III, the problem that light from a backlight or the like leaks through a gap between pixel electrodes is almost eliminated. According to Embodiment VI, a capacitor can be equivalently formed between the light shielding films 3 and 4 (adjacent scanning lines GL) and each divided pixel electrode. Hereinafter, the configuration of the present invention will be described together with an embodiment in which the present invention is applied to an active matrix type color liquid crystal display device. In all the drawings for describing the embodiments, components having the same function are denoted by the same reference numerals, and their repeated description will be omitted. The embodiments of the prior application (Japanese Patent Application No. 62-309601) are described in (Example I) and (Example II) with reference to FIGS. Example III) and Example I
V) will be described later with reference to FIGS. 1A and 1B. [Example] (Example I) One pixel of a liquid crystal display portion of an active matrix type color liquid crystal display device according to Example I of the present invention is shown in FIG. A cross section taken along the line II-II is shown in FIG. 2B. FIG. 3 (a plan view of a main part) shows a main part of a liquid crystal display unit in which a plurality of pixels shown in FIG. 2A are arranged. As shown in FIG. 2A to FIG. 3, in the liquid crystal display device, a pixel having a thin film transistor TFT and a transparent pixel electrode ITO is formed on a surface inside (liquid crystal side) of a lower transparent glass substrate SUB1. The lower transparent glass substrate SUB1 is, for example,
It has a thickness of about 1.1 [mm]. Each pixel is located within an intersection area (4 lines) between two adjacent scanning signal lines (gate signal lines or horizontal signal lines) GL and two adjacent video signal lines (drain signal lines or vertical signal lines) DL. (In the area surrounded by the signal lines of FIG. 3). As shown in FIGS. 2A and 3, a plurality of scanning signal lines GL extend in the column direction and are arranged in the row direction. Video signal line DL
Extend in the row direction and are arranged in the column direction. The thin film transistor TFT of each pixel has 3
And a plurality of thin film transistors (divided thin film transistors) TFT1, TFT2 and TFT3. Each of the thin film transistors TFT1 to TFT3 has substantially the same size (the same channel length and width). Each of the divided thin film transistors TFT1 to TFT3 mainly includes a gate electrode GT, an insulating film GI, and an i-type (intrinsic, intrinsic)
c, non-doped conductivity type determining impurities) amorphous Si
Semiconductor layer AS, a pair of source electrode SD1 and drain electrode SD2
It is composed of It should be understood that the source and the drain are originally determined by the bias polarity between them, and the polarity of the circuit of the present display device is inverted during the operation, so that the source and the drain are switched during the operation. However, also in the following description, for convenience, one is fixed as a source and the other is fixed as a drain. As shown in detail in FIG. 4 (a plan view of a main part in a predetermined manufacturing process), the gate electrode GT projects from the scanning signal line GL in the row direction (downward in FIGS. 2A and 4). It is configured in a T-shape (branched into a T-shape). That is, the gate electrode GT is configured to extend substantially parallel to the video signal line DL. Gate electrode GT
Are configured to protrude to respective formation regions of the thin film transistors TFT1 to TFT3. Thin film transistor TFT1
To TFT3 are integrally formed (as a common gate electrode) and are formed continuously on the same scanning signal line GL. The gate electrode GT is formed of a single-layer first conductive film g1 so that a large step is not formed as much as possible in the formation region of the thin film transistor TFT. First conductive film
g1 is formed with a film thickness of about 1000 [Å] using, for example, a chromium (Cr) film formed by sputtering. As shown in FIGS. 2A, 2B, and 5, this gate electrode GT is formed larger than that so as to completely cover the semiconductor layer AS (as viewed from below). Therefore, the substrate
When a backlight such as a fluorescent lamp is attached below SUB1,
This opaque Cr gate electrode GT becomes a shadow, and the semiconductor layer AS
Is not irradiated with the backlight, and the above-described conduction phenomenon due to the light irradiation, that is, the deterioration of the TFT off characteristics is less likely to occur. Note that the original size of the gate electrode GT has a minimum width (including a margin for the alignment between the gate electrode and the source / drain electrode) extending across the source / drain electrodes SD1 and SD2, and a channel width. The depth length that determines W is the distance (channel length) L between the source and drain electrodes.
, The factor that determines the transconductance gm
It is determined by the number of W / L. The size of the gate electrode in this embodiment is, of course, larger than the original size described above. Considering only the gate electrode GT and the light shielding function, the gate electrode and its wiring GL may be integrally formed in a single layer, in this case, Al containing Si as an opaque conductive material, pure Al or Pd-containing Al can be selected. The scanning signal line GL is formed of a composite film including a first conductive film g1 and a second conductive film g2 provided thereon. The first conductive film g1 of the scanning signal line GL is formed in the same manufacturing process as the first conductive film g1 of the gate electrode GT, and is integrally formed. The second conductive film g2 is, for example, an aluminum (Al) film formed by sputtering,
It is formed with a thickness of about 00 [Å]. The second conductive film g2 is configured to reduce the resistance value of the scanning signal line GL and increase the signal transmission speed (write characteristics of pixel information). Further, the scanning signal line GL is configured such that the width of the second conductive film g2 is smaller than the width of the first conductive film g1. That is, the scanning signal line GL can be formed so that the step shape of the side wall thereof is gentle, so that the surface of the upper insulating film GI can be flattened. The insulating film GI is used as each gate insulating film of the thin film transistors TFT1 to TFT3. The insulating film GI is the gate electrode
It is formed above the GT and the scanning signal line GL. Insulating film GI
Is formed, for example, using a silicon nitride film formed by plasma CVD and having a thickness of about 3000 [Å]. As aforementioned,
The surface of the insulating film GI is flattened in a region where each of the thin film transistors TFT1 to TFT3 is formed and a region where the scanning signal line GL is formed. The i-type semiconductor layer AS is used as a channel forming region of each of the plurality of divided thin film transistors TFT1 to TFT3 as shown in detail in FIG. 5 (a plan view of a main part in a predetermined manufacturing process). Thin-film transistor TF divided into multiple
Each of the i-type semiconductor layers AS of T1 to TFT3 is integrally formed in the pixel. That is, each of the plurality of thin film transistors TFT1 to TFT3 in which the pixel is divided is formed of one (common) island region of the i-type semiconductor layer AS. The i-type semiconductor layer AS is formed of an amorphous silicon film or a polycrystalline silicon film, and has a thickness of about 1800 [Å]. This i-type semiconductor layer AS is made of Si ₃ N
_{Fourth, following} the formation of the gate insulating film GI, the gate insulating film GI is formed in the same plasma CVD apparatus without being exposed to the outside from the apparatus. Similarly, a P-doped N ⁺ layer for ohmic contact and d0 (FIG. 2B) are similarly formed to a thickness of about 400 [Å] continuously. Thereafter, the substrate SUB1 is taken out of the CVD apparatus, and the N ⁺ layer d0 and the i layer
AS is patterned into independent islands as shown in FIGS. 2A, 2B and 5. As described above, by integrally configuring the respective i-type semiconductor layers AS of the thin-film transistors TFT1 to TFT3 divided into a plurality of pixels, the drain electrode SD2 common to each of the thin-film transistors TFT1 to TFT3 forms the i-type semiconductor layer AS ( In fact, the first
A step corresponding to the sum of the thickness of the conductive film g1, the thickness of the N ⁺ type semiconductor layer d0, and the thickness of the i-type semiconductor layer AS) from the drain electrode SD2 side to the i-type semiconductor layer AS side. Only once, the probability of disconnection of the drain electrode SD2 decreases, and the probability of occurrence of point defects can be reduced. That is, in the embodiment I, the point defect generated in the pixel when the drain electrode SD2 gets over the step of the i-type semiconductor layer AS can be reduced to one third. Although different from the layout of the embodiment I, when the video signal line DL directly goes over the i-type semiconductor layer AS, and the video signal line DL in the portion where the video signal line DL goes over is formed as the drain electrode SD2, the video signal line DL (drain) It is possible to reduce the probability of occurrence of line defects due to disconnection when the electrode SD2) gets over the i-type semiconductor layer AS. That is, by integrally forming the respective i-type semiconductor layers AS of the thin-film transistors TFT1 to TFT3 divided into a plurality of pixels, the video signal line DL (drain electrode SD2) passes over the i-type semiconductor layer AS only once. There is no such thing (actually, twice at the start and end of the ride). As shown in detail in FIGS. 2A and 5, the i-type semiconductor layer AS is provided so as to extend between both intersections (crossover portions) of the scanning signal lines GL and the video signal lines DL. ing. The extended i-type semiconductor layer AS is configured to reduce a short circuit between the scanning signal line GL and the video signal line DL at the intersection. Thin-film transistor TFT1 to TFT3 divided into multiple pixels
The source electrode SD1 and the drain electrode SD2 of the
As shown in detail in FIG. 2, FIG. 2B, and FIG. 6 (a plan view of a main part in a predetermined manufacturing process), they are separately provided on the i-type semiconductor layer AS. Source electrode SD1, drain electrode S
Each of D2 is configured so that, when the bias polarity of the circuit changes, the source and the drain are switched in operation. That is, the thin film transistor TFT is bidirectional, like the FET. Each of the source electrode SD1 and the drain electrode SD2 is configured by sequentially stacking a second conductive film d1, a second conductive film d2, and a third conductive film d3 from the lower side in contact with the N ⁺ type semiconductor layer d0. . The first conductive film d1, the second conductive film d2, and the third conductive film d3 of the source electrode SD1 are formed in the same manufacturing process as each of the drain electrode SD2. The first conductive film d1 uses a chromium film formed by sputtering and has a thickness of 500 to 1000 [Å] (in this embodiment, 600 [Å]).
(About the same thickness). The chromium film is formed in a range that does not exceed about 2000 [Å] because the stress increases when the chromium film is formed thick. The chromium film has good contact with the N ⁺ type semiconductor layer d0. The chromium film is formed by a second
It forms a so-called barrier layer that prevents aluminum of the conductive film d2 from diffusing into the N ⁺ type semiconductor layer d0. First conductive film d1
In addition to chromium film, refractory metals (Mo, Ti, Ta, W)
Film, refractory metal silicide (MoSi ₂ , TiSi ₂ , TaSi ₂ , WSi ₂ )
It may be formed of a film. After patterning the first conductive film d1 by photo processing, the same photo processing mask or N ⁺
Layer d0 is removed. That is, the N ⁺ layer remaining on the i-layer AS
As for d0, portions other than the first conductive film d1 are removed by self-alignment. At this time, since the N ⁺ layer d0 is etched so as to completely remove its thickness, the i layer AS is also slightly etched at its surface, but the degree may be controlled by the etching time. Thereafter, the second conductive film d2 is formed to a thickness of 3000 to 4000 [Å] by sputtering of aluminum (in this embodiment, 3000 to 4000 [Å]).
[Å]. The aluminum film is
The stress is smaller than that of the chromium film, it can be formed in a thick film, and the resistance value of the source electrode SD1, the drain electrode SD2 and the video signal line DL is reduced. The second conductive film d2 is configured to increase the operation speed of the thin film transistor TFT and increase the signal transmission speed of the video signal line DL. That is, the second
The conductive film d2 can improve the writing characteristics of the pixel.
The second conductive film d2 may be formed of an aluminum film containing silicon (Si) or copper (Cu) as an additive, in addition to the aluminum film. After patterning the second conductive film d2 by a photoprocessing technique, a third conductive film d3 is formed by a transparent conductive film (ITO:
The film is formed to a thickness of 1000 to 2000 [Å] (in this embodiment, about 1200 [の]). The third conductive film d3 forms the source electrode SD1, the drain electrode SD2, and the video signal line DL, and also forms the transparent pixel electrode ITO. Each of the first conductive film d1 of the source electrode SD1 and the first conductive film d1 of the drain electrode SD2 has a larger size on the channel forming region side than the upper second conductive film d2 and the third conductive film d3. I have. That is, even if a mask misalignment occurs in the manufacturing process between the first conductive film d1 and the second conductive film d2 and the third conductive film d3, the first conductive film d2 and the third conductive film Larger size than the film d3 (the first conductive film d1 to the third conductive film
Each of the channel forming regions d3 may be on the line). Each of the first conductive film d1 of the source electrode SD1 and the first conductive film d1 of the drain electrode SD2 is configured to define the gate length L of the thin film transistor TFT. As described above, in the thin film transistors TFT1 to TFT3 divided into a plurality of pixels, the source electrode SD1 and the drain electrode S
By configuring the channel forming region side of each first conductive film d1 of D2 with a size larger than the second conductive film d2 and the third conductive film d3, the first conductive film d1 of each of the source electrode SD1 and the drain electrode SD2 is formed. The dimension between the films d1 can define the gate length L of the thin film transistor TFT. Since the separation dimension (gate length L) between the first conductive films d1 can be defined by processing accuracy (patterning accuracy), the thin film transistor TF
The gate length L of each of T1 to TFT3 can be made uniform. The source electrode SD1 is connected to the transparent pixel electrode ITO as described above. The source electrode SD1 has a step shape of the i-type semiconductor layer AS (a step corresponding to a thickness obtained by adding the thickness of the first conductive film g1, the thickness of the N ⁺ layer d0, and the thickness of the i-type semiconductor layer AS). It is configured along. Specifically, the source electrode SD1
Represents a first portion formed along the step shape of the i-type semiconductor layer AS.
A conductive film d1, a second conductive film d2 formed on the upper side of the first conductive film d1 and connected to the transparent pixel electrode ITO with a smaller size, and a first conductive film exposed from the second conductive film. And a third conductive film d3 connected to the film d1.
The first conductive film d1 of the source electrode SD1 has good adhesion to the N ⁺ -type semiconductor layer d0, and is mainly configured as a barrier layer against diffusion from the second conductive film d2. Since the second conductive film d2 of the source electrode SD1 cannot form a thick chrome film of the first conductive film d1 due to an increase in stress and cannot overcome the step of the i-type semiconductor layer AS, the second conductive film d2 is It is configured to get over. That is, the second conductive film
d2 improves the step coverage by being formed thick. Since the second conductive film d2 can be formed thick, it greatly contributes to a reduction in the resistance value of the source electrode SD1 (the same applies to the drain electrode SD2 and the video signal line DL). Third conductive film
Since d3 cannot get over the stepped shape caused by the i-type semiconductor layer AS of the second conductive film d2, the d3 is connected to the exposed first conductive film d1 by reducing the size of the second conductive film d2. It is configured. First conductive film d1 and third conductive film d3
In addition to the fact that the adhesiveness is good, the connection between the two has a small step, so that the connection can be surely made. Thus, the source electrode SD1 of the thin film transistor TFT
At least a first conductive film d1 as a barrier layer formed along the i-type semiconductor layer AS and a specific resistance value higher than the first conductive film formed on the first conductive film d1. A second conductive film that is small and smaller in size than the first conductive film
The thin film transistor TFT is connected to the transparent pixel electrode ITO by connecting the third conductive film d3 which is a transparent pixel electrode ITO to the first conductive film d1 exposed from the second conductive film d2. Therefore, point defects due to disconnection can be reduced. Moreover, the source electrode SD1
Since the second conductive film d2 (aluminum film) having a small resistance value can be used due to the barrier effect of the first conductive film d1, the resistance value can be reduced. The drain electrode SD2 is formed integrally with the video signal line DL, and is formed in the same manufacturing process. Drain electrode
SD2 is formed in an L-shape protruding in the column direction intersecting with the video signal line DL. That is, each of the drain electrodes SD of the thin film transistors TFT1 to TFT3 divided into a plurality of pixels
2 are connected to the same video signal line DL. The transparent pixel electrode ITO is provided for each pixel, and constitutes one of the pixel electrodes of the liquid crystal display unit. The transparent pixel electrode ITO is a thin film transistor T divided into a plurality of pixels.
Each of FT1 to TFT3 is divided into three transparent pixel electrodes (divided transparent pixel electrodes) ITO1, ITO2, and ITO3.
The transparent pixel electrode ITO1 is connected to the source electrode SD1 of the thin film transistor TFT1. The transparent pixel electrode ITO2 is connected to the source electrode SD1 of the thin film transistor TFT2. The transparent pixel electrode ITO3 is the source electrode of the thin film transistor TFT3
Connected to SD1. Each of the transparent pixel electrodes ITO1 to ITO3 is a thin film transistor
Like each of TFT1 to TFT3, they have substantially the same size. Each of the transparent pixel electrodes ITO1 to ITO3 is formed integrally with each of the i-type semiconductor layers AS of the thin film transistors TFT1 to TAT3 (each of the divided thin film transistors TFT
Are concentrated in one place), so that it is configured in an L-shape. In this manner, the thin film transistor TFT of the pixel arranged in the intersection area between the two adjacent scanning signal lines GL and the two adjacent video signal lines DL is replaced with a plurality of thin film transistors TFT1 to TFT
FT3, and the thin-film transistor T
Transparent pixel electrodes ITO1 to I divided into multiples for each of FT1 to TFT3
By connecting each of TO3, only a part of the divided pixel (for example, TFT1) becomes a point defect and the whole pixel is not a point defect (TFT2 and TFT3 are not a point defect). Point defects can be reduced. In addition, the point defect of the divided part of the pixel is smaller than the entire area of the pixel (in the case of the present embodiment, 3% of the pixel).
(One-half the area), so that the point defect can be made difficult to see. Further, the transparent pixel electrodes ITO1 to ITO3 obtained by dividing the pixels.
Are made to have substantially the same size, the area of the point defect in the pixel can be made uniform. Further, the transparent pixel electrodes ITO1 to ITO3 obtained by dividing the pixels.
Are configured to have substantially the same size, so that each of the liquid crystal capacitors (Cpix) composed of each of the transparent pixel electrodes ITO1 to ITO3 and the common transparent pixel electrode ITO and the transparent pixel electrodes ITO1 to ITO3 Transparent pixel electrodes ITO1 to
The overlapping capacitance (Cgs) generated by the overlapping of the ITO3 and the gate electrode GT can be made uniform. That is, since each of the transparent pixel electrodes ITO1 to ITO3 can make the liquid crystal capacitance and the overlap capacitance uniform, the DC component to be applied to the liquid crystal molecules of the liquid crystal LC caused by the overlap capacitance is made uniform. When the method of canceling out the direct current component is adopted, the variation of the direct current component applied to the liquid crystal of each pixel can be reduced. On the thin film transistor TFT and the transparent pixel electrode ITO, a protective film PSV1 is provided. The protective film PSV1 is mainly formed to protect the thin film transistor TFT from moisture and the like, and uses a film having high transparency and good moisture resistance. The protective film PSV1 is formed of, for example, a silicon oxide film or a silicon nitride film formed by plasma CVD, and has a thickness of about 8000 [Å]. On top of the protective film PSV1 on the thin film transistor TFT, an i-type semiconductor layer where external light is used as a channel formation region
A shielding film LS is provided so as not to be incident on the AS.
As shown in FIG. 2A, the shielding film LS is configured in a region surrounded by a dotted line. The shielding film LS is formed of, for example, an aluminum film, a chromium film, or the like having a high light shielding property, and is formed to a thickness of about 1000 [Å] by sputtering. Accordingly, the common semiconductor layers AS of the TFTs 1 to 3 are sandwiched by the upper and lower light shielding films LS and the large gate electrodes GT, so that external natural light or backlight does not shine. The light-shielding film LS and the gate electrode GT are larger than the semiconductor layer AS and are substantially similar to the semiconductor layer AS, and have substantially the same size (in the figure, GT is drawn smaller than LS so that the boundary line can be seen). . Note that the backlight can be attached to the SUB2 side, and the SUB1 can be the observation side (exposed side).
LS functions as a backlight for the backlight, and the gate electrode GT functions as a light shield for natural light. The thin film transistor TFT is configured such that when a positive bias is applied to the gate electrode GT, the channel resistance between the source and the drain decreases, and when the bias is set to zero, the channel resistance increases. That is, the thin film transistor TFT is configured to control the voltage applied to the transparent pixel electrode ITO. The liquid crystal LC is defined and enclosed in a lower alignment film ORI1 and an upper alignment film ORI2 for setting the direction of liquid crystal molecules in a space formed between the lower transparent glass substrate SUB1 and the upper transparent glass substrate SUB2. . The lower alignment film ORI1 is formed above the protective film PSV1 on the lower transparent glass substrate SUB1 side. On the inner (liquid crystal side) surface of the upper transparent glass substrate SUB2, a color filter FIL, a protective film PSV2, a common transparent pixel electrode (COM) ITO, and the upper alignment film ORI2 are sequentially laminated. The common transparent pixel electrode ITO has a lower transparent glass substrate SUB
One side faces the transparent pixel electrode ITO provided for each pixel, and is configured integrally with another adjacent common transparent pixel electrode ITO. The common transparent pixel electrode ITO is configured to be applied with a common voltage Vcom. The common voltage Vcom is
Low-level drive voltage Vdmin applied to video signal line DL
And a high-level drive voltage Vdmax. The color filter FIL is configured by coloring a dye on a dyed base material formed of a resin material such as an acrylic resin.
The color filter FIL is configured for each pixel at a position facing the pixel and is dyed separately. That is, the color filter FIL is configured in an intersection area between two adjacent scanning signal lines GL and two adjacent video signal lines DL, similarly to the pixel. Each pixel is divided into a plurality of parts in each predetermined color filter of the color filter FIL. The color filter FIL can be formed as follows. First, a dyed base material is formed on the surface of the upper transparent glass substrate SUB2, and the dyed base material other than the red filter forming region is removed by photolithography. Thereafter, the dyed substrate is dyed with a red dye and subjected to a fixing treatment to form a red filter R. Next, by performing similar steps, a green filter G and a blue filter B are sequentially formed. As described above, by forming each color filter of the color filter FIL in the intersection area facing each pixel, the scanning signal lines GL,
Since each of the video signal lines DL is present, a margin for alignment between each pixel and each color filter of the color filter FIL can be secured (enlargement of the alignment margin) corresponding to the existence of each of the video signal lines DL. Furthermore, color filter FI
When forming each color filter of L, it is possible to secure a margin for alignment between different color filters. That is, in this embodiment, two adjacent scanning signal lines are used.
A pixel is formed in an intersection area between the GL and two adjacent video signal lines DL, the pixel is divided into a plurality of pixels, and each color filter of the color filter FIL is formed at a position facing the pixel. Point defects can be reduced, and the alignment margin between each pixel and each color filter can be secured. The protective film PSV2 is provided in order to prevent the dye obtained by dyeing the color filter FIL into different colors from leaking into the liquid crystal LC. The protective film PSV2 is formed of, for example, a transparent resin material such as an acrylic resin or an epoxy resin. In this liquid crystal display device, the respective layers on the lower transparent glass substrate SUB1 side and the upper transparent glass substrate SUB2 side are separately formed, then the upper and lower transparent glass substrates SUB1 and SUB2 are overlapped, and the liquid crystal LC is sealed between the two. Assembled by As shown in FIG. 3, a plurality of pixels of the liquid crystal display unit are arranged in the same column direction as the direction in which the scanning signal lines GL extend, and pixel columns X ₁ , X ₂ , X ₃ , X ₄ ,. Each of which constitutes. Each pixel of each pixel row X ₁ , X ₂ , X ₃ , X ₄ ,.
The arrangement positions of TFT1 to TFT3 and transparent pixel electrodes ITO1 to ITO3 are the same. In other words, the respective pixels of the pixel rows X ₁ , X ₃ ,...
The arrangement positions of the transparent pixel electrodes ITO1 to ITO3 are configured on the right side. The next row of pixel columns X ₂ , X in the row direction of the pixel columns X ₁ , X ₃ ,.
Each of the pixels ₄ ,... Is constituted by a pixel in which each pixel of a pixel column X ₁ , X ₃ ,. That is, each pixel in the pixel rows X ₂ , X ₄ ,.
The arrangement positions of the thin film transistors TFT1 to TFT3 are on the right side, and the arrangement positions of the transparent pixel electrodes ITO1 to ITO3 are on the left side. The respective pixels in the pixel rows X ₂ , X ₄ ,... Correspond to the pixel rows X ₁ , X ₃ ,.
Are shifted (shifted) by a half pixel interval in the column direction with respect to each of the pixels. That is, assuming that each pixel interval of the pixel row X is 1.0 (1.0 pitch), the pixel row X in the next stage is
Has a pixel interval of 1.0, and is shifted by 0.5 pixel interval (0.5 pitch) in the column direction with respect to the preceding pixel column X. The video signal lines DL extending in the row direction between the pixels are configured to extend in the column direction by half pixel intervals (0.5 pitch) between the pixel columns X. Thus, in the liquid crystal display unit, the thin film transistor
A pixel row X is formed by arranging a plurality of pixels having the same arrangement position of the TFT and the transparent pixel electrode ITO in the column direction, and a pixel row X in the next stage of the pixel row X and a pixel in the pixel row X in the preceding row are image signals. FIG. 7 (Pixel and color filter are overlapped) by using pixels arranged in line symmetry with respect to line DL, and by moving the next pixel row by a half pixel interval with respect to the previous pixel row. As shown in the main part plan view in the combined state), the pixels (for example, the pixel columns X) on which the predetermined color filter of the previous pixel column X is formed
Pixels to which the same color filters are formed of X ₃ of the red filter R is formed of pixels) and next pixel column X (e.g., the pixel row
X ₄ of the red filter R is formed of pixels) can be spaced 1.5 pixel interval (1.5 pitch). That is, the pixels of the preceding pixel row X are configured to be always separated by 1.5 pixels at intervals from the pixels of the next nearest pixel row on which the same color filter is formed, and the color filter FIL is RGB.
Can be configured. The RGB triangular arrangement structure of the color filter FIL can improve the color mixture of each color, so that the resolution of a color image can be improved. In addition, since the video signal lines DL extend in the column direction only by half pixel intervals between the pixel columns X, they do not cross adjacent video signal lines DL. Therefore, it is possible to eliminate the routing of the video signal line DL and reduce the occupied area thereof,
In addition, the bypass of the video signal line DL can be eliminated, and the multilayer wiring structure can be eliminated. FIG. 9 (equivalent circuit diagram of the liquid crystal display) shows a circuit configuration of the liquid crystal display. XiG, Xi + 1G,... Shown in FIG. 9 are video signal lines DL connected to the pixels on which the green filter G is formed. XiB, Xi + 1B, ...
Is a video signal line DL connected to the pixel on which the blue filter B is formed. Xi + 1R, Xi + 2R, ... are red filters R
Are the video signal lines DL connected to the pixels where are formed. These video signal lines DL are selected by a video signal drive circuit. Yi is a scanning signal line GL for selecting the pixel column X ₁ shown in the FIGS. 3 and 7 FIG. Similarly, Yi + 1, Yi + 2 , ... Each of the, a scanning signal line GL for selecting the pixel column X _2, X _3, ..., respectively of. These scanning signal lines GL are connected to a vertical scanning circuit. The center part of FIG. 2B shows a cross section of one pixel portion, while the left side shows a cross section of a left edge portion of the transparent glass substrates SUB1 and SUB2 where external lead-out wiring exists. The right side shows a cross section of a portion on the right side edge of the transparent glass substrates SUB1 and SUB2 where there is no external lead-out wiring. The sealing material SL shown on the left and right sides of FIG.
It is configured to seal the LC, and is formed along the entire periphery of the transparent glass substrates SUB1 and SUB2 except for the liquid crystal sealing port (not shown). The sealing material SL is formed of, for example, an epoxy resin. The common transparent pixel electrode IT on the upper transparent glass substrate SUB2 side
O is connected to the external lead-out wiring formed on the lower transparent glass substrate SUB1 side by the silver paste material SIL at least at one place. This external lead-out wiring is formed in the same manufacturing process as the above-described gate electrode GT, source electrode SD1, and drain electrode SD2. The respective layers of the alignment films ORI1 and ORI2, the transparent pixel electrode ITO, the common transparent pixel electrode ITO, the protective films PSV1 and PSV2, and the insulating film GI are formed inside the sealing material SL. Polarizer POL
Is the lower transparent glass substrate SUB1 and the upper transparent glass substrate SUB2
Are formed on the respective outer surfaces. Example II In Example II, the aperture ratio of each pixel of the liquid crystal display unit of the liquid crystal display device was improved, the DC component applied to the liquid crystal was reduced, the point defects of the liquid crystal display unit were reduced, and 14 is another embodiment of the present invention in which unevenness is reduced. One pixel of the liquid crystal display portion of the liquid crystal display device according to the embodiment II of the present invention is shown in FIG. 8A (plan view of a main part), and a portion (TFT3) surrounded by a thick solid line frame B shown at the lower left of FIG. FIG. 8 shows an enlarged view of (and its surroundings) three times. As shown in FIGS. 8A and 8B, the liquid crystal display device of Example II is configured such that the i-type semiconductor layer AS in each pixel of the liquid crystal display portion is divided for each of the thin film transistors TFT1 to TFT3. That is, the thin film transistors TFT1 to TFT1 to
Each of the TFTs 3 is constituted by an island region of an independent i-type semiconductor layer AS. In the pixel configured in this manner, each of the thin film transistors TFT1 to TFT3 can be uniformly distributed and arranged in the row direction in which the video signal line DL extends.
Transparent pixel electrodes ITO1 to ITO3 connected to each of TFT1 to TFT3
Can be configured in a square shape. Each of the rectangular transparent pixel electrodes ITO1 to ITO3 reduces the separation area in the row direction between adjacent transparent pixel electrodes ITO in the pixel (the area corresponding to the hatched area in FIG. 2A). Area (aperture ratio)
Can be improved. In addition, as shown in FIG. 8 by attaching a symbol A and encircling a dotted line, when changing the shape of each of the transparent pixel electrodes ITO1 to ITO3, the angle of inclination with respect to the scanning signal line GL or the video signal line DL is changed. (For example, a line at an angle of 45 degrees). That is, each of the transparent pixel electrodes ITO1 to ITO3 has a smaller separation area between the transparent pixel electrodes ITO than when the shape is changed by a line parallel to or orthogonal to the scanning signal line GL or the video signal line DL. Since it can be reduced, the aperture ratio can be improved. Further, each of the transparent pixel electrodes ITO1 to ITO3 is overlapped with the next-stage scanning signal line GL in the row direction on the side opposite to the side connected to the thin film transistor TFT. This superposition is performed, as in the case of the gate electrodes GT of the thin film transistors TFT1 to TFT3, by connecting the scanning signal line DL for selecting the gate electrode GT (scanning signal line DL for selecting a pixel) and the next scanning signal line DL adjacent thereto. It is performed by branching into a character shape. The branched scanning signal line GL is a thin film transistor TFT
Like the gate electrode GT, the first conductive film (chromium film) g1 has a single layer. The superposition is a transparent pixel electrode
Each of ITO1 to ITO3 is used as one electrode, and the next stage scanning signal line
A storage capacitance element (capacitance element) Cadd is formed using GL as a capacitance electrode line and using a portion branched therefrom as the other electrode. The dielectric film of the storage capacitor Cadd is an insulating film G used as a gate insulating film of the thin film transistor TFT.
It is composed of the same layer as I. The gate electrode GT is formed larger than the semiconductor layer AS as in the embodiment I. However, in this embodiment, since the TFTs 1 to 3 are formed for each independent semiconductor layer AS, a larger pattern is provided for each TFT. Formed and branched gate wiring GL
(G1). Another layout of the storage capacitor Cadd is shown in FIG. 10 (a plan view of a main part showing another example of a pixel), and an equivalent circuit of the pixel shown in FIGS. 8 and 10 is shown in FIG. (Equivalent circuit diagram). The storage capacitor Cadd of the pixel shown in FIG.
Increases the amount of overlap between each of the transparent pixel electrodes ITO1 to ITO3 and the branched portion of the capacitor electrode line (the other electrode of the storage capacitor Cadd), thereby increasing the storage capacitance. Basically, the storage capacitor Cadd shown in FIG. 10 is the same as the storage capacitor Cadd shown in FIG. In FIG. 11,
As before, Cgs is the gate electrode of the thin film transistor TFT
This is a superposition capacitance formed by GT and the source electrode SD1. The dielectric film of the overlap capacitance Cgs is the insulating film GI. Cpi
x is transparent pixel electrode ITO (PIX) and common transparent pixel electrode ITO
This is the liquid crystal capacitance formed between (COM). LCD capacitance Cpix
Are the liquid crystal LC, the protective film PSV1, and the alignment films ORI1, 2. Vlc is the midpoint potential. The holding capacitance element Cadd functions to reduce the influence of the gate potential change ΔVg on the midpoint potential (pixel electrode potential) Vlc when the TFT switches. This state is represented by the following equation: ΔVlc = {(Cgs / (Cgs + Cadd + Cpix)} × ΔVg, where ΔVlc represents a change in the midpoint potential due to ΔVg. However, as the storage capacitance Cadd is increased, the value can be reduced, and the storage capacitance Cadd also has an effect of increasing the discharge time, and accumulates long image information after the TFT is turned off. The reduction of the DC component applied to the LC improves the life of the liquid crystal LC and can reduce the so-called burn-in in which the previous image remains when the liquid crystal display screen is switched, as described in the first embodiment. GT is the semiconductor layer AS
, The overlap area with the source / drain electrodes SD1 and SD2 increases, so that the parasitic capacitance Cgs increases and the midpoint potential Vlc is easily affected by the gate (scanning) signal Vg. The opposite effect occurs. However, this disadvantage can be eliminated by providing the storage capacitor Cadd. In a liquid crystal display device having a pixel in an intersection area between two scanning signal lines GL and two video signal lines DL, one of the two scanning signal lines GL is selected by one of the two scanning signal lines GL. The thin-film transistor TFT of the pixel to be divided into a plurality of pixels, and each of the divided thin-film transistors TFT1 to TFT3 is connected to a plurality of divided transparent pixel electrodes ITO (ITO1 to ITO3). Each of the pixel electrodes ITO to ITO3 constitutes a storage capacitance element Cadd which uses the pixel electrode ITO as one electrode and uses the other of the two scanning signal lines DL as a capacitance electrode line and the other electrode. As a result, as described above, since only a part of the divided pixel becomes a point defect and the pixel is not a point defect as a whole, the point defect of the pixel can be reduced, and the storage capacitor Cadd can be reduced. Direct current added to liquid crystal LC Since the amount can be reduced, the life of the liquid crystal LC can be improved. In particular, by dividing the pixels, it is possible to reduce point defects caused by a short circuit between the gate electrode GT of the thin film transistor TFT and the source electrode SD1 or the drain electrode SD2, and to reduce the storage capacitance of each of the transparent pixel electrodes ITO1 to ITO3. Point defects caused by a short circuit with the other electrode (capacitor electrode line) of the element Cadd can be reduced. The point defect on the latter side is reduced to one third in this embodiment. As a result, some of the divided point defects of the pixel are smaller than the entire area of the pixel, so that it is difficult to see the point defect. The storage capacitance of the storage capacitance element Cadd is 4 to 8 times the liquid crystal capacitance Cpix (4 · Cpix <Cadd) due to the writing characteristics of the pixel.
<8 · Cpix), 8 to 32 times (8
・ Set to a value of about Cgs <Cadd <32 · Cgs). Further, the scanning signal line GL is connected to a first conductive film (chrome film) g1.
And a second conductive film (aluminum film) g2 is superposed on the composite film, and the other electrode of the storage capacitor Cadd, that is, the branched portion of the capacitor electrode line is connected to the first conductive film of one layer of the composite film. With the single-layer film composed of the film g1, the resistance value of the scanning signal line GL can be reduced, the writing characteristics can be improved, and along the step portion based on the other electrode of the storage capacitor Cadd. Since one electrode (transparent pixel electrode ITO) of the storage capacitor Cadd can be securely bonded onto the insulating film GI, disconnection of one electrode of the storage capacitor Cadd can be reduced. Further, the other electrode of the storage capacitor Cadd is formed of the single-layer first conductive film g1 and the second conductive film g2 of the aluminum film is not formed, so that the other electrode of the storage capacitor Cadd due to the hillock of the aluminum film is formed. A short circuit between the electrode and one of the electrodes can be prevented. A part between each of the transparent pixel electrodes ITO1 to ITO3 and the branched part of the capacitor electrode line, which are overlapped to constitute the storage capacitor Cadd, is branched in the same manner as the source electrode SD1. The first conductive film d1 and the second conductive film d1 are used to prevent disconnection of the transparent pixel electrode ITO when the vehicle passes over the stepped portion.
An island region composed of the conductive film d2 is provided. This island region is configured as small as possible so as not to reduce the area (opening ratio) of the transparent pixel electrode ITO. As described above, the first conductive film d1 is located between one electrode of the storage capacitor Cadd and the insulating film GI used as a dielectric film thereof, as compared with the first conductive film d1 formed thereon. An underlayer formed of the second conductive film d2 having a small specific resistance and a small size constitutes an underlayer, and the one electrode (the third conductive film d2) is formed.
3) is connected to the first conductive film d1 exposed from the second conductive film d2 of the underlying layer, thereby ensuring one of the storage capacitor elements Cadd along a step portion based on the other electrode of the storage capacitor element Cadd. Since the electrodes can be bonded, disconnection of one electrode of the storage capacitor Cadd can be reduced. The liquid crystal display of the liquid crystal display device in which the storage capacitor Cadd is provided on the transparent pixel electrode ITO of the pixel is configured as shown in FIG. 13 (an equivalent circuit diagram showing the liquid crystal display). The liquid crystal display unit is configured by repeating a unit basic pattern including pixels, scanning signal lines GL, and video signal lines DL. The final scanning signal line GL (or the first scanning signal line GL) used as the capacitor electrode line is connected to the common transparent pixel electrode (Vcom) ITO as shown in FIG. The common transparent pixel electrode ITO is
As shown in FIG. 2B, the periphery of the liquid crystal display device is connected to an external lead-out line by a silver paste material SL. In addition, some of the conductive layers (g1 and
g2) is formed in the same manufacturing process as the scanning signal line GL.
As a result, the last-stage scanning signal line GL (capacitance electrode line) can be easily connected to the common transparent pixel electrode ITO. As described above, by connecting the last stage of the capacitor electrode line to the common transparent pixel electrode (Vcom) ITO of the pixel, the last stage capacitor electrode line is integrally formed with a part of the conductive layer of the external lead-out wiring. In addition, since the common transparent pixel electrode ITO is connected to the external lead-out line, the last stage capacitor electrode line can be connected to the common transparent pixel electrode ITO with a simple configuration. In addition, the liquid crystal display device employs a direct current canceling method (D / A) described in Japanese Patent Application No. 62-95125 previously filed by the present applicant.
As shown in FIG. 12 (time chart) based on the C cancellation method, the DC component applied to the liquid crystal LC can be further reduced by controlling the drive voltage of the scanning signal line DL. In FIG. 12, Vi is an arbitrary scanning signal line
The driving voltage of GL, Vi + 1, is the driving voltage of the next-stage scanning signal line GL. Vee is a low-level driving voltage Vdmin applied to the scanning signal line GL, and Vdd is a high-level driving voltage Vdmax applied to the scanning signal line GL. The voltage change ΔV ₁ to the midpoint potential Vlc (see FIG. 11) at each time t = t _{1 to} t ₄
ΔV ₄ is as follows. t = t ₁ : ΔV ₁ = − (Cgs / C) · V2 t = t ₂ : ΔV ₂ = + (Cgs / C) · (V1 + V2) − (Cadd / C) ·
V2 t = t ₃ : ΔV ₃ = − (Cgs / C) · V1 + (Cadd / C) · (V1 + V
2) t = t ₄ : ΔV ₄ = − (Cadd / C) · V1, where total capacitance of the pixels: C = Cgs + Cpix + Cadd Here, if the drive voltage applied to the scanning signal line GL is sufficient (described below)

【注】参照）、液晶LCに加わる直流電圧
は、 ΔV₃＋ΔV₄＝（Cadd・V2−Cgs・V1）/C となるので、Cadd・V2＝Cgs・V1＝０とすると、液晶LC
に加わる直流電圧は０になる。Note: The DC voltage applied to the liquid crystal LC is ΔV ₃ + ΔV ₄ = (Cadd · V2−Cgs · V1) / C. Therefore, if Cadd · V2 = Cgs · V1 = 0, the liquid crystal LC
Is zero.

〔発明の効果〕〔The invention's effect〕

以上説明したように、本発明の実施例によれば、無対
策の場合、分割画素間のすきまから漏れてしまう光を、
その間に設けた遮光膜によって遮るため、コントラスト
が向上するという効果がある。As described above, according to the embodiment of the present invention, in the case where no measures are taken, light leaking from the gap between the divided pixels is
Since the light is shielded by the light-shielding film provided therebetween, the contrast is improved.

【図面の簡単な説明】[Brief description of the drawings]

第2A図〜第14図は本出願人により先に提案した特願昭62
−309601号の実施例と同じ実施例を示し、第1A図及び第
1B図はそれに改良を加えた実施例を示す図であり、それ
ぞれの図は下記の通りである。第1A図は、本発明の実施例IIIであるアクティブ・マト
リックス方式のカラー液晶表示装置の液晶表示部の一画
素を示す要部平面図、第1B図は、本発明の実施例IVであるアクティブ・マトリ
ックス方式のカラー液晶表示装置の液晶表示部の一画素
を示す要部平面図、第2A図は、本発明の実施例Ｉであるアクティブ・マトリ
ックス方式のカラー液晶表示装置の液晶表示部の一画素
を示す要部平面図、第2B図は、前記第2A図のII−II切断線で切った部分とシ
ール部周辺部の断面図、第３図は、前記第2A図に示す画素を複数配置した液晶表
示部の要部平面図、第４図乃至第６図は、前記第2A図に示す画素の所定の製
造工程における要部平面図、第７図は、前記第３図に示す画素とカラーフィルタとを
重ね合せた状態における要部平面図、第8A図は、本発明の実施例IIであるアクティブ・マトリ
ックス方式のカラー液晶表示装置の液晶表示部の一画素
を示す要部平面図であり、第8B図はその一部拡大図、第９図は、本発明の実施例I,IIの夫々であるアクティブ
・マトリックス方式のカラー液晶表示装置の液晶表示部
を示す等価回路図、第10図は、前記第８図に示す画素と異なるレイアウトの
一画素を示す要部平面図、第11図は、前記第８図、第10図の夫々に記載される画素
の等価回路図、第12図は、直流相殺方式による走査信号線の駆動電圧を
示すタイムチャート、第13図、第14図の夫々は、本発明の実施例IIであるアク
ティブ・マトリックス方式のカラー液晶表示装置の液晶
表示部を示す等価回路図である。図中、１〜４……分割画素間遮光膜、SUB……透明ガラ
ス基板、GL……走査信号線、DL……映像信号線、GI……
絶縁膜、GT……ゲート電極、AS……ｉ型半導体層、SD…
…ソース電極又はドレイン電極、PSV……保護膜、LS…
…遮光膜、LC……液晶、TFT……薄膜トランジスタ、ITO
（COM）……透明画素電極、g,d……導電膜、Cadd……保
持容量素子、Cgs……重ね合せ容量、Cpix……液晶容量
である。FIGS. 2A to 14 show Japanese Patent Application No. Sho 62, which was previously proposed by the present applicant.
FIG. 1A and FIG.
FIG. 1B is a diagram showing an embodiment in which the embodiment is improved, and each diagram is as follows. FIG. 1A is a plan view of an essential part showing one pixel of a liquid crystal display portion of an active matrix type color liquid crystal display device which is Embodiment III of the present invention. FIG. 1B is an active matrix type which is Embodiment IV of the present invention. FIG. 2A is a plan view of a principal part showing one pixel of a liquid crystal display portion of a matrix type color liquid crystal display device. FIG. FIG. 2B is a cross-sectional view of a portion cut along the II-II cutting line in FIG. 2A and a peripheral portion of the seal portion, and FIG. 3 is a plurality of pixels shown in FIG. 2A. FIGS. 4 to 6 are plan views of main parts in a predetermined manufacturing process of the pixel shown in FIG. 2A. FIG. 7 is a plan view of the main part of the pixel shown in FIG. FIG. 8A is a plan view of a main part in a state where the color filter and the color filter are superimposed. FIG. 8B is a partial plan view showing one pixel of a liquid crystal display portion of an active matrix type color liquid crystal display device which is Embodiment II of the present invention, FIG. 8B is a partially enlarged view thereof, and FIG. FIG. 10 is an equivalent circuit diagram showing a liquid crystal display portion of an active matrix type color liquid crystal display device of each of Examples I and II. FIG. 10 is a plan view of a main part showing one pixel of a layout different from the pixel shown in FIG. FIG. 11, FIG. 11 is an equivalent circuit diagram of the pixel described in each of FIG. 8 and FIG. 10, FIG. 12 is a time chart showing a driving voltage of a scanning signal line by a DC cancellation method, FIG. FIG. 14 is an equivalent circuit diagram showing a liquid crystal display section of an active matrix type color liquid crystal display device according to Embodiment II of the present invention. In the figure, 1 to 4: light-shielding film between divided pixels, SUB: transparent glass substrate, GL: scanning signal line, DL: video signal line, GI
Insulating film, GT ... Gate electrode, AS ... i-type semiconductor layer, SD ...
... Source or drain electrode, PSV ... Protective film, LS ...
… Light shielding film, LC …… Liquid crystal, TFT …… Thin film transistor, ITO
(COM): transparent pixel electrode, g, d: conductive film, Cadd: storage capacitance element, Cgs: superimposed capacitance, Cpix: liquid crystal capacitance.

───────────────────────────────────────────────────── フロントページの続き (72)発明者鎗田克彦千葉県茂原市早野3300番地株式会社日立製作所茂原工場内 (72)発明者鈴木弘史千葉県茂原市早野3300番地株式会社日立製作所茂原工場内 ──────────────────────────────────────────────────の Continuing on the front page (72) Katsuhiko Yarita, Inventor 3300 Hayano, Mobara-shi, Chiba In-house Mobara Plant, Hitachi, Ltd. Inside

Claims

(57)【特許請求の範囲】(57) [Claims]

【請求項１】透明ガラス基板の内側の表面上に薄膜トラ
ンジスタ及び透明画素電極を有する多数の単位画素を構
成したアクティブ・マトリクス方式の液晶表示装置にお
いて、前記単位画素は、隣接する２本の走査信号線と隣接する
２本の映像信号線との交差領域内に形成され、上記走査
信号線の１つと上記映像信号線の１つにより選択される
上記単位画素がそれぞれ複数に分割された薄膜トランジ
スタで構成されてそれぞれが独立した複数の透明画素電
極からなり、かつ上記複数の透明画素電極相互の隙間に
当該間隙をふさぐ遮光膜を配置したことを特徴とする液
晶表示装置。1. An active matrix type liquid crystal display device comprising a plurality of unit pixels each having a thin film transistor and a transparent pixel electrode on an inner surface of a transparent glass substrate, wherein the unit pixels are arranged in two adjacent scanning signals. A unit pixel formed in a crossing area between a line and two adjacent video signal lines, wherein the unit pixel selected by one of the scanning signal lines and one of the video signal lines is divided into a plurality of thin film transistors A liquid crystal display device comprising a plurality of independent transparent pixel electrodes, each of which is provided with a light shielding film that fills a gap between the plurality of transparent pixel electrodes.

【請求項２】透明ガラス基板の内側の表面上に薄膜トラ
ンジスタ及び透明画素電極を有する多数の単位画素を構
成したアクティブ・マトリクス方式の液晶表示装置にお
いて、前記単位画素は、隣接する２本の走査信号線と隣接する
２本の映像信号線との交差領域内に形成され、上記走査
信号線の１つと上記映像信号線の１つにより選択される
上記単位画素がそれぞれ複数に分割された薄膜トランジ
スタで構成されてそれぞれが独立した複数の透明画素電
極からなり、かつ上記複数の透明画素電極相互の隙間に
当該隙間をふさぐと共に、上記走査信号線と電気的に接
続した遮光膜を配置したことを特徴とする液晶表示装
置。2. An active matrix type liquid crystal display device comprising a plurality of unit pixels each having a thin film transistor and a transparent pixel electrode on an inner surface of a transparent glass substrate, wherein the unit pixels are arranged in two adjacent scanning signals. A unit pixel formed in a crossing area between a line and two adjacent video signal lines, wherein the unit pixel selected by one of the scanning signal lines and one of the video signal lines is divided into a plurality of thin film transistors And a plurality of independent transparent pixel electrodes, each of which is filled with a gap between the plurality of transparent pixel electrodes, and a light shielding film electrically connected to the scanning signal line is arranged. Liquid crystal display device.