JP2784005B2 - Display device gradation display method - Google Patents

Display device gradation display method

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JP2784005B2
JP2784005B2 JP63052242A JP5224288A JP2784005B2 JP 2784005 B2 JP2784005 B2 JP 2784005B2 JP 63052242 A JP63052242 A JP 63052242A JP 5224288 A JP5224288 A JP 5224288A JP 2784005 B2 JP2784005 B2 JP 2784005B2
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Description

【発明の詳細な説明】 産業上の利用分野 本発明は、たとえば２値レベル表示の液晶表示装置、
エレクトロルミネツセンス表示装置、プラズマ表示装置
などの表示装置において好適に実施される表示装置の階
調表示方式に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device of a binary level display, for example,
The present invention relates to a gradation display method of a display device suitably implemented in a display device such as an electroluminescence display device and a plasma display device.

従来の技術 階調表示機能を持たない表示装置において、擬似的に
階調表示を行う方法として、面積階調法とフレーム間引
法とがある。前者は表示解像度の低下を招来するという
欠点を有している。フレーム間引法においては多階調表
示を行う場合に中間階調表示される画素において、いわ
ゆるフリッカと称されるちらつきを発生する。特に広い
面積を同一の中間階調で表示する場合に、このフリッカ
が著しくなり表示品位が劣った。2. Description of the Related Art In a display device without a gradation display function, there are an area gradation method and a frame thinning method as methods for performing pseudo gradation display. The former has a drawback that the display resolution is reduced. In the frame thinning method, when performing multi-gradation display, a flicker called so-called flicker occurs in a pixel displayed in an intermediate gradation. In particular, when a large area is displayed with the same intermediate gradation, the flicker becomes remarkable and the display quality is deteriorated.

このようなフリッカを低減する階調表示方式は、特開
昭61−205983に開示されている。この階調表示方式では
第22図に示されるように、画面上の全画素を２種類の画
素αおよび画素βに分類し、この画素αと画素βとで点
滅の位相がほぼ逆位相となるようにしていた。A gradation display method for reducing such flicker is disclosed in JP-A-61-205983. In this gradation display method, as shown in FIG. 22, all pixels on the screen are classified into two types of pixels α and β, and the blinking phases of these pixels α and β are almost opposite phases. Was like that.

画素αおよび画素βは、縦方向および横方向に交互に
配列されており千鳥格子状を形成している。したがって
この画素αと画素βとで逆位相の表示を行うことによ
り、フリッカによるちらつきが防止される。The pixels α and β are alternately arranged in the vertical direction and the horizontal direction, and form a staggered lattice. Therefore, by displaying the pixels α and β in opposite phases, flicker due to flicker is prevented.

発明が解決しようとする課題 上記先行技術において、たとえば画素毎に８階調の表
示を行う場合、各階調における画素αの点灯態様は第23
図に示される。第23図（１）〜第23図（８）は、個別的
にデューティ8/8、7/8、6/8、5/8、4/8、3/8、2/8、0/8
の階調に対応している。第23図においてハイレベルは点
灯状態を表わし、ローレベルは消灯状態を表わす。ここ
でデューティとは、たとえば各画素の各階調における点
灯態様が８フレームを一周期としている場合に、一周期
における画素が点灯されるフレームの割合を言う。Problems to be Solved by the Invention In the above-mentioned prior art, for example, when displaying eight gradations for each pixel, the lighting mode of the pixel α at each gradation is set to the 23rd.
Shown in the figure. FIGS. 23 (1) to 23 (8) respectively show the duty of 8/8, 7/8, 6/8, 5/8, 4/8, 3/8, 2/8, 0/8
Corresponding to the gray scale. In FIG. 23, a high level indicates a lighting state, and a low level indicates a non-lighting state. Here, the duty refers to, for example, when the lighting mode of each pixel in each gradation is eight frames in one cycle, the ratio of the frame in which the pixel is turned on in one cycle.

また画素βにおける点灯態様は第24図に示されてい
る。第24図（１）〜第24図（８）も、前述したような各
階調に対応している。第25図は画素αと画素βとの個別
的に対応する階調での点灯態様を合成したものである。
第25図（１）〜第25図（８）においても、各階調が個別
的に対応している。第25図に示されるように、デューテ
ィ2/8,6/8の階調およびデューティ3/8,5/8,7/8の階調で
は表示の平滑化が十分でない。たとえば垂直同期信号の
周波数が70Hzの場合ではデューティ3/8,5/8,7/8の階調
では17.5Hz、デューティ2/8,6/8の階調では35Hzの輝度
変化を生じる。しかもこの輝度変化はこのような階調で
示される面積が増加しても低減することはない。したが
って特にデューティ3/8の階調で一定以上の範囲の領域
が表示される場合に、17.5Hzのちらつきは著しく目立
ち、表示品位を劣化させる。したがってこのような方法
では、表示品位を低下させることなく多階調表示を実現
することはできない。The lighting state of the pixel β is shown in FIG. FIG. 24 (1) to FIG. 24 (8) also correspond to each gradation as described above. FIG. 25 shows a combination of the lighting modes of the pixel α and the pixel β at the individually corresponding gradations.
Also in FIGS. 25 (1) to 25 (8), each gradation corresponds individually. As shown in FIG. 25, the display is not sufficiently smoothed at the gradations of duty 2/8, 6/8 and the duty of 3/8, 5/8, 7/8. For example, when the frequency of the vertical synchronizing signal is 70 Hz, a luminance change of 17.5 Hz occurs at gradations of duty 3/8, 5/8, and 7/8, and a luminance change of 35 Hz occurs at gradations of duty 2/8, 6/8. Moreover, this change in luminance does not decrease even if the area represented by such a gradation increases. Therefore, especially when an area of a certain range or more is displayed with a gradation of duty 3/8, the flicker of 17.5 Hz is remarkably noticeable, deteriorating the display quality. Therefore, such a method cannot realize multi-gradation display without deteriorating display quality.

本発明の目的は、上記技術的課題を解決し、表示品位
を劣化させることなく多階調表示を実現することができ
る表示装置階調表示方式を提供することである。An object of the present invention is to solve the above technical problems and to provide a display device gradation display method capable of realizing multi-gradation display without deteriorating display quality.

課題を解決するための手段 本発明は、複数の画素が行列状に配列された表示装置
の階調表示方式において、 表示装置の１画面の画素の複数の区分に分割し、各区
分はＮ個の画素を有し、 前記画素数Ｎは、階調表示可能なＮ段階に対応し、こ
の各階調表示では、各画素に２値信号が消灯と点灯とを
表すように作成され、 複数の各区分を、階調表示の所望する階調Ｍに設定
し、 複数のフレーム期間にわたって、階調表示の所望する
階調Ｍに対応する、複数の異なる基本パターンから選択
された位相の異なる複数の異なる点灯パターンを発生
し、 位相の異なる前記複数の異なる点灯パターンは、複数
の各フレームでＭ個の画素を点灯状態にし、 位相の異なる前記複数の異なる点灯パターンは、複数
の連続したフレームに従って順次選択され、 複数のフレームで、複数の区分に、位相の異なる複数
の点灯パターンを与えて階調表示を行うことを特徴とす
る表示装置の階調表示方式である。Means for Solving the Problems The present invention relates to a gray scale display method of a display device in which a plurality of pixels are arranged in a matrix, wherein the display device is divided into a plurality of sections of pixels on one screen, and each section includes N pixels. The number N of pixels corresponds to N levels at which gradation display is possible. In each gradation display, a binary signal is created for each pixel so as to indicate off and on, The division is set to a desired gradation M for gradation display, and a plurality of different phases having different phases selected from a plurality of different basic patterns corresponding to the desired gradation M for gradation display over a plurality of frame periods. Generating a lighting pattern, the plurality of different lighting patterns having different phases put M pixels in a lighting state in each of a plurality of frames, and the plurality of different lighting patterns having different phases are sequentially selected in accordance with a plurality of consecutive frames. And The number of frames, the plurality of sections, the gradation display method of a display device and performing gradation display by applying a plurality of lighting patterns with different phases.

作用 本発明に従えば、点灯または消灯される複数の画素が
行列状に配列された表示装置を用いて階調表示を行う方
式であって、１画面の画素を複数の区分にグループ化し
て分割し、この画素数Ｎは、階調表示可能なＮ段階、す
なわち階調表現数に等しく、たとえば後述の実施例では
Ｎ＝16であってもよく、所望の階調Ｍにおいて、複数の
フレーム期間にわたって、Ｍ個の画素で、異なる複数の
点灯パターンで位相を異ならさせ点灯し、たとえば後述
の実施例では、フレーム番号F0→F1→F2・・・→FNのよ
うに変化させ、各階調における点灯パターンは、Ｎ個の
画素のうち、点灯する画素の数が所望する階調のレベル
Ｎと同数とし、たとえば2/16階調では、２つの画素が点
灯し、また3/16階調では、３つの画素が点灯し、さらに
フレーム毎に出力される点灯パターンは、次のフレーム
時のパターンとは異なる構成を有し、特に本発明では、
階調Ｍに対応する、複数の異なる基本パターンから選択
された位相の異なる複数の異なる点灯パターンを発生
し、複数の連続したフレームに従って位相の異なる複数
の点灯パターンを順次選択するもので、これによってフ
リッカを解消し、表示品位を劣化させることなく、多階
調表示を可能とすることができる。According to the present invention, a method of performing gradation display using a display device in which a plurality of pixels to be turned on or off is arranged in a matrix is provided, wherein pixels of one screen are grouped into a plurality of sections and divided. The number of pixels N is equal to the number of gradation displayable N stages, that is, the number of gradation representations. For example, N = 16 in the embodiment described later. Over M pixels, lighting is performed with different phases in a plurality of different lighting patterns, for example, in the embodiment described later, the frame number is changed as F0 → F1 → F2. The pattern is such that, of the N pixels, the number of pixels to be lit is the same as the level N of the desired gradation. For example, in 2/16 gradation, two pixels are lit, and in 3/16 gradation, Three pixels light up and are output every frame Lighting pattern has a different configuration from the pattern at the time of the next frame.
A plurality of different lighting patterns having different phases selected from a plurality of different basic patterns corresponding to the gradation M are generated, and a plurality of lighting patterns having different phases are sequentially selected in accordance with a plurality of consecutive frames. Flicker can be eliminated, and multi-gradation display can be performed without deteriorating display quality.

実施例 第２図は、本発明の一実施例の表示画面を説明するた
めの図である。本実施例においては、16階調表示が行わ
れるので、第２図（１）に示すように行列状に配列され
た画面の画素を方向Ｘに４個、方向Ｙに４個、計16個の
画素を１つのグループとして区分する。１つのグループ
の画素の構成は第２図（２）に示されている。第２図
（２）に示されるように、グループ内の各画素に対応し
て画素群P00〜P33を設定する。Embodiment FIG. 2 is a diagram for explaining a display screen according to an embodiment of the present invention. In the present embodiment, since 16 gradations are displayed, a total of 16 pixels of the screen are arranged in the direction X and four in the direction Y, as shown in FIG. Are classified as one group. The configuration of the pixels in one group is shown in FIG. 2 (2). As shown in FIG. 2 (2), pixel groups P00 to P33 are set corresponding to each pixel in the group.

第１図は、このように区分された画素の点灯／非点灯
を決定するための階調表示回路１のブロック図である。
階調表示回路１は、各画素に対して後述する各階調にお
ける点灯／非点灯を決定する信号を発生する点灯信号発
生回路11a〜11e、およびマルチプレクサ12を含んで構成
される。FIG. 1 is a block diagram of a gradation display circuit 1 for determining whether to turn on / off the pixels thus divided.
The gradation display circuit 1 is configured to include lighting signal generation circuits 11a to 11e for generating a signal for determining lighting / non-lighting in each gradation described later for each pixel, and a multiplexer 12.

各画素がどの画素群P00〜P33に属するかを表わす位置
信号X0,X1,Y0,Y1は点灯信号発生回路11a〜11eに与えら
れ、この点灯信号発生回路11a〜11eから発生する各画素
群P00〜P33における16階調に個別的に対応する信号C0〜
C15はマルチプレクサ12に与えられる。マルチプレクサ1
2には、各画素における階調信号GD0〜GD3が与えられ、
これによって点灯信号C0〜C15から所望の信号を選択し
て表示装置等に導出する。Position signals X0, X1, Y0, and Y1 representing which pixel groups P00 to P33 each pixel belongs to are supplied to lighting signal generation circuits 11a to 11e, and each pixel group P00 generated from the lighting signal generation circuits 11a to 11e. ~ Signals C0 individually corresponding to 16 gradations in P33 ~
C15 is provided to the multiplexer 12. Multiplexer 1
2 is provided with gradation signals GD0 to GD3 in each pixel,
As a result, a desired signal is selected from the lighting signals C0 to C15 and is derived to a display device or the like.

点灯信号発生回路11aは、たとえば４ビット×16の構
成の記憶回路13aと、16ビットのシフトレジスタ14aと、
マルチプレクサ15aと、反転器16aとを含んで構成され、
点灯信号発生回路11b,11cも同様な構成をしている。以
下、点灯信号発生回路11a〜11cにおいて対応する部分に
は同一の数字に添字a,b,cを付して表わす。また点灯信
号発生回路11dは、３ビット×16の構成の記憶回路13b
と、８ビットのシフトレジスタ14dとマルチプレクサ15d
と反転器16dとを含んで構成される。The lighting signal generation circuit 11a includes, for example, a storage circuit 13a having a configuration of 4 bits × 16, a shift register 14a of 16 bits,
It is configured to include a multiplexer 15a and an inverter 16a,
The lighting signal generation circuits 11b and 11c have the same configuration. In the following, corresponding portions in the lighting signal generation circuits 11a to 11c are represented by the same numerals with suffixes a, b, and c. The lighting signal generation circuit 11d is a storage circuit 13b having a configuration of 3 bits × 16.
And an 8-bit shift register 14d and a multiplexer 15d
And an inverter 16d.

点灯信号発生回路11aに入力される位置信号X0,X1,Y0,
Y1は記憶回路13aに与えられ、この記憶回路13aは位置信
号X0,X1,Y0,Y1をアドレス信号としてそのアドレスで指
定される４ビットの記憶領域の値をマルチプレクサ15a
に導出する。マルチプレクサ15aは、この値に従ってシ
フトレジスタQ0〜Q15の出力端子に導出される信号を選
択的に切換えて出力する。マルチプレクサ15aの出力信
号は、階調K2を表わす信号C2としてマルチプレクサ12に
導出される。階調とデューティとの関係は、第１表に示
されている。Position signals X0, X1, Y0, input to the lighting signal generation circuit 11a.
Y1 is supplied to a storage circuit 13a. The storage circuit 13a uses the position signals X0, X1, Y0, and Y1 as address signals and stores the value of the 4-bit storage area specified by the address in the multiplexer 15a.
Is derived. The multiplexer 15a selectively switches and outputs a signal derived to the output terminals of the shift registers Q0 to Q15 according to the value. The output signal of the multiplexer 15a is derived to the multiplexer 12 as a signal C2 representing the gradation K2. The relationship between the gradation and the duty is shown in Table 1.

またマルチプレクサ15aから出力される信号C2を反転
器16aによって反転した信号は、階調K12を表わす信号C1
2としてマルチプレクサ12に導出される。シフトレジス
タ14aの値は、リセット信号入力時に図示しない記憶手
段から端子D0〜D15に与えられ、垂直同期信号に同期し
てシフトする。シフトレジスタ14aは出力端子OUTと入力
端子INとが接続されて、リングカウンタとなっている。
シフトレジスタ14aの端子D0〜D15に導出される初期値は
第２表に示されている。また記憶回路13aにおいて画素
群P00〜P33を表す位置信号X0,X1,Y0,Y1によって指定さ
れて出力される信号の値は第３表に示されている。なお
「ｈ」は16進表示であることを表わす。この信号の値
は、画素群P00の信号の位相を零としたときの各画素群P
01〜P33の位相のずれを表している。 A signal obtained by inverting the signal C2 output from the multiplexer 15a by the inverter 16a is a signal C1 representing the gradation K12.
It is derived to the multiplexer 12 as 2. The value of the shift register 14a is supplied from a storage unit (not shown) to terminals D0 to D15 when a reset signal is input, and shifts in synchronization with a vertical synchronization signal. The output terminal OUT and the input terminal IN of the shift register 14a are connected to form a ring counter.
The initial values derived from the terminals D0 to D15 of the shift register 14a are shown in Table 2. The values of the signals specified and output by the position signals X0, X1, Y0, and Y1 representing the pixel groups P00 to P33 in the storage circuit 13a are shown in Table 3. Note that “h” indicates hexadecimal display. The value of this signal is the value of each pixel group P when the phase of the signal of the pixel group P00 is zero.
It shows the phase shift from 01 to P33.

点灯信号発生回路11b,11cは、前述したように点灯信
号発生回路11aと同様な構成であるけれども、第２表お
よび第３表に示すように、シフトレジスタ14b,14cに導
出される初期値と記憶回路13b,13cに記憶されている内
容とが異なっている。これによって点灯信号発生回路11
bにおいては階調K4を表わす信号C4と、この信号C4を反
転器16bにおいて反転して得られ、階調K10を表わす信号
C10とをマルチプレクサ12に導出する。また点灯信号発
生回路11cにおいては階調K6を表わす信号C6と、この信
号C6を反転器16cで反転して得られ、階調K8を表わす信
号C8とをマルチプレクサ12に導出する。シフトレジスタ
14a,14b,14cは16ビットで構成されるので、点灯信号発
生回路11a〜11cから出力される信号C2,C12,C4,C10,C6,C
8は垂直同期信号の16回の入力、すなわち16フレームを
１周期としている。 Although the lighting signal generation circuits 11b and 11c have the same configuration as the lighting signal generation circuit 11a as described above, as shown in Tables 2 and 3, the initial values derived from the shift registers 14b and 14c The contents stored in the storage circuits 13b and 13c are different. As a result, the lighting signal generation circuit 11
b, a signal C4 representing the gradation K4 and a signal representing the gradation K10 obtained by inverting the signal C4 in the inverter 16b.
And C10 to the multiplexer 12. In the lighting signal generation circuit 11c, a signal C6 representing the gradation K6 and a signal C8 obtained by inverting the signal C6 by the inverter 16c and representing the gradation K8 are derived to the multiplexer 12. Shift register
Since 14a, 14b, and 14c are composed of 16 bits, the signals C2, C12, C4, C10, C6, and C2 output from the lighting signal generation circuits 11a to 11c.
Numeral 8 designates 16 inputs of the vertical synchronizing signal, that is, 16 frames as one cycle.

点灯信号発生回路11dにおいては、８フレームを一周
期として繰返される信号C5,C9を出力するので、シフト
レジスタ14dは８ビット構成であり、記憶回路13dは３ビ
ット×16の構成である。マルチプレクサ15dは記憶回路1
3dからの３ビットのデータを参照してシフトレジスタ14
dの端子Q0〜Q7を選択して出力する。シフトレジスタ14d
の初期値および記憶回路13dの内容は、第２表および第
３表に示されるとおりである。Since the lighting signal generation circuit 11d outputs signals C5 and C9 repeated with eight frames as one cycle, the shift register 14d has an 8-bit configuration, and the storage circuit 13d has a 3-bit × 16 configuration. Multiplexer 15d is storage circuit 1
Referring to the 3-bit data from 3d, shift register 14
Select and output the terminals Q0 to Q7 of d. Shift register 14d
And the contents of the storage circuit 13d are as shown in Tables 2 and 3.

点灯信号発生回路11eは、カウンタ17と論理和回路AN1
〜AN3と、排他的論理和回路XOR1〜XOR12と、反転器16e
〜16gとを含んで構成され、階調K1,K3,K7,K11,K13,K14
をそれぞれ表わす信号C1,C3,C7,C11,C13,C14をマルチプ
レクサ12にそれぞれ導出する。４ビットのカウンタ17に
は垂直同期信号が入力され、垂直同期信号に同期してカ
ウント値が増加される。このカウンタ17の第０ビットの
値は排他的論理和回路XOR1,XOR3,XOR5,XOR9に導出され
る。第１ビットの値は排他的論理和回路XOR4,XOR7,XOR1
0に導出される。また第２ビットの値は排他的論理和回
路XOR8,XOR11に導出される。さらに第３ビットの値は排
他的論理和回路XOR12に与えられる。The lighting signal generation circuit 11e includes a counter 17 and an OR circuit AN1.
~ AN3, exclusive OR circuits XOR1 ~ XOR12, inverter 16e
~ 16g, and gradations K1, K3, K7, K11, K13, K14
Are respectively derived to the multiplexer 12. The signals C1, C3, C7, C11, C13, and C14 representing The vertical synchronization signal is input to the 4-bit counter 17, and the count value is increased in synchronization with the vertical synchronization signal. The value of the 0th bit of this counter 17 is derived to exclusive OR circuits XOR1, XOR3, XOR5, XOR9. The value of the first bit is exclusive OR circuit XOR4, XOR7, XOR1
Derived to 0. The value of the second bit is derived to exclusive OR circuits XOR8 and XOR11. Further, the value of the third bit is given to the exclusive OR circuit XOR12.

位置信号X0は排他的論理和回路XOR2,XOR4,XOR7,XOR11
に与えられ、位置信号Y0は排他的論理和回路XOR2,XOR3,
XOR8,XOR12に与えられる。また位置信号X1は排他的論理
和回路XOR6に与えられる。さらに位置信号Y1は排他的論
理和回路XOR6,XOR9に与えられる。The position signal X0 is an exclusive OR circuit XOR2, XOR4, XOR7, XOR11
And the position signal Y0 is supplied to the exclusive OR circuits XOR2, XOR3,
XOR8, XOR12. The position signal X1 is given to an exclusive OR circuit XOR6. Further, the position signal Y1 is given to exclusive OR circuits XOR6 and XOR9.

排他的論理和回路XOR2からの出力は排他的論理和回路
XOR1に与えられ、排他的論理和回路XOR1からの出力は信
号C7としてマルチプレクサ12に出力される。The output from the exclusive OR circuit XOR2 is the exclusive OR circuit
The output from the XOR circuit XOR1 is output to the multiplexer 12 as a signal C7.

排他的論理和回路XOR3および排他的論理和回路XOR4の
出力はそれぞれ反転されて論理和回路AN1に与えられ、
この論理和回路AN1からの出力は信号C3としてマルチプ
レクサ12に与えられるとともに、反転器16eを介して信
号C11としてマルチプレクサ12に与えられる。The outputs of the exclusive OR circuit XOR3 and the exclusive OR circuit XOR4 are respectively inverted and provided to the OR circuit AN1,
The output from the OR circuit AN1 is supplied to the multiplexer 12 as a signal C3, and is also supplied to the multiplexer 12 as a signal C11 via an inverter 16e.

排他的論理和回路XOR6の出力は排他的論理和回路XOR5
に与えられ、この排他的論理和回路XOR5からの出力、排
他的論理和回路XOR7からの出力および排他的論理和回路
XOR8からの出力は、それぞれ反転されて論理和回路AN2
に与えられる。この論理和回路AN2からの出力は信号C1
としてマルチプレクサ12に与えられるとともに、反転器
16fを介して信号C13としてマルチプレクサ12に与えられ
る。The output of exclusive OR circuit XOR6 is exclusive OR circuit XOR5
The output from the exclusive OR circuit XOR5, the output from the exclusive OR circuit XOR7, and the exclusive OR circuit
The outputs from XOR8 are inverted, respectively, to form a logical sum circuit AN2.
Given to. The output from the OR circuit AN2 is the signal C1
As well as an inverter.
The signal C13 is supplied to the multiplexer 12 via 16f.

排他的論理和回路XOR9,XOR10,XOR11,XOR12からの出力
はそれぞれ反転されて論理和回路AN3に入力される。こ
の論理和回路AN3からの出力は反転器16gを介して信号C1
4としてマルチプレクサ12に与えられる。The outputs from the exclusive OR circuits XOR9, XOR10, XOR11, and XOR12 are inverted and input to the OR circuit AN3. The output from the OR circuit AN3 is supplied to the signal C1 via the inverter 16g.
4 is provided to the multiplexer 12.

階調K0を表わす信号C0は接地されたラインからマルチ
プレクサ12に与えられ、階調K15を表わす信号C15は一定
電圧が印加されたラインからマルチプレクサ12に与えら
れる。The signal C0 representing the gradation K0 is supplied to the multiplexer 12 from a grounded line, and the signal C15 representing the gradation K15 is supplied to the multiplexer 12 from a line to which a constant voltage is applied.

第４図〜第17図は各階調における各画素群P00〜P33の
表示態様を表わす図であり、以下、これらの図を参照し
て動作を説明する。第４図〜第17図においてハイレベル
は点灯状態を表わし、ローレベルは消灯状態を表わす。
第４図は階調K1、すなわちデューティ2/16の場合の画素
P00〜P33の一周期である16フレームにおける表示態様を
表わしている。第４図（１）〜第４図（16）は、画素群
P00〜P33に個別的に対応しており、第５図〜第17図にお
いても同様の対応関係となっている。FIGS. 4 to 17 are diagrams showing the display modes of the pixel groups P00 to P33 in each gradation, and the operation will be described below with reference to these drawings. In FIGS. 4 to 17, a high level indicates a lighting state, and a low level indicates a non-lighting state.
FIG. 4 shows a pixel when the gradation is K1, that is, when the duty is 2/16.
This shows a display mode in 16 frames, which is one cycle of P00 to P33. FIG. 4 (1) to FIG. 4 (16) show pixel groups.
It corresponds individually to P00 to P33, and has the same correspondence in FIGS. 5 to 17.

デューティ2/16の階調K1の場合には、階調K1を表す階
調信号GD0〜GD3によってマルチプレクサ12から信号C1を
表示装置等に導出する。In the case of the gradation K1 with a duty of 2/16, the signal C1 is derived from the multiplexer 12 to a display device or the like by the gradation signals GD0 to GD3 representing the gradation K1.

たとえば画素群P00においては位置信号X0,Y0,X1,Y1は
全てローレベルであり、フレーム番号F0においてカウン
タ17からの信号も全てローレベルである。したがって排
他的論理和回路XOR5,XOR7,XOR8からの出力も全てローレ
ベルとなり、論理和回路AN2からの出力信号C1はハイレ
ベルとなる。したがって画素群P00はトラック番号F0の
トラックにおいて点灯状態となる。以下、垂直同期信号
の入力とともにカウンタ17の第０ビット、第１ビットお
よび第２ビットのいずれかがハイレベルとなるために、
排他的論理和回路XOR5,XOR7,XOR8から出力される信号は
いずれかがハイレベルとなり、したがって論理和回路AN
2からの出力はローレベルとなる。このためフレーム番
号F1〜F7において、画素群P00は非点灯状態となる。フ
レーム番号F8においてはカウンタ17の第０ビット〜第２
ビットはローレベルであるので、前述したフレーム番号
F0の場合と同様に、画素群P00は点灯表示となる。For example, in the pixel group P00, the position signals X0, Y0, X1, and Y1 are all at a low level, and in the frame number F0, all the signals from the counter 17 are also at a low level. Accordingly, the outputs from the exclusive OR circuits XOR5, XOR7, XOR8 are all at a low level, and the output signal C1 from the OR circuit AN2 is at a high level. Therefore, the pixel group P00 is turned on in the track with the track number F0. Hereinafter, since any of the 0th bit, the 1st bit, and the 2nd bit of the counter 17 becomes high level together with the input of the vertical synchronization signal,
Either of the signals output from the exclusive OR circuits XOR5, XOR7, and XOR8 becomes high level, and therefore, the OR circuit AN
The output from 2 goes low. Therefore, in the frame numbers F1 to F7, the pixel group P00 is turned off. In frame number F8, bit 0 to bit 2 of counter 17
Since the bit is low level, the frame number
As in the case of F0, the pixel group P00 is turned on.

以下、画素群P00〜P33におけるフレーム番号F0〜フレ
ーム番号FFにおける表示態様は、画素群P00における表
示態様に対して位相のずれたものとなっている。副画素
群P01〜P00における画素群P00での表示態様からの位相
のずれは、第３表に示されるとおりである。Hereinafter, the display mode in the frame numbers F0 to FF in the pixel groups P00 to P33 is out of phase with the display mode in the pixel group P00. The phase shift from the display mode in the pixel group P00 in the sub-pixel groups P01 to P00 is as shown in Table 3.

第５図は階調K2、すなわちデューティ3/16における画
素群P00〜P33の表示態様を表わしており、この場合につ
いて表示態様を詳細に説明する。シフトレジスタ14dの
初期値については、第２表から端子D0,D5,D10にハイレ
ベルの信号が入力されるように設定される。したがって
フレーム番号F0においては端子Q0,Q5,Q10にハイレベル
の信号が導出される。第３表から画素群P00,P22,P02に
おいて記憶回路13aから出力される信号の値が00h,05h,0
Ahとなり、このとき端子Q0,Q5,Q10の信号がマルチプレ
クサ15aによって選択的に出力端子OUTから出力される。
したがって画面上の区分されたグループにおけるフレー
ム番号F0での表示状態は第３図（１）に示されるとおり
になる。第３図において「１」は点灯状態を表わし、
「０」は消灯状態を表わす。FIG. 5 shows a display mode of the pixel groups P00 to P33 at the gradation K2, that is, a duty of 3/16. The display mode in this case will be described in detail. The initial value of the shift register 14d is set so that a high-level signal is input to the terminals D0, D5, and D10 from Table 2. Therefore, in frame number F0, a high-level signal is derived from terminals Q0, Q5, and Q10. From Table 3, the values of the signals output from the storage circuit 13a in the pixel groups P00, P22, and P02 are 00h, 05h, 0
At this time, the signals at the terminals Q0, Q5, and Q10 are selectively output from the output terminal OUT by the multiplexer 15a.
Therefore, the display state at the frame number F0 in the divided groups on the screen is as shown in FIG. 3 (1). In FIG. 3, "1" indicates a lighting state,
“0” indicates a light-off state.

フレーム番号F1においては、シフトレジスタ14aにお
いて１回シフトされるため、端子Q15,Q4,Q9にハイレベ
ルの信号が導出される。第３表を参照して、第３図
（２）に示されるように画素群P20,P11,P33において点
灯している表示状態が実現される。In the frame number F1, since the signal is shifted once in the shift register 14a, a high-level signal is derived to the terminals Q15, Q4, and Q9. Referring to Table 3, a lit display state is realized in the pixel groups P20, P11, and P33 as shown in FIG. 3 (2).

フレーム番号F2においては、さらにシフトレジスタ14
aの値はシフトされ、端子Q14,Q3,Q8にハイレベルの信号
が導出される。第３表を参照して、第３図（３）に示さ
れるように画素群P13,P31,P01において点灯される表示
状態が実現される。In the frame number F2, the shift register 14
The value of a is shifted, and a high-level signal is derived at terminals Q14, Q3, and Q8. Referring to Table 3, a display state in which the pixel groups P13, P31, and P01 are turned on is realized as shown in FIG.

またフレーム番号F3においては、さらにシフトレジス
タ14aの値がシフトされ端子Q13,Q2,Q7にハイレベルの信
号が導出される。第３表よりこの端子Q13,Q7,Q2の信号
がマルチプレクサ15aで出力端子OUTから出力されるの
は、画素群P23,P03,P21の場合であり、このときの表示
状態は第３図（４）に示されるとおりである。In the frame number F3, the value of the shift register 14a is further shifted, and a high-level signal is derived to the terminals Q13, Q2, and Q7. According to Table 3, the signals at the terminals Q13, Q7 and Q2 are output from the output terminal OUT by the multiplexer 15a in the case of the pixel groups P23, P03 and P21, and the display state at this time is shown in FIG. ).

以下、第６図〜第17図は、階調K3〜K14における画素
群P00〜P33の表示態様をそれぞれ表している。Hereinafter, FIGS. 6 to 17 show the display modes of the pixel groups P00 to P33 at the gradations K3 to K14, respectively.

このように区分されたグループにおいて、各フレーム
毎に表示される画素群P00〜P33がランダムに選択される
ことによって、画面上のフリッカが防止される。実際に
第４図〜第17図において、各階調の画素群P00〜P33の表
示状態を合成すれば、区分されたグループにおいて完全
に輝度変化が均一化されていることが分かる。In the groups thus divided, the pixel groups P00 to P33 displayed for each frame are randomly selected, thereby preventing flicker on the screen. Actually, in FIGS. 4 to 17, if the display states of the pixel groups P00 to P33 of each gradation are combined, it can be seen that the change in luminance is completely uniform in the divided groups.

以上の説明のように本実施例において、各階調におい
て広い面積で同一階調の表示を行ってもフリッカのない
均一な表示が得られる。さらに各画素毎に階調の設定が
できるので、従来の技術で述べた面積階調法などのよう
な解像度の低下を引起こすことはない。As described above, in the present embodiment, a uniform display without flicker can be obtained even when the same gradation is displayed in a wide area in each gradation. Further, since the gradation can be set for each pixel, a decrease in resolution unlike the area gradation method described in the background art does not occur.

第18図は、本発明の他の実施例の表示画面を示す図で
ある。この実施例においては８階調表示を行う場合に、
８個毎の画素に区分する。すなわち第18図に示されるよ
うに全画素を画素群ａ〜ｈの種類に割り当て、１つのグ
ループには各画素群ａ〜ｈに属する画素が１つずつ含ま
れている。このような画素群ａ〜ｈについての１周期で
ある８フレームにおけるデューティ3/8の階調の表示態
様は第19図に示される。第19図においてハイレベルは点
灯状態を表わし、ローレベルは消灯状態を表わす。第19
図（１）〜第19図（８）は個別的に画素群ａ〜ｈに対応
している。第20図はこのような画素群ａ〜ｄの表示状態
を合成したものである。また第21図は画素群ｅ〜ｈの表
示状態を合成したものである。第20図および第21図から
判るように輝度変化の大きさは点灯時を１、非点灯時を
０として1/4であり、さらにこの輝度変化は垂直同期信
号の周波数が70Hzのとき35Hzの周波数で起こる。先行技
術においては第25図（６）に示されるように、輝度変化
の大きさは1/2であり、周波数も17.5Hzであるのに対し
て、輝度変化は1/2倍で周波数が２倍となり、フリッカ
が解消されていることが判る。しかも４つの画素の範囲
より広い範囲においては、第20図と第21図を合成しても
判るように、上述した輝度変化は完全に解消される。FIG. 18 is a diagram showing a display screen according to another embodiment of the present invention. In this embodiment, when performing eight gradation display,
It is divided into every eight pixels. That is, as shown in FIG. 18, all pixels are assigned to the types of pixel groups a to h, and one group includes one pixel belonging to each pixel group a to h. FIG. 19 shows a display mode of the gradation of duty 3/8 in eight frames, which is one cycle, for such pixel groups a to h. In FIG. 19, a high level indicates a lighting state, and a low level indicates a non-lighting state. 19th
FIGS. 1 (1) to 19 (8) individually correspond to pixel groups a to h. FIG. 20 shows a composite of the display states of such pixel groups a to d. FIG. 21 shows the display states of the pixel groups e to h combined. As can be seen from FIGS. 20 and 21, the magnitude of the luminance change is 1/4 when the lighting is 1 and when not lit is 0, and the luminance change is 35 Hz when the frequency of the vertical synchronization signal is 70 Hz. Happens in frequency. In the prior art, as shown in FIG. 25 (6), the magnitude of the luminance change is 1/2 and the frequency is also 17.5 Hz, whereas the luminance change is 1/2 times and the frequency is 2 It can be seen that flicker has been eliminated. Moreover, in a range wider than the range of the four pixels, the luminance change described above is completely eliminated as can be seen by combining FIGS. 20 and 21.

したがって上述した実施例において、表示の解像度を
低下させず、なおかついわゆるフリッカと称されるちら
つきを解消した多階調表示を２値レベルの表示装置にお
いて実現することが可能となる。Therefore, in the above-described embodiment, it is possible to realize multi-gradation display in a binary-level display device without reducing the display resolution and eliminating flicker called so-called flicker.

本実施例においては、８階調および16階調表示を行う
場合について説明したけれども、他の階調表示を行うこ
とも可能である。また第１実施例では４×４の画素を１
つのグループに分けたけれども、たとえば２×８の画素
を１つのグループとして設定することもできる。さらに
フレーム番号F0における表示態様の初期値また位相のず
れの値などは一例であって、これに限定する必要はなく
他の値でもよい。Although the present embodiment has been described with reference to the case of performing 8-gradation and 16-gradation display, it is also possible to perform other gradation display. In the first embodiment, 4 × 4 pixels are 1
Although they are divided into two groups, for example, 2 × 8 pixels can be set as one group. Furthermore, the initial value of the display mode or the value of the phase shift in the frame number F0 is an example, and is not limited thereto, and may be another value.

さらに本実施例では、１フレームが１フィールドから
構成される表示装置において本発明を実施する場合を説
明したけれども、１フレームが２フィールドから構成さ
れる表示装置に実施することもできる。Further, in this embodiment, the case where the present invention is implemented in a display device in which one frame is composed of one field has been described. However, the present invention can be implemented in a display device in which one frame is composed of two fields.

また記憶回路13a,13b,13c,13dは論理回路によって構
成することもできるし、点灯信号発生回路11eを点灯信
号発生回路11aと同様な構成にすることも可能である。The storage circuits 13a, 13b, 13c, and 13d can be configured by logic circuits, and the lighting signal generation circuit 11e can be configured similarly to the lighting signal generation circuit 11a.

発明の効果 本発明によれば、複数の各区分に含まれる画素Ｎは、
階調表現数と同数であり、複数のフレーム期間にわたっ
て、異なる点灯パターンの出力を、位相を異ならせて行
い、しかも点灯する画素の数は、階調レベルＮと同数と
し、フレーム毎に出力される点灯パターンは、次のフレ
ーム時のパターンとは異なり、階調Ｍに対応する、複数
の異なる基本パターンから選択された位相の異なる複数
の異なる点灯パターンを発生し、複数の連続したフレー
ムに従って位相の異なる複数の点灯パターンを順次選択
するもので、これによって表示解像度の低下を招来する
ことなく、フリッカを解消し、表示品位を劣化させるこ
となく、各階調表示を実現することができる。According to the present invention, the pixels N included in each of the plurality of sections are:
The same number as the number of gradation representations, different lighting patterns are output in different phases over a plurality of frame periods, and the number of pixels to be lit is the same as the gradation level N and output for each frame. The lighting pattern is different from the pattern in the next frame, and generates a plurality of different lighting patterns having different phases selected from a plurality of different basic patterns corresponding to the gradation M, and according to a plurality of consecutive frames. A plurality of lighting patterns different from each other are sequentially selected, whereby the display resolution can be reduced, flicker can be eliminated, and each gradation display can be realized without deteriorating the display quality.

【図面の簡単な説明】[Brief description of the drawings]

第１図は本発明の一実施例の階調表示回路１のブロック
図、第２図は階調表示回路１によって表示される画面を
説明するための図、第３図は区分された４×４のグルー
プの表示態様の一例を示す図、第４図〜第17図は各階調
における画素群P00〜P33の点灯態様を示す図、第18図は
本発明の他の実施例の表示画面を説明するための図、第
19図は他の実施例における画素群ａ〜ｈの点灯態様を説
明するための図、第20図は画素群ａ〜ｄの点灯状態を合
成して示す図、第21図は画素群ｅ〜ｈの点灯状態を合成
して示す図、第22図は先行技術の階調表示方式における
表示画面を示す図、第23図は先行技術の各階調における
画素群αにおける点灯状態を示す図、第24図は先行技術
の各階調における画素群βの点灯状態を示す図、第25図
は先行技術における表示画面の全体の輝度変化を示す図
である。 １……階調表示回路、11a〜11e……点灯信号発生回路、
P00〜P33,a〜ｈ……画素群FIG. 1 is a block diagram of a gradation display circuit 1 according to one embodiment of the present invention, FIG. 2 is a diagram for explaining a screen displayed by the gradation display circuit 1, and FIG. FIG. 4 shows an example of the display mode of the group 4; FIG. 4 to FIG. 17 show the lighting modes of the pixel groups P00 to P33 in each gradation; FIG. 18 shows the display screen of another embodiment of the present invention. Diagram for explanation, No.
19 is a diagram for explaining a lighting mode of the pixel groups a to h in another embodiment, FIG. 20 is a diagram showing a combined lighting state of the pixel groups a to d, and FIG. 21 is a pixel group e to FIG. 22 is a diagram showing a display screen in a gradation display method of the prior art, FIG. 23 is a diagram showing a lighting state of a pixel group α at each gradation of the prior art, FIG. 24 is a diagram showing a lighting state of a pixel group β in each gradation in the prior art, and FIG. 25 is a diagram showing a change in luminance of the entire display screen in the prior art. 1 ... gradation display circuit, 11a-11e ... lighting signal generation circuit,
P00 to P33, a to h ... Pixel group

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】複数の画素が行列状に配列された表示装置
の階調表示方式において、 表示装置の１画面の画素を複数の区分に分割し、各区分
はＮ個の画素を有し、 前記画素数Ｎは、階調表示可能なＮ段階に対応し、この
各階調表示では、各画素に２値信号が消灯と点灯とを表
すように作成され、 複数の各区分を、階調表示の所望する階調Ｍに設定し、 複数のフレーム期間にわたって、階調表示の所望する階
調Ｍに対応する、複数の異なる基本パターンから選択さ
れた位相の異なる複数の異なる点灯パターンを発生し、 位相の異なる前記複数の異なる点灯パターンは、複数の
各フレームでＭ個の画素を点灯状態にし、 位相の異なる前記複数の異なる点灯パターンは、複数の
連続したフレームに従って順次選択され、 複数のフレームで、複数の区分に、位相の異なる複数の
点灯パターンを与えて階調表示を行うことを特徴とする
表示装置の階調表示方式。In a gradation display method for a display device in which a plurality of pixels are arranged in a matrix, a pixel of one screen of the display device is divided into a plurality of sections, each section having N pixels, The number N of pixels corresponds to N stages in which gradation display is possible. In each gradation display, a binary signal is generated for each pixel so as to indicate off and on. A plurality of different lighting patterns having different phases selected from a plurality of different basic patterns corresponding to the desired gray scale M of the gray scale display over a plurality of frame periods, The plurality of different lighting patterns having different phases put M pixels in a lighting state in each of a plurality of frames, and the plurality of different lighting patterns having different phases are sequentially selected in accordance with a plurality of consecutive frames. ,plural A gradation display method for a display device, wherein gradation display is performed by giving a plurality of lighting patterns having different phases to sections.
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