DE10021865C2

DE10021865C2 - Elektronisches Bauteil mit einem Halbleiterchip und elektronisches Bauteil mit einer Teststruktur auf einem Halbleiterchip sowie Verfahren zu deren Herstellung

Info

Publication number: DE10021865C2
Application number: DE10021865A
Authority: DE
Inventors: Peter Alpern; Wolfgang Sauert; Thomas Herzog; Heinz Schauer; Rainer Tilgner
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2000-05-05
Filing date: 2000-05-05
Publication date: 2002-08-01
Anticipated expiration: 2020-05-06
Also published as: US6653732B2; DE10021865A1; US20020047184A1

Description

Die Erfindung betrifft ein elektronisches Bauteil mit einem Halbleiterchip, der eine mehrlagige Beschichtung mit mindestens einer Leiterbahnlage, einer Isolationslage und einer Eineb nungslage aufweist. Die Erfindung bezieht sich weiterhin auf ein elektronisches Bauteil mit einer Teststruktur auf einem Halbleiterchip sowie auf Verfahren zur Herstellung entsprechender elektronischer Bauteile.

Einebnungslagen zeigen Probleme in ihrer Haftung zu Isolations- und/oder Leiterbahnlagen, zumal ihr Wärmeausdehnungskoeffizient nicht für alle in der Herstellung des elektronischen Bauteils auftretenden Bearbeitungstemperaturen an das Ausdehnungsverhal ten der Isolationslagen und/oder Leiterbahnlagen angepaßt ist. Damit erhöht sich die Gefahr eines Ablösens der Einebnungslage mit zunehmendem Abstand vom thermo-mechanisch neutralen Punkt des Halbleiterchips, der sich bei symmetrischem Aufbau der Halbleiterstrukturen, der strukturierten Isolationslagen und der strukturierten Leiterbahnlagen im geometrischen Zentrum der aktiven Halbleiterchipoberfläche befindet. Bei unsymmetri schem Aufbau einer mehrlagigen Beschichtung eines Halbleiter chips kann der thermo-mechanisch neutrale Punkt gegenüber dem geometrischen Zentrum des Halbleiterchips versetzt sein. Trotz dieser Versetzung befindet sich der thermo-mechanisch neutrale Punkt eines Halbleiterchips in der Nähe des geometrischen Zen trums eines Halbleiterchips und damit im Zentrumsbereich. Somit liegen die Problembereiche in Bezug auf die Haftung der Eineb nungslage auf Isolationslagen in den Eckbereichen eines Halb leiterchips.

Aus der EP 0 262 575 B1 ist ein Verfahren zur Herstellung einer Multilayer-Struktur bei integrierten Schaltungen bekannt. Be schrieben ist hierbei eine Glasschicht, die mit einer benach barten Isolationslage über Haftflächen einer Haftungsschicht verbunden ist. Die Haftungsschicht ist jedoch nicht in die Glasschicht eingelagert. Weiterhin ist aus der DE 44 37 081 A1 ein Verfahren zur Herstellung von Halbleiterstrukturen unter Anwendung eines Adhäsionsmeßverfahrens bekannt. Dabei wird in einem ersten Prüf schritt eine Adhäsion zwischen der Oberfläche eines ersten Mate rials eines Substrats, eines Isolierfilmes, einer Leiterschicht, einer Elektrodenschicht und/oder einer Widerstandsschicht, die eine Halbleitervorrichtung bilden, und einem auf die Oberfläche des ersten Materials aufzubringenden zweiten Materials gemessen. Die Adhäsionsverteilung wird erfaßt und das zweite Material wird auf die Oberfläche des ersten Materials aufgebracht, wenn bei dem Prüfschritt festgestellt wird, daß die gemessene Adhäsion größer als sein vorbestimmter Wert ist. Die Messung der Adhäsion und Ausgabe in eine Kraftkurve wird mittels einer Erfassung durch ei nen Fühler an einer Vielzahl von Punkten an einer Bauteiloberflä che gemessen.

Aufgabe der Erfindung ist es, das Abheben oder Verschieben einer Einebnungslage von einem mehrlagig beschichteten Halbleiter zu verhindern.

Gelöst wird diese Aufgabe mit dem Gegenstand der unabhängigen An sprüche. Weitere vorteilhafte Weiterbildungen der Erfindung erge ben sich aus den abhängigen Ansprüchen.

Gemäß der Erfindung weist die Einebnungslage eine Glasschicht mit eingelagerten Haftbereichen auf, wobei die Haftbereiche Haftflächen zu benachbarten Isolationslagen bereitstellen. Diese in eine Glasschicht eingelagerten Haftbereiche haben den Vorteil, daß sie in allen Problemzonen der Einebnungslage eingebracht werden können. Da die Haftbereiche mit ihren Haftflächen in bezug auf die benachbarten Isolationslagen fi xiert sind, wird ein Gleiten und Abheben der Glasschicht an diesen Haftbereichen gestoppt und die Glasschicht zwischen den Haftbereichen fixiert. Dazu werden die Haftbereiche vor einem Aufbringen der Glasschicht auf den mehrlagig beschich teten Halbleiterchip aufgebracht.

In einer Ausführungsform der Erfindung besteht die Glas schicht aus einer aufgeschleuderten Glasmasse, die zum Eineb nen an ihrer von dem Halbleiterchip abgewandten Oberfläche poliert ist. Eine aufgeschleuderte Glasmasse überdeckt zu nächst sowohl die Haftbereiche mit ihren Haftflächen zu be nachbarten Isolationslagen als auch die Unebenheiten des mehrlagig beschichteten Halbleiterchips sowie Durchkontakte zu unteren Leiterbahnen. Durch das Polieren der Oberfläche der Glasschicht wird diese soweit abgetragen, daß eine Ebene entsteht, die Glasschichtbereiche, Durchkontaktbereiche und Haftbereiche aufweist, so daß auf dieser Ebene weitere Isola tionslagen, Leiterbahnlagen und Durchkontakte mit hoher Prä zision aufgebaut werden können, da erneut eine völlig ebene Fläche für diese Weiterbearbeitung des Halbleiterchips zur Verfügung steht.

In einer weiteren Ausführungsform der Erfindung bestehen die Haftbereiche aus einer Metallbeschichtung. Metallbeschichtun gen auf Isolationslagen auf Halbleiterchips haben den Vor teil, daß sie äußerst haftbeständig sind, so daß eine derar tige Metallbeschichtung auf der Isolationslage einer mehrla gigen Beschichtung eines Halbleiterchips im Prinzip eine Gleitsperre für die Glasschicht der Einebnungslage darstellt.

Wenn schließlich der Schichtaufbau nach der Einebnungsschicht mit einer weiteren Isolationslage beginnt, sind die Haftbe reiche sandwichartig durch eine untere und eine obere Isola tionslage, an denen Metallbeschichtungen besonders gut haf ten, fixiert, so daß der von der Glasschicht eingenommene Be reich der Einebnungslage in seinem Abgleiten und Abheben von der darunterliegenden unteren und/oder der darüberliegenden oberen Isolationslage behindert wird.

Bei einer anderen Ausführungsform der Erfindung sind die Haftbereiche der Einebnungslage in Eckbereichen des Halblei terchips dichter angeordnet als in dem Zentrumsbereich des Halbleiterchips. Diese vorteilhafte Ausführungsform der Er findung kann soweit führen, daß im Zentrumsbereich keinerlei Haftbereiche angeordnet sind und sich die Anordnung von Haft bereichen in den Eckbereichen konzentriert, zumal die Eckbe reiche bei einem Halbleiterchip am weitesten vom thermo- mechanisch neutralen Punkt des Halbleiterchips entfernt lie gen.

Die Haftbereiche können unterschiedlichste Formen aufweisen. In einer Ausführungsform der Erfindung weist die Einebnungs lage des Halbleiterchips winkelförmige Streifen als Haftbe reiche in Eckbereichen des Halbleiterchips auf. Dabei können die Winkel rechtwinklig ausgeführt sein und die Schenkellänge der winkelförmigen Streifen zum Zentrum des Halbleiterchips hin abnehmen. Auch die Staffelung, d. h. der gegenseitige Ab stand zwischen den winkelförmigen Streifen, kann in der Weise variiert sein, daß der Abstand zwischen den winkelförmigen Streifen zum Zentrum hin zunimmt. Die winkelförmigen Streifen sind an den Stellen unterbrochen, an denen Durchkontakte für die Durchkontaktierung zu den unteren Leiterbahnlagen erfor derlich werden.

Eine weitere Ausführungsform der Erfindung sieht vor, daß die Einebnungslage des Halbleiterchips Haftbereiche mit abgerun deten Konturen aufweist. Derartige abgerundete Konturen stellen Haftbereiche dar, die keine Ecken, Spitzen oder Einker bungen aufweisen, so daß die umgebende Glasschicht nicht zur Mikrorißbildung bei thermischer Wechselbelastung veranlaßt wird. Deshalb sind runde bzw. kreisförmige Haftbereiche von Vorteil.

Die Haftbereiche werden aus Materialien hergestellt, deren Haftfähigkeit sich in der Halbleitertechnologie auf Isolati onslagen bewährt haben. Insbesondere sind deshalb die Haftbe reiche in einer Ausführungsform der Erfindung aus einer Alu miniumlegierungsbeschichtung. Aluminiumlegierungen mit gerin gen Anteilen von Kupfer und/oder Silicium haben sich in der Halbleitertechnologie bewährt und haften fest auf den Isola tionslagen, so daß bei einem elektronischen Bauteil, bei dem in die Einebnungslage Haftbereiche aus Aluminiumlegierungen eingelagert werden, diese eine gute Haftung sowohl zu der da runterliegenden unteren Isolationslage, als auch zu der nächstfolgenden darüberliegenden oberen Isolationslage auf weisen und somit das Material der Einebnungslage an den haf tungskritischen Stellen in größerer Entfernung vom thermo- mechanisch neutralen Punkt des Halbleiterchips am Abheben oder Abgleiten hindern können.

Da zunehmend in der Halbleitertechnologie auch Kupferlegie rungen für die Leiterbahnlagen eingeführt werden, erscheint es vorteilhaft, für Halbleiterchips mit Kupferleitbahnlagen die Haftbereiche aus Kupferlegierungen herzustellen, um kom patibel zu den jeweiligen Verfahrenstechnologien zu bleiben.

Ein weiteres Ziel der vorliegenden Erfindung ist es, die Geo metrie der Haftbereiche, ihre Lage auf dem Chip und die Mate rialien für die Haftbereiche zu optimieren und zu testen.

Diesen Zweck erfüllt ein elektronisches Bauteil mit einer Teststruktur auf einem Halbleiterchip, das eine mehrlagige Beschichtung aus mindestens einer Leiterbahnlage, einer unte ren Isolationslage, einer oberen Isolationslage und einer dazwischen angeordneten Einebnungslage mit eingelagerten Haft bereichen aufweist und zusätzlich in seinen Eckbereichen der Einebnungslage mindestens einen Testdurchkontakt aufweist, der sich durch die Einebnungslage hindurch erstreckt und je weils oberhalb und unterhalb der Einebnungslage mit Meßlei terbahnen verbunden ist.

Der Testdurchkontakt weist einen mikroskopisch kleinen Durch messer auf, so daß minimale Verschiebungen der Einebnungslage festgestellt werden können. Unter mikroskopisch klein werden in diesem Zusammenhang Abmessungen verstanden, die nur mit einem Lichtmikroskop noch meßbar sind. Der Eckbereich eines Halbleiterchips wird für diesen Testdurchkontakt verwendet, um die höchste Belastung der Einebnungslage, die im Eckbe reich auftritt, zu testen. Löst sich die Einebnungslage von der darunterliegenden Isolationslage oder verschiebt sie sich gegenüber dieser, so wird der Testdurchkontakt unterbrochen und ein Stromdurchgang zwischen den Meßleiterbahnen, die auf der Unterseite der Einebnungslage und auf der Oberseite der Einebnungslage angebracht sind und mit dem Testdurchkontakt verbunden sind, kann über den unterbrochenen Testdurchkontakt nicht mehr erfolgen. Wird das Abheben oder Verschieben der Einebnungslage gegenüber der darunterliegenden Isolationslage durch entsprechend optimierte Haftbereiche verhindert, so bleibt der Testdurchkontakt unversehrt und ein Meßstrom kann von der unteren Meßleiterbahn zu der oberen Meßleiterbahn auf der Unter- bzw. Oberseite der Einebnungslage fließen.

Mit dieser Teststruktur auf dem Halbleiterchip eines elektro nischen Bauteils kann folglich die Konstruktion der Haftbe reiche in einer Einebnungslage überprüft und optimiert wer den. Um die Strommessung über die Meßleiterbahnen und den Testdurchkontakt zu überprüfen, weist das Halbleiterchip eine erste Meßkontaktfläche auf der Oberseite der Einebnungslage auf, die mit der oberen Meßleiterbahn verbunden ist, und eine zweite Meßkontaktfläche auf der Oberseite der Einebnungslage, die über einen Meßdurchkontakt durch die Einebnungslage hindurch mit der unteren Meßbahn verbunden ist. Folglich kann mit einer einfachen Strommeßmethode der Nachweis erbracht werden, ob die Haftbereiche eines Halbleiterchips mit einer Teststruktur ihre Aufgabe erfüllen oder ob eine Nachbesserung im Flächenverhältnis zwischen Haftbereich und Einebnungsflä che, in der Anordnung und Verteilung der Haftbereiche auf dem Halbleiterchip oder in der Gestaltung und Größe einzelner Haftbereiche und der Art des Haftmaterials erforderlich wird.

Vergleichsweise können auch Testdurchkontakte im Zentrumsbe reich und in den Randbereichen des Halbleitertestchips ange ordnet sein, um Fehlinterpretationen einer Unterbrechung der Testdurchkontakte zu vermeiden, da Unterbrechungen, die nach Temperaturwechselbelastungen des Halbleiterchips der Test durchkontakte im Zentrumsbereich, d. h. in der Nähe des ther mo-mechanisch neutralen Punktes des Halbleiterchips auftre ten, einen Hinweis liefern, daß die Ursache für die Unterbre chung nicht mit den eingelagerten Haftbereichen zusammen hängt. Treten Unterbrechungen der Testdurchkontakte nur im Randbereich und nicht im Zentrumsbereich auf, müssen die Haftbereiche nachgebessert werden. Treten keinerlei Unterbre chungen der Testdurchkontakte weder im Zentrumsbereich noch im Randbereich auf, so haben die eingelagerten Haftbereiche ihren Zweck vollständig erfüllt. Eine darauf basierende Fer tigung von elektronischen Bauteilen mit Einebnungslagen kann dann auf gesicherten Strukturen für die Haftbereiche basieren und eine Massenfertigung zuverlässiger elektronischer Bautei le mit Einebnungslagen veranlaßt werden.

In einer Ausführungsform der Erfindung weist jedes elektroni sche Bauteil einer Halbleiterscheibe in einem Eckbereich ei nen Testdurchkontakt auf. Der Platzbedarf für einen derarti gen Testdurchkontakt mit Meßleiterbahnen stellt nur einen ge ringen Platzbedarf dar und kann trotzdem sicherstellen, daß auf der Halbleiterscheibe keine Haftungsprobleme zwischen Einebnungslage und Isolationslagen aufgetreten sind.

In einer weiteren Ausführungsform der Teststruktur eines Halbleiterchips weist mindestens ein Eckbereich des Halblei terchips winkelförmige Streifen als Haftbereiche auf. Mit Hilfe der Teststruktur kann die Zuverlässigkeit dieser win kelförmigen Streifen als Haftbereiche genauestens untersucht werden, insbesondere die Zuverlässigkeit für eine gesamte Halbleiterscheibe oder für ein gesamtes Halbleiterscheibenlos kann in der Fertigung statistisch erfaßt werden.

Eine weitere Ausführungsform der Teststruktur eines Halblei terchips sieht vor, daß mindestens ein Eckbereich quadratför mige Haftbereiche aufweist. Quadratförmige Haftbereiche kön nen gleichmäßig oder mit unterschiedlichen Dichten in einem Eckbereich verteilt sein und haben gegenüber einer winkelför migen Streifenstruktur den Vorteil, daß ihre Verteilung im Eckbereich eines Halbleiterchips stärker variiert werden kann.

In einer weiteren Ausführungsform der Teststruktur eines Halbleiterchips sind als Haftbereiche abgerundete Konturen vorgesehen. Derartige abgerundete Konturen sind im Extremfall kreisförmige Haftbereiche. Es sind aber auch rechteckige und quadratische Flächen möglich, die abgerundete Ecken aufwei sen. Derartige Haftbereichsstrukturen haben den Vorteil, daß sich keine Spannungsspitzen in der Einebnungslage ausbilden können, da scharfkantige Ecken in der Struktur vollständig vermieden werden.

In einer weiteren Ausführungsform der Erfindung sind mehrere Metallagen im Halbleiterchip vorgesehen, die zusammen mit ei nem einzigen Testdurchkontakt verbunden sind und für jede der Metallagen eine mit dem Testdurchkontakt verbundene Meßlei terbahn aufweisen. Für jede der Metallbahnlagen ist eine Meß kontaktfläche auf der obersten Leiterbahnlage vorgesehen, welche über Meßdurchkontakte mit dem jeweiligen Testdurchkon takt über Meßleitungen in Verbindung stehen. Damit wird mit einem einzigen Testdurchkontakt die Haftfähigkeit unterschiedlicher Isolations- und Einebnungslagen untereinander überprüfbar.

Ein Verfahren zur Herstellung eines elektronischen Bauteils mit einem Halbleiterchip und mehrlagiger Beschichtung aus Leiterbahnlagen und Isolationslagen und mindestens einer Ein ebnungslage mit Haftbereichen weist folgende Verfahrens schritte auf:

a) Herstellen eines Halbleiterchips mit ersten Lagen einer mehrlagigen Beschichtung in einer Schichtfolge von min destens einer Leiterbahnlage und mindestens einer ab schließenden Isolationslage mit Durchkontakten zu der Leiterbahnlage,
b) Abscheiden einer metallischen Haftschicht auf der ab schließenden Isolationslage der ersten Lage,
c) Strukturieren der Haftschicht in Haftbereiche und Durch kontaktbereiche,
d) Aufbringen einer Glasschicht,
e) Einebnen der Glasschicht zu einer Einebnungslage mit eingelagerten Haftschichtbereichen und Durchkontaktbe reichen,
f) Vervollständigen der mehrlagigen Beschichtung durch Auf bringen weiterer Lagen, beginnend mit einer weiteren Isolationslage.

Mit einem derartigen Verfahren wird ein elektrisches Bauteil hergestellt, das eine Einebnungslage aufweist, die durch ein gelagerte Haftschichtbereiche derart auf der mehrlagigen Be schichtung festgelegt ist, daß kein Versetzen, Verschieben oder Abheben der Einebnungslage in kritischen Bereichen, die entfernt von dem neutralen thermischen Punkt des Halbleiter chips sind, auftreten kann. Dazu wird, noch bevor das Materi al der Einebnungslage aufgebracht wird, eine Haftschicht in der gleichen oder größeren Dicke der Einebnungslage aufge bracht und anschließend strukturiert, so daß Haftbereiche der Haftschicht auf der letzten Isolationslage stehenbleiben, die ihrerseits die Dicke der künftigen Einebnungslage oder eine etwas größere Dicke aufweisen. Neben den Haftbereichen muß beim Strukturieren der Haftschicht auch eine metallische Ver längerung der Durchkontakte zu den unter und zwischen den Isolationslagen liegenden Leiterbahnlagen aufgebracht und strukturiert werden. Da auf der Isolationsschicht die in der Halbleitertechnologie üblichen Metalle für Leiterbahnen eine bereits bewiesene gute Haftung besitzen, wird auch die Haft schicht aus einem derartigen Metall hergestellt, so daß beim Strukturieren der Haftschicht zu Haftbereichen gleichzeitig auch Durchkontaktbereiche verwirklicht werden können. Diese Durchkontakte sollen von den tieferliegenden Metallagen bis zur künftigen Oberfläche der Einebnungsschicht reichen, damit auf der Einebnungsschicht auch ein Zugriff zu Durchkontakten der tieferen Leiterbahnlagen entstehen kann.

Nach dem Strukturieren der Haftschicht zu Haftbereichen und Durchkontaktbereichen wird das eigentliche Material der Ein ebnungslage, nämlich eine Glasschicht, aufgebracht. Diese Glasschicht bedeckt nicht nur die Zwischenräume zwischen den Haftbereichen, sondern auch die Haftbereiche selbst sowie die Durchkontaktbereiche. Außerdem bildet die Glasschicht die Un ebenheiten, die bei den vorhergehenden Verfahrensschritten in der Oberfläche der Halbleiterchips entstanden und beim Auf bringen der ersten Lagen der mehrlagigen Beschichtung gebil det wurden, in ihrer Oberfläche voll ab. Deshalb wird in ei nem weiteren Schritt die Glasschicht mit eingelagerten Haft bereichen und Durchkontakten chemo-mechanisch poliert und gleichmäßig eben abgetragen und damit alle Unebenheiten be seitigt, so daß die eingeebnete Oberfläche der Einebnungslage im wesentlichen das Material der Glasschicht, die Haftflächen und die Durchgangskontakte aufweist.

Zu Test- und Überprüfungszwecken wird ein etwas anders gear tetes elektronisches Bauteil hergestellt, das eine Teststruk tur auf einem Halbleiterchip aufweist. Diese Teststruktur auf einem Halbleiterchip wurde erfunden, um die Haftfähigkeit oder auch die Haftverbesserung durch die Haftbereiche nachzu weisen und Fehler in der Haftung der Einebnungslage in der Fertigung feststellen zu können. Dazu werden auf dem Halblei terchip Teststrukturen verwirklicht, die mit folgenden Ver fahrensschritten hergestellt werden:

a) Herstellen eines Halbleiterchips mit mindestens einer unteren Isolationslage und mindestens einer unteren Lei terbahnlage auf der unteren Isolationslage,
b) Strukturieren der unteren Leiterbahnlage zu mindestens einer unteren Meßleiterbahn,
c) Aufbringen einer Haftschicht,
d) Strukturieren der Haftschicht zu Haftbereichen, minde stens einem Testdurchkontakt an einem Ende der Meßlei terbahn und mindestens einem Meßdurchkontakt an dem an deren Ende der Meßleiterbahn,
e) Aufbringen einer Glasschicht auf die untere Isolations lage mit strukturierter Haftschicht,
f) Einebnen der Glasschicht zu einer Einebnungslage mit Haftschichtbereichen und dem Testdurchkontakt und dem Meßdurchkontakt,
g) Aufbringen einer oberen Isolationslage auf der Eineb nungslage mit Durchkontaktöffnungen zu den Test- und Meßdurchkontakten,
h) Aufbringen einer Leiterbahnlage mit mindestens einer oberen Meßleiterbahn und Meßkontaktflächen für obere und untere Meßleiterbahnen.

Mit diesem Verfahren entsteht ein elektronisches Bauteil mit einer Teststruktur, die nicht nur die Möglichkeit bietet, die Funktionsfähigkeit neuer Haftschichtbereiche eingelagert in einer Einebnungsebene auf ihre Fähigkeit zu testen, ein Abhe ben oder Verschieben der Einebnungslage gegenüber den unteren und oberen Isolationslagen zu überprüfen, sondern es ist auch eine ständige Überwachung von gefertigten Halbleiterchips mit Einebnungslage mit dieser Teststruktur möglich. Dazu wird in diesem Verfahren mindestens ein Testdurchkontakt in der Einebnungslage geschaffen, der von einer Leiterbahnlage unter halb der Einebnungslage zu einer Leiterbahnlage oberhalb der Einebnungslage reicht und sich somit über die gesamte Dicke der Einebnungslage erstreckt. Dieser Testdurchkontakt kann mikroskopisch klein gewählt werden, denn er selbst soll nicht mit Meßspitzen einer Testeinrichtung belegt werden. Vielmehr wird eine Meßleiterbahn in der unterhalb der Einebnung lie genden Leiterbahnlage angeordnet, die mit dem unteren Ende des Testdurchkontaktes verbunden ist und von diesem zu einem Meßdurchkontakt führt, der mit einer Meßkontaktfläche auf der Oberseite der Einebnungslage in Verbindung steht.

Die Meßkontaktfläche, die elektrisch über den Meßdurchkontakt und eine untere Meßleiterbahn mit dem unterem Ende oder dem Beginn des Testdurchkontaktes elektrisch verbunden ist, kann in ihrer Größe so ausgebildet sein, daß entweder weiterfüh rende Meßdrähte auf diese Meßkontaktfläche aufgebracht werden können oder daß Meßspitzen einer entsprechenden Testeinrich tung aufgesetzt werden können. Das obere Ende des Testdurch kontaktes, das ebenfalls wie der Testdurchkontakt selbst mi kroskopisch klein ist, wird mit einer Meßleiterbahn auf der oberen Fläche der Einebnungsschicht oder auf der Oberfläche der oberen Isolationsschicht verbunden, wobei das freie Ende der Meßleiterbahn in eine Meßkontaktfläche übergeht, auf die eine zweite Meßspitze einer Testeinrichtung gesetzt werden kann oder ein Meßdraht angebracht werden kann. Zwischen den beiden Meßkontaktflächen oder der angebrachten Meßdrähte kann nach der Durchführung der Verfahrensschritte zur Herstellung einer Teststruktur auf einem Halbleiterchip und eventuellen Thermotestzyklen festgestellt werden, ob der Testdurchkontakt durch die thermische Behandlung aufgrund einer Verschiebung der Einebnungslage gegenüber der oberen oder unteren Isolati onslage unterbrochen ist oder nicht.

In einer Durchführung des Verfahrens wird die Haftschicht mittels eines Sputterverfahrens aufgebracht. Dazu wird in ei ner Vakuumanlage eine Materialquelle aus dem Material der Haftschicht zerstäubt und gleichmäßig auf die unterhalb der Einebnungslage liegende Isolationsschicht aufgebracht. Die Materialquelle besteht aus einer Metall-Legierung, die für die Haftbereiche vorgesehen ist und der Metallegierung für die Leiterbahnlagen entsprechen kann.

Eine weitere Durchführung des Verfahrens sieht vor, daß die Haftschicht mittels eines Aufdampfverfahrens aufgebracht wird. Dazu wird die Materialquelle für das Haftmaterial der Haftbereiche unter Vakuum in einem Tiegel oder Schiffchen verflüssigt und dampft auf die Oberfläche der Isolations schicht auf, die unterhalb der künftigen Einebnungslage liegt.

Die Haftschicht kann auch mittels Zersetzen metallorganischer Substanzen in einem Gasphasenabscheidungsverfahren aufge bracht werden. Dazu wird eine metallorganische Substanz in die Gasphase überführt und über die unter der künftigen Ein ebnungslage liegende Isolationslage geführt, wobei aus der Gasphase das Metall der metallorganischen Verbindung sich auf der Isolationslage absetzt.

Da bei diesen Verfahren zur Aufbringung der Haftschicht die gesamte Fläche der unteren Isolationsschicht mit einer Me tall-Legierung bedeckt wird, muß diese in einem weiteren Schritt in Haftbereiche und Durchkontaktbereiche strukturiert werden. Die Durchkontaktbereiche sorgen dafür, daß elektri sche Verbindungen durch die Einebnungslage hindurch zu den unteren Leiterbahnlagen hergestellt werden, während die Haft bereiche selbst völlig isoliert in die Einebnungslage und zwischen der unteren und der oberen Isolationslage eingela gert werden sollen.

Eine derartige Strukturieren der Haftschicht kann in einer Durchführung des Verfahrens mittels eines Maskierverfahrens durch eine Photolithographietechnik erfolgen. Nachdem bei dieser Technik eine strukturierte Maske auf der Haftschicht aufgebracht ist, können die Bereiche, in denen eine Einlage rungsschicht aufzubringen ist, mittels Plasmaätzverfahren trocken weggeätzt werden oder alternativ mit einem naßchemi schen Verfahren entfernt werden. Danach sind nur noch die Haftbereiche und die Durchkontaktbereiche auf der unteren Isolationslage von der Haftschicht bedeckt, und es kann nun auf die Oberfläche eine Glasschicht aufgebracht werden, die die gesamte Oberfläche bedeckt, und zwar auch die Haft schichtbereiche und die Durchkontaktbereiche.

Das Aufbringen der Glasschicht kann mittels eines Schleuder- oder Aufsprühverfahrens mit anschließender Trocknung erfol gen. Diese Verfahren haben den Vorzug, daß sie die Herstel lung einer beliebig dicken Glasschicht auf der unteren Isola tionsschicht ermöglichen.

Die Glasschicht kann auch mittels Sputterverfahren aufge bracht werden oder mittels Abscheidung aus einem Plasma er folgen. Diese Verfahren zeichnen sich durch ihre extreme Reinheit der aufzubringenden Schichten aus, da beide Verfah ren unter Vakuum durchgeführt werden. Eine weitere Möglich keit der Durchführung des Verfahrens ist es, die Glasschicht mittels chemischer Gasphasenabscheidung aufzubringen.

Nachdem die Glasschicht aufgebracht ist, bilden sich alle Un ebenheiten der darunterliegenden Oberfläche des Halbleiters und der mehrlagigen Beschichtung auf der Oberseite der Glas schicht ab. Deshalb werden in einem chemo-mechanischen Ver fahren diese Unebenheiten abgetragen, um eine Einebnungslage zu bilden. Diese Einebnungslage ermöglicht, daß nachfolgende Schichten nun von einer völlig planaren Oberfläche aus aufge baut werden können. Dazu wird zunächst eine weitere Isolati onslage aufgebracht, die eine sehr gute Haftung zu den Haft bereichen aufweist und in die Durchgangsöffnungen an den Stellen einzubringen sind, an denen die Durchkontakte zu den unteren Leiterbahnstrukturen angeordnet sind. Diese Durchkon takte können untereinander über eine metallische Leiterbahnstruktur auf der Isolationslage verbunden sein oder zu Kon taktflächen des Halbleiterchips geführt werden. Abschließend wird auf eine derartige Struktur eine Passivierungsschicht gebracht, die die Leiterbahnen schützen soll und nur an den Stellen Öffnungen aufweist, an denen Kontaktflächen der Halb leiterchips vorgesehen sind.

Ausführungsformen der Erfindung werden nun anhand von Zeich nungen näher erläutert.

Fig. 1 zeigt eine Draufsicht auf eine erste Ausführungs form der Erfindung mit winkelförmigen Streifen als Haftbereiche in den Eckbereichen eines Halbleiter chips.

Fig. 2 zeigt eine Draufsicht auf eine zweite Ausführungs form der Erfindung mit kreisförmigen Haftbereichen in den Eckbereichen eines Halbleiterchips.

Fig. 3 bis 13 zeigen Herstellungsstufen eines elektroni schen Bauteils einer Ausführungsform der Erfindung.

Fig. 14 zeigt eine schematische Querschnittsansicht durch einen Halbleiterchip mit einer Teststruktur.

Fig. 15 zeigt eine Draufsicht auf einen Halbleiterchip mit einer Teststruktur einer dritten Ausführungsform der Erfindung mit unterschiedlichen Testhaftberei chen.

Fig. 1 zeigt eine Draufsicht auf eine erste Ausführungsform der Erfindung mit winkelförmigen Streifen 21 als Haftbereiche 12 in den Eckbereichen 16, 17, 18 und 19 eines Halbleiter chips 1. Bei dieser ersten Ausführungsform ist auf einem Halbleiterchip, der eine elektronische integrierte Schaltung trägt, die über mindestens eine Leiterbahnlage und eine Iso lationslage einzelne aktive und passive Bauelemente auf der Halbleiterchipoberfläche miteinander verbindet bzw. isoliert, eine Einebnungslage aufgebracht. Diese Einebnungslage 10 be steht im wesentlichen aus einer Glasschicht 11 und den in dieser Draufsicht sichtbaren winkelförmigen Streifen als Haftbereiche 21 in den Eckbereichen 16, 17, 18 und 19 des Halbleiterchips 1.

Eine Einebnungslage ohne diese Haftbereiche 12 zeigt Fehl funktionen, indem in den von dem thermo-mechanisch neutralen Zentrumsbereich 20 des Halbleiterchips 1 am weitesten ent fernten Bereichen, nämlich den Eckbereichen 16, 17, 18 und 19, die Einebnungsschicht dazu neigt abzuheben oder sich ge genüber der darunterliegenden unteren Isolationslage zu ver setzen oder zu verschieben. Um diesen Fehler zu beheben, sind in dieser Ausführungsform die Eckbereiche mit den winkelför migen Streifen 21 als Haftbereiche 12 ausgestattet, wobei die Haftbereiche 12 zu der darunterliegenden unteren Isolations lage eine gut haftende Haftfläche aufweisen und ebenso zu der sich anschließenden oberen Isolationslage, die hier weggelas sen wurde, um die winkelförmigen Streifen 21 der Haftberei che 12 zu zeigen. Mit diesen Haftflächen wird verhindert, daß sich die Einebnungslage gegenüber den darunter- und darüber liegenden Isolationslagen verschiebt. Praktisch wird die Ein ebnungslage durch die winkelförmigen Streifen 21 in den Eck bereichen zusammengehalten und kann sich nicht mehr gegenüber den unteren und oberen Isolationslagen verschieben.

Die Einebnungslage 10 ihrerseits sorgt dafür, daß alle Un ebenheiten, die sowohl auf der Halbleiterchipoberfläche durch das Einbringen der einzelnen aktiven und passiven Bauelemente einer integrierten Schaltung entstehen als auch durch das Aufbringen einer mehrlagigen Beschichtung gebildet werden, ausgeglichen werden und sorgt ferner dafür, daß mittels Durchgangsöffnungen in der Einebnungslage, die hier nicht ge zeigt werden, Durchkontakte durch die Einebnungsschicht ent stehen, wobei diese Durchkontakte mit den Leiterbahnlagen un terhalb der Einebnungslage in Kontakt stehen.

Fig. 2 zeigt eine Draufsicht auf eine zweite Ausführungsform der Erfindung mit kreisförmigen Haftbereichen 22 in den Eck bereichen 16, 17, 18 und 19 eines Halbleiterchips 1. Derartige kreisförmige Haftbereiche 22 haben den Vorteil, daß keine spitzen Ecken und Kanten auftreten und somit keine Spitzen spannungen abbauenden Mikrorisse in der Einebnungslage auf treten. Darüber hinaus kann, wie es Fig. 2 zeigt, durch zu nehmende Dichte der kreisförmigen Haftbereiche 22 zum Rand des Halbleiterchips 1 hin die Haftfähigkeit bzw. die Hinde rung der Einebnungslage am thermischen Ausbreiten vergrößert werden. Je mehr kreisförmige Haftbereiche 22 in den Problem zonen des Halbleiterchips vorgesehen werden, um so sicherer werden Defekte, verursacht durch die Einebnungslage, verhin dert. Auch in dieser Darstellung der Fig. 2 sind die Durch kontakte durch die Einebnungslage zu den unteren oder unter halb gelegenen Leiterbahnen weggelassen.

Die Fig. 3 bis 13 zeigen Herstellungsstufen zur Herstel lung eines elektronischen Bauteils einer Ausführungsform der Erfindung. Im wesentlichen dient diese Darstellungsfolge der Fig. 3 bis 13 dazu, um das Entstehen der extremen Uneben heiten auf einem Halbleiterchip zu verdeutlichen und zu ver deutlichen, wie durch die Einebnungslage diese Unterschiede einer mehrlagigen Beschichtung eingeebnet werden. Gleichzei tig sollen diese Fig. 3 bis 13 verdeutlichen, daß zur Ein bringung der erfindungsgemäßen Haftbereiche kein zusätzlicher Schritt erforderlich ist, sondern diese Haftbereiche simultan und gleichzeitig mit den in der Einebnungslage anzuordnenden Durchkontakte entstehen.

Fig. 3 zeigt dazu einen Halbleiterchip 1 mit einer mikrosko pisch kleinen Kontaktfläche 57 an seiner Oberfläche 58. In diesem Zusammenhang wird unter mikroskopisch klein eine Ab messung verstanden, die nur unter lichtoptischen Mikroskopen für das menschliche Auge erkennbar und meßbar ist. Die Ober fläche 58 des Halbleiterchips ist hier zwar als eine gerade Linie dargestellt, in Wirklichkeit jedoch ist bereits diese Oberfläche 58 äußerst uneben und von mehreren Stufungen in der Oberfläche übersät, da die unterschiedlichsten selektiven Oxidationsschritte, Maskierungsschritte und Dotierschritte an der Oberfläche 58 des Halbleiterchips 1 durchgeführt wurden. Diese Stufungen werden zur Vereinfachung in Fig. 3 und den folgenden Figuren weggelassen und werden jedoch wie weitere Unebenheiten, die durch die unterschiedlichen Beschichtungs lagen hinzukommen, mit der Einebnungslage geglättet oder ein geebnet.

Fig. 4 zeigt eine erste Isolationslage 6, die unmittelbar auf die Halbleiteroberfläche zum Schutz der darunter befind lichen passiven und aktiven Bauelemente einer elektronischen Schaltung aufgebracht ist. Diese Isolationslage 6 ist ein nichtleitendes Dielektrikum und kann aus den unterschiedlich sten Oxiden oder Nitriden hergestellt sein. Üblicherweise wird hier eine Siliciumoxidschicht, die durch Naß- oder Troc kenoxidation aufgebracht wurde, eingesetzt. In diese erste und damit unterste Isolationslage 6 werden Durchgangsöffnun gen 59 eingebracht, welche die mikroskopisch kleinen Kontakt flächen des Halbleiterchips 57 freilegen.

Fig. 5 zeigt die Entstehung einer ersten Leiterbahnlage 3, mit der unterschiedliche Elektroden der aktiven und passiven Halbleiterbauelemente einer integrierten Schaltung unterein ander verbunden werden und die zu Kontaktanschlußflächen 60 der ersten Leiterbahnlage 3 führen. Über diese Leiterbahnlage 3 kann eine weitere Isolationslage 7 für eine mehrlagige Be schichtung des Halbleiterchips aufgebracht werden.

Fig. 6 zeigt ein Halbleiterchip 1 mit einer zweilagigen Iso lationsbeschichtung und einer dazwischenliegenden Leiterbahn lage 3. Die zweilagige Isolationsbeschichtung entsteht da durch, daß auf die Leiterbahnlage 3 der Fig. 5 nun in Fig. 6 eine weitere Isolationslage 7 aufgebracht ist. Diese Isola tionslage 7 wird in gleichförmiger Dicke über die gesamte Struktur gelegt, so daß sich an der Oberfläche der Isolati onslage die Unebenheiten der Vorstrukturen abbilden, wie das in Fig. 6 zu sehen ist. Die Isolationslage 7 ist folglich über den Leiterbahnen der Leiterbahnlage 3 um die Dicke der Leiterbahnen größer als in den übrigen Bereichen und sie ist um eine entsprechende Dicke geringer über den mikroskopisch kleinen Kontaktflächen 57 des Halbleiterchips 1. Im Prinzip können in Fig. 6 bereits vier unterschiedliche Oberflächen niveaus unterschieden werden, einmal ein Niveau, das durch die Addition der Dicken der Isolationslagen 6 und 7 entsteht, ein weiteres Niveau, das durch die Addition der Dicken der ersten Isolationslage 6 mit der Dicke der ersten Leiterbahn lage 3 entsteht, ein weiteres Niveau, das durch die Summation der Dicken von Isolationslage 6 plus Leiterbahnlage 3 plus Isolationslage 7 entsteht, und schließlich ein Niveau, das durch die Addition der Dicke von Leiterbahn 3 über der mikro skopisch kleinen Kontaktfläche 57 und durch die darüberlie gende Dicke der Isolationslage 7 entsteht.

Fig. 7 zeigt den Aufbau einer weiteren Leiterbahnlage 4, die dadurch zwei weitere Niveaus in der Staffelung der Unebenhei ten eines Halbleiterchips einbringt, denn diese zweite Lei terbahnlage 4 kontaktiert in einer Durchgangsöffnung der Iso lationslage 7 die freigelegte Kontaktfläche 60 mittels eines Durchkontaktes 25. An diesen Durchkontakt schließen sich wei tere Leiterbahnen in der Leiterbahnlage 4 an. Die Leiterbahn lage 4 bildet ihrerseits Kontaktflächen 61 aus.

Fig. 8 zeigt das Aufbringen einer weiteren Isolationslage 8 auf die Struktur, die durch die Leiterbahnlage 4 entstanden ist. Auf dem Niveau der Isolationslage 8 wird nun durch die weiteren Schritte das Ausbilden einer Einebnungslage vorbe reitet. Die bisherigen Lagen bestehen aus drei Isolationsla gen 6, 7 und 8, und zwei Leiterbahnlagen 3 und 4, die im Querschnitt zu sehen sind und bereits eine verstärkte Uneben heit der Oberfläche zeigen. Zu diesen Unebenheiten sind die Stufen in der Halbleiteroberfläche 58 zu addieren, so daß die Zwischenschaltung eines Einebnungsschrittes oder einer Eineb nungslage in dieser Herstellungsstufe erforderlich erscheint.

Fig. 9 zeigt das Aufbringen einer metallischen Haftschicht 27, die mindestens in einer Dicke aufzubringen ist, die in allen Bereichen das Einebnungsniveau 62 erreichen muß.

Fig. 10 zeigt die Strukturierung der metallischen Haft schicht 27 der Fig. 9 in Durchkontaktbereiche 28, die einen elektrischen Kontakt zu den darunterliegenden Leiterbahnlagen 3 und 4 aufrechterhalten, und Haftbereiche 12, die aus dem gleichen Material bestehen und auch aus der metallischen Haftschicht 27 der Fig. 9 durch selektives Ätzen entstanden sind. Die Strukturierung der metallischen Haftschicht 27, wie sie in Fig. 10 gezeigt wird, kann durch unterschiedliche Naß- und Trockenätzverfahren erreicht werden. Da das Haft schichtmaterial des Haftschichtbereichs 12 das gleiche Mate rial ist wie das Durchkontaktmaterial des Durchkontaktes 28, kann ein Haftschichtbereich ohne zusätzliche Verfahrens schritte simultan mit der Herstellung der Durchkontakte 28 in der Einebnungslage hergestellt werden.

Fig. 11 zeigt das Aufbringen einer Glasschicht 11 auf die gesamte Oberfläche des inzwischen äußerst unebenen Halblei terchips, wobei das Einebnungsniveau 62 mit einer strichpunk tierten Linie gezeigt ist. Die Unebenheiten der aufgeschleu derten Glasschicht 11 rühren nicht von den Eigenschaften der Glasschicht her oder sind auch nicht bedingt durch Verfah rensfehler, sondern die Glasschicht bildet die unterschiedli chen Niveaustufen der vorhergehenden Beschichtung ab und zeigt deshalb extreme Unterschiede in der Dickenstaffelung der darunterliegenden Mehrfachbeschichtung.

Fig. 12 zeigt die eingeebnete Einebnungslage 11 nach einer chemo-mechanischen Politur. Alle Unebenheiten, wie sie noch in Fig. 11 zu sehen waren, sind nun auf das Einebnungsniveau 62 eingeebnet. Die Oberfläche in dem Einebnungsniveau 62 weist nun Bereiche der Glasschicht auf, ferner Haftbereiche 12 des metallischen Leitermaterials und Durchgangskontaktbereiche 28 für die Weiterführung der elektrischen Verbindung zu den unteren Leiterbahnschichten.

Fig. 13 zeigt den weiteren mehrschichtigen Aufbau nach dem Einebnen der Oberfläche des Halbleiterchips, wobei zunächst eine weitere Isolationsschicht 9 aufgebracht wird, die gut haftende Flächen mit den Haftbereichen 12 ausbildet. Diese Isolationslage 9 hat Durchkontaktöffnungen, durch die eine weitere Leiterbahnlage 5 Zugriff auf den Durchkontakt 28 er hält. Abschließend kann noch eine Passivierungsschicht 63 aufgebracht werden, die im wesentlichen auch aus einem Isola tionsmaterial besteht und die Durchkontaktöffnungen zu ent sprechenden Kontaktflächen der Leiterbahnschicht 5 aufweist. Diese Kontaktflächen sind der erforderlichen Größe für weite re Verbindungsschritte wie Bonden zugänglich.

Fig. 14 zeigt einen schematischen Querschnitt durch einen Halbleiterchip 1 mit einer Teststruktur 55. Die Teststruktur 55 basiert im wesentlichen auf einem Testdurchkontakt 29. Dieser Testdurchkontakt in der Einebnungslage 10 ist eine mi kroskopisch kleine Testsäule 64, die als Testdurchkontakt 29 bezeichnet wird und die äußerst empfindlich auf Verschiebun gen relativ zu der unterhalb der Einebnungslage 10 gelegenen Isolationslage 65 und oberhalb der Einebnungsebene gelegene obere Isolationslage 66 reagiert. Sobald Verschiebungen zwi schen der oberen bzw. unteren Isolationslage 65, 66 und der Einebnungslage 10 auftreten, wird der Testdurchkontakt 29, d. h. die mikroskopisch kleine Testsäule 64, zerstört bzw. zerbrochen, so daß mit Hilfe einer Meßkontaktfläche 47 über einen Meßdurchkontakt 51, über eine Meßleiterbahn 37, die mit dem unteren Ende des Testdurchkontaktes 29 verbunden ist, und mit Hilfe einer Meßkontaktfläche 43, die über eine Meßleiter bahn 33 das obere Ende des Testdurchkontaktes 29 kontaktiert, die Unterbrechung der mikroskopisch kleinen Testsäule 64 ge messen werden kann. Solange eine Ohmsche Verbindung zwischen den Meßkontaktflächen 47 und 43 nachweisbar ist, ist der Test positiv verlaufen und alle Temperaturwechselbelastungen des Chips haben nicht zu einem Abheben, Verschieben oder Verset zen der Einebnungslage geführt. Sobald eine Unterbrechung festgestellt wird, ist mit dieser Teststruktur 55 nachweis bar, daß die Einebnungslage 10 sich gegenüber den Isolations lagen 65 und 66 verlagert hat.

Fig. 15 zeigt eine Draufsicht auf einen Halbleiterchip 1 mit einer Teststruktur 55 einer dritten Ausführungsform der Er findung mit unterschiedlichen Testhaftbereichen. In Fig. 15 ist der Eckbereich 18 des Halbleiterchips 1 vollständig ohne Haftbereiche ausgebildet, während die Einebnungslage 10 im Eckbereich 17 quadratförmige Bereiche 56 als eingelagerte Haftbereiche 12 aufweist und in den verbleibenden Eckberei chen 16 und 19 winkelförmige Streifen 21 als Haftbereich 21 aufweist. In jeder der Ecken sind Testdurchkontakte 29, 30, 31 und 32 bzw. Testsäulen 64 vorgesehen, die den Nachweis er bringen, ob die eingelagerten Haftbereiche 21 und 56 gegen über dem Eckbereich 18, der keinerlei Haftbereiche aufweist, eine Verbesserung in der Haftung der Einebnungslage eingetre ten ist. Dazu zeigt Fig. 15 erste Meßkontaktflächen 43 bis 46, die über obere Meßleiterbahnen 33 bis 36 das obere Ende der Testdurchkontakte 29 bis 32 kontaktieren und zweite Meß kontaktflächen 47 bis 50 auf der Oberfläche des Halbleiter chips 1, die über Meßdurchkontakte 51 bis 54 und über unteren Meßleiterbahnen 37 bis 40 das untere Ende der Testdurchkon takte 29 bis 32 kontaktieren. Zwischen den Meßkontaktflächen 43 bis 46 und den Meßkontaktflächen 47 bis 50 werden die Testdurchkontakte 29 bis 32 nach mehreren thermischen Zyklen getestet und festgestellt, ob nach wie vor eine Ohmsche Ver bindung zwischen den Meßkontaktflächen 43 bis 46 und den Meß kontaktflächen 47 bis 50 besteht oder ob die Testdurchkontak te 29 bis 32 unterbrochen sind. Derartige Teststrukturen 55 können auf beliebigen Halbleiterchips mit Einebnungslagen vorgesehen werden, um die Zuverlässigkeit der Fertigung prü fen zu können und andererseits die Ursachen für Ausfälle in der Fertigung zuordnen zu können.

Die Fig. 14 und 15 zeigen außer der Teststruktur 55 eine weitere Testmöglichkeit einer elektrischen Verbindung über untere Meßdurchkontakte 79 bis 82, Tiefliegende Meßleiterbah nen 75 bis 78, Fußbereiche der Testsäulen 64, untere Meßlei terbahnen 37 bis 40 und Meßdurchkontakte 51 bis 54, mit der festgestellt werden kann, ob die Meßdurchkontakte 51 bis 54 und 79 bis 82 funktionsfähig sind, indem die elektrische Ver bindung zwischen den zweiten Meßkontaktflächen 47 bis 50 und dritten Meßkontaktflächen 71 bis 74 getestet wird.

Bezugszeichenliste

1

Halbleiterchip

2

mehrlagige Beschichtung

3-5

Leiterbahnlagen

6-9

Isolationslagen

10

Einebnungslage

11

Glasschicht

12

Haftbereiche

13

,

14

Haftflächen

15

Oberfläche der Glasschicht

16-19

Eckbereiche des Halbleiterchips

20

Zentrumsbereich des Halbleiterchips

22

winkelförmige Streifen

22

abgerundete Konturen

23

erste Lagen der mehrlagigen Beschichtung

2

24-26

Durchkontakte

27

Haftschicht

28

Durchkontaktbereich der Haftschicht

29-32

Testdurchkontakte

33-36

obere Meßleiterbahn

37-40

untere Meßleiterbahn

41

Oberseite der Einebnungslage

42

Unterseite der Einebnungslage

43-46

erste Meßkontaktflächen

47-50

zweite Meßkontaktflächen

51-54

Meßdurchkontakte

55

Teststruktur

56

quadratförmige Haftbereiche

57

mikroskopisch kleine Kontaktflächen des Halb leiterchips

58

Oberfläche des Halbleiterchips

59

Durchgangsöffnungen

60

Kontaktanschlußflächen

61

Kontaktfläche der Leiterbahnlage

4

62

Einebnungsniveau

63

Meßleiterbahn

64

Testsäule

65

untere Isolationslage der Teststruktur

66

obere Isolationslage der Teststruktur

67

Oberseite der oberen Isolationslage

68

untere Leiterbahnlage

70

Durchkontaktöffnungen

71-74

dritte Meßkontaktfläche

75-78

tiefliegende Meßleiterbahn

79-82

unterer Meßdurchkontakt

Claims

1. Elektronisches Bauteil mit einem Halbleiterchip (1), der eine mehrlagige Beschichtung (2) mit mindestens einer Leiterbahnla ge (3, 4, 5), mindestens einer Isolationslage (6, 7, 8, 9) und einer Einebnungslage (10) aufweist, wobei die Einebnungslage (10) eine Glasschicht (11) mit eingelagerten Haftbereichen (12) aufweist und wobei die Haftbereiche (12) Haftflächen (13, 14) zwischen der Einebnungslage (10) und der mindestens einen benachbarten Isolationslage (8, 9) bereitstellen.

2. Elektronisches Bauteil nach Anspruch 1, dadurch gekennzeichnet, daß die Glasschicht (11) aus einer aufgeschleuderten Glasmasse be steht, die zum Einebnen an ihrer zu dem Halbleiterchip (1) ab gewandten Oberfläche (15) elektromechanisch poliert ist.

3. Elektronisches Bauteil nach Anspruch 1 oder Anspruch 2, dadurch gekennzeichnet, daß die Haftbereiche (12) aus einer Metallbeschichtung bestehen.

4. Elektronisches Bauteil nach einem der vorhergehenden Ansprü che, dadurch gekennzeichnet, daß die Haftbereiche (12) der Einebnungslage (10) in Eckbereichen (16, 17, 18, 19) des Halbleiterchips (1) dichter angeordnet sind als in einem Zentrumsbereich (20) des Halbleiterchips (1).

5. Elektronisches Bauteil nach Anspruch 4, dadurch gekennzeichnet, daß der Zentrumsbereich (20) des Halbleiterchips (1) frei von Haftberei chen (12) ist.

6. Elektronisches Bauteil nach einem der vorhergehenden Ansprü che, dadurch gekennzeichnet, daß die Einebnungslage (10) des Halbleiterchips (1) winkelförmige Streifen (21) als Haftbereich (12) in den Eckbereichen (16, 17, 18, 19) des Halbleiterchips (1) aufweist.

7. Elektronisches Bauteil nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Einebnungslage (10) des Halbleiterchips (1) Haftbereiche (12) mit abgerundeten Konturen (22) aufweist.

8. Elektronisches Bauteil nach einem der vorhergehenden Ansprü che, dadurch gekennzeichnet, daß der Haftbereich (12) ein Material aufweist, das Aluminium ent hält.

9. Elektronisches Bauteil nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß der Haftbereich (12) ein Material, das Kupfer enthält, auf weist.

10. Elektronisches Bauteil mit einer Teststruktur (55) auf einem Halbleiterchip (1), das eine mehrlagige Beschichtung (2) mit mindestens einer Leiterbahnlage (3), einer unteren Isolations lage (65), einer oberen Isolationslage (66) und einer dazwi schen angeordneten Einebnungslage (10) mit in der Einebnungs lage (10) eingelagerten Haftbereichen (12) aufweist, wobei die Teststruktur (55) mindestens einen Testdurchkontakt (29, 30, 31, 32) mit mikroskopisch kleinem Durchmesser durch die Eineb nungslage (10) hindurch aufweist und eine zweite Meßkontakt fläche (47, 48, 49, 50) auf der oberen Isolationslage (66) über einen Meßdurchkontakt (51, 52, 53, 54) mit der unteren Meßleiterbahn (37, 38, 39, 40) verbunden ist, so daß eine Stromdurchgangsprüfung zwischen den Meßleiterbahnen (33, 34, 35, 36, 37, 38, 39, 40) zur Feststellung einer Unterbrechung des Testdurchkontaktes Aufschluß über die Haftung zwischen der unte ren und/oder oberen Isolationslage (65, 66) und der dazwischen befindlichen Einebnungslage (10) gibt.

11. Elektronisches Bauteil nach Anspruch 10, dadurch gekennzeichnet, daß der Testdurchkontakt (29, 30, 31, 32) im Randbereich des Halbleiterchip (1) angeordnet ist.

12. Elektronisches Bauteil nach Anspruch 10 oder Anspruch 11, dadurch gekennzeichnet, daß mindestens ein Eckbereich (16, 17, 18, 19) des Halbleiterchips (1) den Testdurchkon takt (29, 30, 31, 32) aufweist.

13. Elektronisches Bauteil nach einem der Ansprüche 10 bis 12, dadurch gekennzeichnet, daß mindestens ein Eckbereich (18) keine Haftbereiche aufweist.

14. Elektronisches Bauteil nach einem der Ansprüche 10 bis 13, dadurch gekennzeichnet, daß mindestens ein Eckbereich (16, 19) winkelförmige Streifen (21) als Haftbereich (12) aufweist.

15. Elektronisches Bauteil nach einem der Ansprüche 10 bis 14, dadurch gekennzeichnet, daß mindestens ein Eckbereich quadratförmige Haftbereiche (56) aufweist.

16. Elektronisches Bauteil nach einem der Ansprüche 10 bis 15, dadurch gekennzeichnet, daß mindestens ein Eckbereich des Halbleiterchips (1) Haftberei che (22) mit abgerundeten Konturen aufweist.

17. Elektronisches Bauteil nach einem der Ansprüche 10 bis 16, dadurch gekennzeichnet, daß der Halbleiterchip (1) mehrere Leiterbahnen (3, 4, 5) auf weist, die zusammen mit einem einzigen Testdurchkontakt (29, 30, 31, 32) verbunden sind und für jede Leiterbahnlage (3, 4, 5) eine Meßkontaktfläche (47, 48, 49, 50, 71, 72, 73, 74) der obersten Leiterbahnlage (5) über einen Meßdurchkontakt (51, 52, 53, 54, 79, 80, 81, 82) und eine Meßleiterbahn (37, 38, 39, 40, 75, 76, 77, 78) in der jeweiligen Leiterbahnlage (3, 4, 5) mit dem Testdurchkontakt (29, 30, 31, 32) verbunden ist.

18. Verfahren zur Herstellung eines elektronischen Bauteils mit einem Halbleiterchip (1) und mehrlagiger Beschichtung (2) aus Leiterbahnlagen (3, 4, 5), Isolationslagen (6, 7, 8, 9) und mindestens einer Einebnungslage (10) mit Haftbereichen (12), das folgende Verfahrensschritte aufweist:

a) Herstellen eines Halbleiterchips (1) mit ersten Lagen (23) einer mehrlagigen Beschichtung (2) in einer Schichtfolge von mindestens einer Leiterbahnlage (4) und mindestens ei ner abschließenden Isolationslage (8) mit Durchkontakten (24) zu der Leiterbahnlage (4),
b) Abscheiden einer metallischen Haftschicht (27) auf der die ersten Lagen (23) abschließenden Isolationslage (8)
c) Strukturieren der Haftschicht (27) in Haftbereiche (12) und Durchkontaktbereiche (28),
d) Aufbringen einer Glasschicht (11),
e) Einebnen der Glasschicht (11) zu einer Einebnungslage (10) mit eingelagerten Haftschichtbereichen (12) und Durchkon taktbereichen (28),
f) Vervollständigen der mehrlagigen Beschichtung (2) durch Aufbringen weiterer Lagen (5, 9) beginnend mit einer wei teren Isolationslage (9).

19. Verfahren zur Herstellung eines elektronischen Bauteils mit einer Teststruktur (55) auf einem Halbleiterchip (1), das eine mehrlagige Beschichtung (2) mit mindestens einer Leiterbahnla ge (3, 4, 5), einer unteren Isolationslage (65), einer oberen Isolationslage (66) und einer dazwischen angeordneten Eineb nungslage (10) mit eingelagerten Haftbereichen (12) umfasst, wobei das Verfahren fol gende Verfahrensschritte aufweist:

a) Herstellen eines Halbleiterchips (1) mit mindestens einer unteren Isolationslage (65) und mindestens einer unteren Leiterbahnlage (68) auf der unteren Isolationslage (65),
b) Strukturieren der unteren Leiterbahnlage (68) zu mindestens einer unteren Meßleiterbahn (37, 38, 39, 40),
c) Aufbringen einer Haftschicht (27),
d) Strukturieren der Haftschicht (27) zu Haftbereichen (12), mindestens einem Testdurchkontakt (29, 30, 31, 32) an einem Ende der Meßleiterbahn (37, 38, 39, 40) und mindestens ei nem Meßdurchkontakt (51, 52, 53, 54) an dem anderen Ende der Meßleiterbahn (37, 38, 39, 40),
e) Aufbringen einer Glasschicht (11) auf die untere Isolati onslage (65) mit strukturierter Haftschicht (27),
f) Einebnen der Glasschicht (11) zu einer Einebnungslage (10) mit Haftschichtbereichen (12) und dem Testdurchkontakt (29, 30, 31, 32) und dem Meßdurchkontakt (51, 52, 53, 54),
g) Aufbringen einer oberen Isolationslage (66) auf der Eineb nungslage (10) mit Durchkontaktöffnungen (70) zu den Test- und Meßdurchkontakten,
h) Aufbringen einer Leiterbahnlage (5) mit mindestens einer oberen Meßleiterbahn (33, 34, 35, 36) und Meßkontaktflächen (43-50, 71-74) für obere und untere Meßleiterbahnen (33 -40, 75-78).

20. Verfahren zur Herstellung eines elektronischen Bauteils nach Anspruch 18 oder Anspruch 19, dadurch gekennzeichnet, daß die Haftschicht (27) mittels eines Sputterverfahrens aufge bracht wird.

21. Verfahren zur Herstellung eines elektronischen Bauteils nach Anspruch 18 oder Anspruch 19, dadurch gekennzeichnet, daß die Haftschicht (27) mittels eines Aufdampfverfahrens aufge bracht wird.

22. Verfahren zur Herstellung eines elektronischen Bauteils nach Anspruch 18 oder Anspruch 19, dadurch gekennzeichnet, daß die Haftschicht (27) durch Zersetzen metallorganischer Sub stanzen in einem Gasphasenabscheidungsverfahren aufgebracht wird.

23. Verfahren zur Herstellung eines elektronischen Bauteils nach den Ansprüchen 18 bis 22, dadurch gekennzeichnet, daß die Haftschicht (27) zu Haftbereichen (12) mittels Maskie rungsverfahren mit anschließender Ätztechnik strukturiert wird.

24. Verfahren nach Anspruch 23, dadurch gekennzeichnet, daß als Maskierungsverfahren eine Photolithographietechnik einge setzt wird.

25. Verfahren nach Anspruch 23 oder Anspruch 24, dadurch gekennzeichnet, daß als Ätztechnik ein Plasmaätzverfahren eingesetzt wird.

26. Verfahren nach Anspruch 23 oder Anspruch 24, dadurch gekennzeichnet, daß als Ätztechnik ein naßchemisches Verfahren eingesetzt wird.

27. Verfahren nach einem der Ansprüche 18 bis 26, dadurch gekennzeichnet, daß die Glasschicht (11) mittels eines Schleuder- oder Aufsprüh verfahrens mit anschließender Trocknung aufgebracht wird.

28. Verfahren nach einem der Ansprüche 18 bis 26, dadurch gekennzeichnet, daß die Glasschicht (11) mittels Sputtertechnik aufgebracht wird.

29. Verfahren nach einem der Ansprüche 18 bis 26, dadurch gekennzeichnet, daß die Glasschicht (11) mittels Abscheidung aus einem Plasma auf gebracht wird.

30. Verfahren nach einem der Ansprüche 18 bis 26, dadurch gekennzeichnet, daß die Glasschicht (11) mittels chemischer Gasphasenabscheidung aufgebracht wird.

31. Verfahren nach einem der Ansprüche 18 bis 30, dadurch gekennzeichnet, daß das Einebnen der Glasschicht (11) mit eingelagerten Haftberei chen (12) zu einer Einebnungslage (10) mit chemo- mechanischem Abtrag erfolgt.