JP2776826B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

Info

Publication number
JP2776826B2
JP2776826B2 JP63091556A JP9155688A JP2776826B2 JP 2776826 B2 JP2776826 B2 JP 2776826B2 JP 63091556 A JP63091556 A JP 63091556A JP 9155688 A JP9155688 A JP 9155688A JP 2776826 B2 JP2776826 B2 JP 2776826B2
Authority
JP
Japan
Prior art keywords
titanium nitride
temperature
substrate
nitride film
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP63091556A
Other languages
English (en)
Other versions
JPH01264258A (ja
Inventor
夏樹 横山
憲治 日野出
喜夫 本間
喜一郎 向
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=14029782&utm_source=***_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=JP2776826(B2) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP63091556A priority Critical patent/JP2776826B2/ja
Priority to US07/199,269 priority patent/US4897709A/en
Publication of JPH01264258A publication Critical patent/JPH01264258A/ja
Application granted granted Critical
Publication of JP2776826B2 publication Critical patent/JP2776826B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置およびその製造方法に関し、詳し
くは、アスペクト比が大きな開口部、孔もしくは溝（本
明細書では、これらを総称して孔と記す）の表面上に、
良好な窒化チタン膜が形成された半導体装置およびその
製造方法に関する。
〔従来の技術〕
近年における半導体装置の著るしい集積密度増大にと
もない、コンタクト孔の直径には著るしく小さくなり、
半導体基板の表面領域内に形成される不純物ドープ領域
の深さは極めて浅くなつて来た。このような極度に浅い
不純物ドープ領域の表面に、コンタクト孔を介して、ア
ルミニウムもしくはアルミニウム合金膜からなる配線を
接続し、接続部の信頼性を高めるための熱処理を行なう
と、アルミニウムが不純物ドープ領域内を拡散して、pn
接合を突き抜け、それによつてpn接合が破壊される、と
いう障害を発生する。
このような障害を防止するため、アルミニウムもしく
はその合金膜からなる配線と半導体基板表面との間に、
窒化チタン膜からなるバリヤ層を介在させ、これによつ
て、アルミニウムと半導体基板の間の反応を防止する方
法が提案されている。
窒化チタンは、比較的低抵抗で、耐熱性や化学的安定
性もすぐれているので、この層をバリヤ層として用いる
と、配線と半導体基板の間の反応を防止して、半導体装
置の信頼性を向上させることが可能である。
窒化チタン膜の製造には、従来、反応性スパツタリン
グ法が最も広く用いられた。高純度の窒化チタンのター
ゲツトを得るのは困難なため、高い純度のチタン・ター
ゲツトを用い、放電ガス中の窒素と反応させて、窒化チ
タン膜を形成する方法が、通常行なわれている。このよ
うな反応性スパッタリングによる窒化チタン膜の形成に
ついては、ジヤーナル・オブ・バキユーム・アンド・サ
イエンス・テクノロジー（J.Vac.Sci.Technol.）,A4
（４）,1986,1850頁〜1854頁に説明されている。
〔発明が解決しようとする課題〕
一方、上記のように、上記孔の幅や直径が極めて小さ
くなり、アスペクト比（孔の高さ／孔の幅または直径）
が大きくなると、このような孔の内面上に、均一な膜厚
を有する窒化チタン膜を、上記反応性スパッタリングに
よつて形成するものは極めて困難である。
すなわち、反応性スパツタリングによつて窒化チタン
膜を形成すると、孔内の窒化チタン膜の膜厚は均一にな
らず端部において、窒化チタン膜の膜厚が極めて薄くな
つて、バリヤ層としての機能が著るしく低下してしま
う。また、得られた窒化チタン膜は膜厚が均一でないた
め、その上に、アルミニウムやアルミニウム合金を堆積
して配線を形成すると、内部に空洞が生じて、半導体装
置の信頼性が低下してしまう。
窒化チタン膜の製法としては、上記反応性スパツタリ
ングの他に蒸着法（ジヤーナル・オブ・バキユーム・ア
ンド・サイエンス・テクノロジ:J.Vac.Sci.Technol.,21
（１）,May/June,1982,page14〜18）や低圧CVD（米国特
許第4,570,328号，特開昭61−69969号）が、それぞれ提
案されている。しかし、上記のような、非常に微細で、
かつ、アスペクト比の大きな孔内に、均一な膜厚の窒化
チタン膜を形成することについては言及されておらず、
寸法が微細でアスペクト比が大きい孔の内面上に、膜厚
の均一な窒化チタン膜をそなえた半導体装置、およびこ
のような半導体装置を製造し得る方法が強く要望されて
いた。
本発明の目的は、上記従来の問題を解決し、非常に微
細でアスペクト比が大きく、かつ、側面が実質的に垂直
な孔内に、均一な膜厚の窒化チタン膜が形成されてい
る、高集積密度で高信頼の半導体装置およびその製造方
法を提供することである。
〔課題を解決するための手段〕
上記目的を達成するため、本発明は、幅もしくは直径
が１μｍ以下でアスペクト比が0.7以上の孔内に、孔内
における最も薄い部分における膜厚が、孔外の平坦部分
における膜厚さの0.6倍以上である窒化チタン膜を、低
圧CVDによつて形成するものである。さらに、この低圧C
VDを、その上に窒化チタン膜を形成すべき半導体基板の
温度を、反応容器の壁面の温度よりも高く保つて行な
う。
〔作用〕
低圧CVDを用いることにより、反応性スパツタリング
や蒸着を用いた場合よりも、窒化チタン膜の被覆性は向
上し、他の方法では不可能であつた上記微細な孔内に、
良好な窒化チタン膜を形成できる。この際、半導体基板
の温度を反応容器の壁面の温度よりも高くして、上記低
圧CVDを行なうと（この方法をコールドウオール法とい
う）、反応容器の壁面の温度を半導体基板の温度より高
くするホツトウオール法を用いた場合よりも、塩素の含
有量が低く、アルミニウムとシリコンの間の反応を阻止
するためのバリヤとしての特性が良好になることが見出
された。
すなわち、たとえば、上記米国特許4,570,328号のよ
うに、反応室の壁面の温度よりも半導体基板の温度を低
く保ち、低圧CVDによつて窒化チタン膜の堆積を行なう
と、段差被覆性は、反応性スパツタ法を用いた場合より
はやや良好であつたが、直径１μｍ以下、アスペクト比
0.7以上という極めて微細な孔の内面上に、良好な窒化
チタン膜を形成するのは困難であることが見出された。
また、原料ガスとして、四塩化チタンを用い、同様の
装置を用いると、得られた窒化チタン膜中には、約10at
％の塩素が含まれ、アルミニウムとシリコンとの反応を
阻止するためのバリヤ性が極めて低いことも認められ
た。
しかし、このような問題は、本発明によつて、半導体
基板の温度を反応室の壁面の温度より高く保つた状態
で、低圧CVDを行なうことによつて解決され、上記微細
な孔の内面上に、バリヤ性のすぐれた窒化チタン膜を、
良好な段差被覆性で形成できることが確認された。この
ような優れた結果は、チタンの原料ガスとして、四塩化
チタンを用いた場合のみではなく、テトラジメチルメチ
ルアミノチタン等の有機チタン塩を用いた場合にも、同
様に確認された。
〔実施例〕
実施例１ 第１図ａに示すように、単結晶シリコン基板11に、ホ
トレジスト膜をマスクとして用いる周知の反応性イオン
エツチングによつて、直径0.85μm,深さ５μｍの孔10を
形成した後、周知の酵素プラズマによつてホトレジスト
膜を除去する。
上記基板11を、周知の洗浄処理を施した後、第２図に
示した装置の反応室20内に設けられてある。ヒータを内
蔵した基板ホルダ21上に置いた。メカニカルブースタポ
ンプ22とロータリポンプ23を用いて、上記反応室20内を
排気して2.0×10-3Torrにした。内蔵されたヒータを動
作させて上記基板11の温度を700℃に保ち、ガス吹出口2
5から、四塩化チタン，ガスノズル24からアンモニヤ
を、それぞれ反応室20内に導入して、上記シリコン基板
11の表面上に、窒化チタン膜を形成した。四塩化チタン
およびアンモニヤの流量は、それぞれ9SCCM（standard
cubic cetimeter per minute）および900SCCMとし、反
応室20内の圧力は0.35Torrに保つた。なお、四塩化チタ
ン28は、25℃に保たれた容器26内で気化され、45℃に保
温された配管27を通り、ガス吹出し口25から、基板11の
表面へ導入した。反応室20の内壁温度はヒータによつて
150゜〜200℃に加熱して、内壁面上への塩化アンモニウ
ムの付着を防止した。
上記条件によつて、窒化チタン膜の形成を８分間行な
つた後、四塩化チタンとアンモニヤの導入を停止し、基
板ホルダ21に内蔵されているヒータへの通電を止めた
後、反応室20内を窒素でパージして、基板11を100℃ま
で冷却させた。基板11を取出して調べたところ、第１図
ｂに示したように、基板11上面のみではなく、上記孔10
の内面上にも窒化チタン膜12が形成され、その膜厚は、
平坦な上面上では200nm、孔10内における最も薄い部分
の膜厚は160nmであつた。窒化チタン膜の形成時間を５
分間と短かくした場合の、平坦な上面上における窒化チ
タン膜の膜厚は125nm、孔10内における最も薄い部分の
膜厚は100nmであり、いずれの場合においても、直径が
極めて小さく、しかも、アスペクト比が大きい孔の内周
上に、良好な窒化チタン膜を形成できることが確認され
た。なお、窒化チタンの堆積を18分間行なうと、平坦な
上面上における窒化チタン膜の膜厚は450nmとなり、第
１図ｃに示したように、溝10内は窒化チタン12によつて
完全に充填された。
上記窒化チタン薄膜の形成温度は700℃としたが200℃
乃至900℃のいずれの温度でも膜形成は可能であり、望
ましい温度範囲は400℃乃至900℃である。これは基板温
度400℃未満で形成した窒化チタン薄膜中には2at％以上
の塩素が含まれるためである。窒化チタン薄膜中に含ま
れる塩素の量が少ない方が膜は低抵抗となり、バリア性
が良好となる。窒化チタン薄膜形成中の反応室内の圧力
は0.01Torr乃至10Torrとすればよいが、0.01Torr乃至1T
orrの範囲内である場合に最も高い段差被覆性が得られ
る。四塩化チタンとアンモニアの流量は第11図の装置に
おいてはそれぞれ1SCCM乃至1SLM,10SCCM乃至50SLMの範
囲であれば良好な窒化チタン薄膜の形成が可能であつ
た。原料としては、四塩化チタンとアンモニアの組合せ
の他四塩化チタン28と窒素を含まないシクロパンタジエ
ニル化合物等からなる窒素を含まないチタン化合物の群
から選択された少なくとも一者と、アンモニア，窒素，
ヒドラジン，三升化窒素からなる選択された少なくとも
一者とが含まれていればよい。窒化チタン薄膜形成中の
反応室20の内壁の温度は室温から加熱温度を高めるのに
従い、生成され付着する塩化アンモニウムの量が減少し
350℃以上とするとほぼ皆無となる。
第３図は窒化チタン薄膜をそなえた、溝型キヤパシタ
を具備した、MOS型素子を用いたメモリー回路を備える
半導体装置を示す。シリコン基板40にドライエツチング
法により直径0.7μm,深さ３μｍの深孔41が開口され酸
化膜42が形成された後、上述の方法，条件により第２図
に示した装置を用いて平坦部上の膜厚が100nmの窒化チ
タン薄膜43が形成され、加工を施されている。窒化チタ
ン薄膜43はセル・プレートとして機能する。かかる窒化
チタン薄膜43上にキヤパシタの誘電体層として二酸化シ
リコンもしくは酸化タンタルからなる薄膜44を形成，加
工後、深孔内に不純物をドープした多結晶シリコン45で
埋込んだ。さらに二酸化シリコン層52多結晶シリコン層
46、タングステンシリサイドからなるワード線47、不純
物をドープした多結晶シリコンからなるビツト線48や層
間絶縁膜49が形成されている。50,51は高濃度の不純物
をイオン打込みすることによつて形成された拡散層であ
る。
上述の窒化チタン薄膜の抵抗率は115μΩ・cmであ
る。従来、窒化チタンの代りに用いられていた不純物が
ドープされた多結晶シリコンの抵抗率は約1mΩ・cmであ
つた。窒化チタンを用いることによりセル・プレートの
膜厚を従来の多結晶シリコン膜の場合の約1/3として
も、従来よりも低抵抗のセル・プレートが得られた。こ
のため、本発明の窒化チタン薄膜を用いた半導体装置は
従来の装置に比してより微細化され、高性能となる。セ
ル１ケ当りの占有面積は従来比87％である。
実施例２ 第４図は本実施例の半導体装置を説明するための図で
ある。シリコン基板60上に周知のLOCOS法によつて厚さ
0.3μｍの二酸化シリコン膜61が形成されており、かか
る基板60上に形成した厚さ１μｍの二酸化シリコン膜63
に直径0.9μｍのコンタクトホール62が開口され、高濃
度リンがイオン打込みされた拡散層66が形成されしかる
後バリア層として機能する平坦部上の厚さ135nmの窒化
チタン薄膜64を実施例１と同様の方法，条件で形成され
ている。コンタクトホール62内部に形成された窒化チタ
ン薄膜64の最小膜厚は平坦部上の膜厚の約80％である。
しかる後、スパツタ法によりアルミニウム１％のシリコ
ンと0.5％の銅とを含むアルミニウムを主成分とする厚
さ0.5μｍの薄膜65を形成し、窒化チタン薄膜とともに
通常のホトリソグラフイー技術，ドライエツチング技術
によりパターニングを施した。
第５図は従来の方法によつて形成され半導体装置を示
す図である。第15図の装置と同寸法のコンタクトホール
70の開口後、平坦部上の膜厚が135nmの窒化チタン薄膜7
1を従来公知の反応性スパツタ法によつて形成した。コ
ンタクトホール70内の最も薄い部分の窒化チタン薄膜71
の膜厚は40nm以下である。厚さ0.5μｍのアルミニウム
を主成分とする薄膜72は上記実施例と同様の方法，条件
で形成した。
第４図に示した構造の場合は、直径0.7μｍのコンタ
クトホール62の接触抵抗は278Ωである。これに対し第
５図に示した従来の構造の場合は292Ωであつた。アル
ミニウムを主成分とする薄膜62,72の抵抗を含めたコン
タクト部の抵抗は本発明による構成の方法が低抵抗であ
る。これはアルミニウムを主成分とする薄膜62,72の被
覆形状の差に起因する。段差被覆性の高い本発明の窒化
チタン薄膜64上のアルミニウムを主成分とする薄膜62
は、段差被覆性が低い従来の窒化チタン薄膜70上の該薄
膜72よりもコンタクトホール内部での最小膜厚が大であ
るためである。
第４図および第５図に示した装置を、それぞれ470℃1
0時間の熱処理を施し、際び接触抵抗の測定を行つた。
直径0.7μｍのコンタクトホールの接触抵抗は第４図に
示した本発明の装置では275Ω、第５図に示した従来の
装置では380Ωであつた。本発明の装置の窒化チタン薄
膜64はコンタクトホール62内でも平坦部上の80％以上の
膜厚を有するため、バリア性が高い。従来のスパツタ法
によりコンタクトホール内部の最小膜厚を本発明の装置
と同等とすると、アルミニウムを主成分とする薄膜をコ
ンタクトホール内部に形成することが著しく困難とな
る。またアルミニウムを主成分とする薄膜と窒化チタン
薄膜の積層膜の膜厚の増加ににより加工精度が低下する
という問題もあり、微細化の進んだ半導体装置への適用
はほとんど不可能である。
本発明の窒化チタン薄膜を用いた半導体装置は従来の
装置に比して信頼性が向上し、高性能化が達成される。
実施例３ 第６図を用いて本実施例を説明する。本実施例は本発
明を積上げ型キヤパシタを具備した。MOS型素子を用い
たメモリー回路を備える相補型MOS半導体装置に適用し
た実施例である。
第６図において、シリコン基板80の主表面には、厚さ
0.3μｍのフイールド酸化膜81が形成され不純物をドー
プした多結晶シリコンからなるゲートおよび配線層82が
配置されている。ゲート長は全て0.7μｍである。該ゲ
ート，配線82上に、二酸化シリコンを主成分とする薄膜
83を形成し、加工を施した後、窒化チタン薄膜84を実施
例１と同様の方法，条件で形成した、窒化チタン薄膜84
の膜厚は、120nmである。さらに二酸化シリコン薄膜85,
不純物をドープした多結晶シリコン薄膜86を形成，加工
し、該多結晶シリコン薄膜86上に電荷を蓄えるキヤパシ
タの誘電体層となる二酸化シリコン薄膜と窒化シリコン
薄膜との積層膜を厚さ50nm形成し、加工した後、不純物
をドープした多結晶シリコン薄膜87を形成，加工する。
層間絶縁膜88の表面は減圧化学気相成長法による硼素と
リンとを含有する二酸化シリコンを主成分とする薄膜の
形成と熱処理による流動化およびエツチバツクにより、
第６図のように平坦化されている。直径0.6μｍ、深さ
３μｍのコンタクトホール89をドライエツチング技術に
より、基板80の表面とほぼ垂直に開口した後、窒化チタ
ン薄膜90を形成した。形成方法は窒化チタン薄膜84と同
様であり、平坦部上の膜厚は0.35μｍである。直径0.3
μｍのコンタクトホール89は窒化チタン薄膜90で完全に
埋込まれている。該窒化チタン薄膜90上に、１％のシリ
コンと、1.5％の銅とを含むアルミニウム合金薄膜91を
スパツタ法により形成し、窒化チタン薄膜90と共に加工
を施した。
従来の導体層84として多結晶シリコン薄膜を用い、コ
ンタクトホール89内を化学気相成長法によつて形成した
多結晶シリコン薄膜をエツチバツクすることにより埋込
んだ装置と比較して、本実施例の装置はアクセス時間が
15％短縮され高性能化が達成された。また、従来の装置
では本実施例の如き相補型MOS半導体装置の場合、コン
タクト部の不純物の型（ｐまたはｎ形）に応じて、コン
タクトホール内に埋込む多結晶シリコンに不純物をドー
プすることが必要であつたが、窒化チタンを埋込むこと
により不要となつた。また、コンタクトホール89多結晶
シリコンを用いた場合、二酸化シリコンを主成分とする
薄膜88中の硼素もしくはリンが、該薄膜表面を流動化に
より平坦化するために行う熱処理中等に、多結晶シリコ
ン中に拡散し、不良の原因となることがあつたが、本実
施例の装置ではかかる不良は発生しなかつた。なお、コ
ンタクトホール89内を他の導電体層、例えばタングステ
ンによつて埋込むこともできる。この場合、窒化チタン
薄膜84は熱処理中のタングステンのシリサイド化反応を
防止するバリア層として機能する。
本発明の窒化チタン薄膜を用いた半導体装置は従来の
装置に比べて、高性能かつ高信頼である。上記実施例１
乃至３において示したように、本発明は特に急峻な段差
を表面に有する半導体装置において有効であるが、他の
電子回路装置に適用した場合にも高性能化，高信頼化の
効果がもたらされることは言うまでもなく、また、かか
る電子回路装置を具備する電子機器においても同様の効
果がもたらされることも明らかである。
実施例４ 第７図および第８図を用いて説明する。第１図（ａ）
に示したのは（100）のボロンをドープした抵抗率0.1Ω
・cmのシリコン基板110上に第８図に示した装置を用い
て減圧化学気相成長法により窒化チタン膜111を形成し
た試料である。
シリコン基板110を第８図の装置の反応室120内のヒー
タを内蔵した基板ホルダ121上に設置し、反応室120を液
体窒素トラツプ，メカニカルブースタポンプ，ロータリ
ポンプからなる排気系122により3.0×10-3Torrまで排気
した。しかる後、基板ホルダ121内のヒータ（図示せ
ず）に通電し、シリコン基板110の表面温度も450℃とし
た。次にガスノズル23からビスシクロペンタジエニルチ
タン，ガスノズル24からアンモニアをそれぞれ反応室12
0内に導入した。ビスシクロペンタジエニルチタンは蒸
発容器125内で気化して導入した。蒸発容器125および導
入配管126はシースヒータ127により80℃に保温されてい
る。ビスミクロペンタジエニル化合物を10CCM,アンモニ
アを600SCCM導入し、反応室120内の圧力を0.3Torrと
し、５分間で120nmの窒化チタン膜111をシリコン基板11
0上に形成した。次に、ガスを遮断し、ヒーターへの通
電を停止し、反応室120内を再び3.0×10-3Torrまで排気
した。基板110を100℃まで冷却し、大気中に取出したと
ころ第１図の如くなつた。窒化チタン膜111の抵抗率は1
15μΩ・cmであり、反応性スパツタ法による膜と同等の
低い値であつた。
第７図（ａ）の試料中にスパツタ法によつてアルミニ
ウム膜112を形成すると第７図（ｂ）のようになつた。
アルミニウム膜112の厚さは0.7μｍであつた。
かかる試料に470℃15分間の熱処理を施しオージエ光
電子分光法により、アルミニウム，シリコンの深さ方向
の分布を測定し熱処理前の測定データと比較した。その
結果熱処理によるアルミニウム，シリコンの相互拡散反
応の進行はオージエ光電子分光法の検出限界以下のレベ
ルであり窒化チタン膜111が有効なバリア層として機能
したことが明らかとなつた。基板温度450℃で四塩化チ
タンとアルミニウムとを原料として同膜厚の窒化チタン
膜111をホツトウオール法のCVD装置によつて形成した試
料に同条件の熱処理を施し、オージエ光電子分光法によ
る測定を行うと、アルミニウム，シリコンが相互に拡散
した様子が観測され、本実施例によつて形成された窒化
膜の方がバリア性において優れていることがわかつた。
また、本実施例によれば、装置内での塩化アンモニウム
の生成がないため、塩化アンモニアのパーテイクルの付
着のない、清浄な半導体装置の製造が可能である。
なお、ビスシクロペンタジエニル化合物とアンモニア
とを原料として窒化チタン膜を形成する際の基板温度を
本実施例中の450℃よりも高温とした場合、さらにバリ
ア性が向上することも明らかとなつた。また、基板温度
が等しい場合には、本発明による窒化チタン膜の方が従
来の四塩化チタンを用いる方法による膜よりもバリア性
が高いことも明らかとした。従つて特に低温での窒化チ
タン膜形成を必要としない場合においても、本発明は、
従来の方法に比べて、パーテイクルの発生がなく、バリ
ア性が向上するという優位性を有している。
実施例５ 第９図および第10図を用いて説明する。
第９図においてシリコン基板10の表面にはLOCOS法に
よつて選択的に形成した二酸化シリコン膜131が形成さ
れている。厚さ0.3μｍの二酸化シリコン膜131上に実施
例４と同様の装置，方法で厚さ0.3μｍの窒化チタン膜1
32を形成し、通常のホトリソグラフイー技術とドライエ
ツチング技術とを用いて窒化チタン膜132にパターニン
グを施した。窒化チタン膜132形成時の基板温度は650℃
であり、基板温度以外の膜形成条件は実施例４と同じで
ある。かかる窒化チタン膜132上にフオスフオシリケー
トグラス（PGS）膜133を常圧CVD法によつて厚さ0.8μｍ
形成し、直径0.7μｍのコンタクトホール134を開口し
た。次に厚さ0.5μｍのアルミニウム膜135、さらにその
上層に厚さ0.1μｍの窒化チタン膜136を形成した。窒化
チタン膜136の形成は第４図の装置を用いてバイアスプ
ラズマCVD法によつて行つた。
第10図はロード・ロツク室を具備したバイアスプラズ
マCVD装置を示す。基板130はロードロツク室を介して、
13.56MHzの高周波電源150によりバイアス電圧を印加可
能な基板ホルダ142上に設置した。基板ホルダ142は接地
された反応室壁143とは絶縁材144により絶縁されてい
る。反応室145はターボ分子ポンプを備えた排気系146に
より３×10-6Torrまで排気した。基板ホルダ142に内蔵
されたヒーターにより基板30を350℃まで昇温後、ガス
導入口47から、10SCCMのビスシクロペンタジエニルチタ
ン，ガスノズル48から300SCCMのアンモニアと300SCCMの
アルゴンとを反応室45に導入して反応室45内圧力を0.3T
orrとした。ガス導入口47,ガスノズル48は絶縁材49によ
り接地された反応室143とは絶縁されており、周波数13.
56MHzの高周波電力を電源140により印加可能である。ガ
ス導入を開始、反応室145内の圧力を0.3Torrに調整後、
電源140および150より電力を印加した。電源140よりガ
スノズル38等に印加したのは、0.2W/cm2の高周波電力で
あり、電源150より基板ホルダ142を介して基板30に印加
したのは−50Vの実効バイアス電圧である。かかる条件
を３分間維持して基板30上に第１図のように厚さ0.1μ
ｍの窒化チタン膜136をバイアスプラズマCVD法で形成し
た。形成された窒化チタン膜136の段差被覆性は四塩化
チタンとアンモニアとを原料として用いた場合と同等に
優れており、アミノチタン等を原料として用いた場合と
比較すると大幅に向上した。窒化チタン膜136とアルミ
ニウム膜135との積層膜に通常のホトリソグラフイー技
術とドライエツチング技術により同時にパターニングを
施した。
かかる試料に450℃で30分の水素雰囲気中熱処理を施
した後、直径0.7μｍのコンタクトホールのコンタクト
抵抗を測定したところ、310mΩであり、従来の反応性ス
パツタ法による窒化チタン膜132を用いた場合の318mΩ
とほぼ等しかつた。本発明による窒化チタン膜132は熱
処理中のアルミニウム膜135とシリコン基板130との間の
反応を防止する有効なバリア層として機能した。
次に半導体基板130上に併せて作製した10μｍ角の、
二酸化シリコン膜を誘電対として用いたキヤパシタの耐
圧を測定した。300個のキヤパシタのうち耐圧不良品は
０個であつた。従来、アルミニウム膜35上の窒化チタン
膜136を、四塩化チタンとアンモニアとを原料として第1
0図の装置を用いて、バイアスプラズマCVD法によつて形
成した場合、同じキヤパシタ300個中の、耐圧不良品は1
9個であつた。本発明の窒化チタン膜形成法によれば、
塩化アンモニウムのパーテイクルの発生がないため、上
記の如く、パーテイクルに起因する不良品の配設率を大
幅に低減できる。
なお、窒化チタン膜136をアルミニウム配線135上に形
成することによる配線層の耐エレクトロマイグレーシヨ
ン性向上および耐ストレスマイグレーシヨン性向上の効
果は、従来の四塩化チタンとアンモニアとを原料とした
バイパスプラズマ化学気相成長法による膜を用いた場合
と比較し、大幅に向上した。これは、本発明の方法によ
る窒化チタン膜中には塩素が全く含まれていないことの
効果と発明者らは推定している。
上述のごとき、本発明の薄膜形成方法がもたらす効果
は窒化チタン膜に限定されるものではなく、他の遷移金
属窒化物薄膜の形成に適用した場合も同等の効果がもた
らされることはいうまでもない。
実施例６ 第11図および第12図を用いて説明する第11図は本発明
を適用したバイポーラメモリの一部分を示す図である。
シリコン基板210上にはLOCOS法で選択的に形成された二
酸化シリコン膜211があり、さらにその上層に常圧化学
気相成長法によつてフオスフオシリケースガラス膜212
が形成されている。コンタクトホール213を開口し、拡
散層214を形成した後不純物をドープした多結晶シリコ
ン配線層215が作製され、しかる後、その多結晶シリコ
ン配線層215上の一部に厚さ70nmの白金シリサイド層216
がある。白金シリサイド層216は白金を蒸着してパター
ニングを施した後、熱処理によつてシリサイド化反応を
生じさせて形成した。バイアススパツタ法により厚さ80
0nmの二酸化シリコン膜217を形成し、ヴイアホール218
を開口した、ヴイアホール218の直径は0.8μｍである。
かかるシリコン基板210上に第12図を示す装置を用いて
窒化チタン膜を形成した。
基板210を第12図に示した装置のロードロツク（図示
せず）から反応室220内の加熱ランプを内蔵した基板ホ
ルダ221上に転送した。反応室220はメカニカルブースタ
ポンプ222とロータリーポンプにより2.0×10-3Torrまで
排気されている。加熱ランプにより基板を600℃まで昇
温した後ガスノズル224からアンモニアを、ガス吹出口2
25から四塩化チタンを反応室220内に導入して減圧化学
気相成長法による基板210上に窒化チタン膜の形成を行
つた。四塩化チタンの流量は9SCCM,アンモニアの流量は
1SLMであり、膜形成中の反応室220内の圧力は0.25Torr
に保つた。なお四塩化チタンは25℃に保つた容器226内
で気化され、45℃に保温された配管227を経由してガス
吹出し口225から基板上210へと導いた。さらに反応室22
0内壁への塩化アンモニウムの付着を防止するため、反
応室220内壁温度は、ヒータにより100〜150℃に加熱し
た。上記の条件を５分間維持した後、アンモニアと四塩
化チタンの導入を停止し基板ホルダ221内の加熱ランプ
への通電を停止して反応室220内を窒素でパージした、
窒素中で100℃まで冷却した後、基板210をロードロツク
室に転送し、さらに大気中へと取り出した。Ｘ線回析法
により測定した窒化チタン膜の結晶配向（200）面が主
な配向であつた。（200）に対応するＸ線回析ピークは
（111）等の他のピークの80倍以上の強度であり、同様
の方法・条件で（100）シリコン基板上に形成した窒化
チタン膜の結晶配向もほぼ等しく、下地による影響はほ
とんどないといえる。また、膜の抵抗率は100μΩ・cm
である膜中の酸素・炭素含量有はそれぞれ1at％以下、
および3at％である。
このようにして形成された厚さ12.0nmの窒化チタン膜
219上に1.5％のシリコンと0.5％の銅とを含有する厚さ5
00nmのアルミニウム合金膜200をスパツタ法により形成
し、アルミニウムと合金，窒化チタン膜の積層膜を通常
のホトリソグラフイー技術とドライエツチング技術とを
用いて同時に加工し、積層配線層を形成した。しかる
後、バイアススパツタ法により厚さ1.5μｍの窒化硅素
パツシベーシヨン膜201を形成した。さらに、試料に450
℃１時間の水素雰囲気中熱処理を施した。
かかる試料100個を白金シリサイド層216と多結晶シリ
コン層215との間に形成されたシヨツトキー・ダイオー
ドのシヨツトキー・バリア高さを測定したところ、平均
0.75eVであり最小値は0.72eV、最大値は0.78eVであつ
た。窒化チタン層として同じ膜厚の、従来の反応性スパ
ツタ法による（111）面に主な配向である抵抗率が120μ
Ω・cmの膜を用いて、同様の測定をすると、平均値は0.
62eV、最小値は0.47eV,最大値は0.67eVであつた。これ
は従来の反応性スパツタ法による。（111）面が主な配
向である窒化チタン膜を用いた場合、バリア性の不足に
より450℃,1時間の熱処理中にAl合金配線層20と多結晶
シリコン配線層215の間で相互拡散反応が生じたためで
あると考えられる。（200）面に主に配向した膜を用い
たことにより、シヨツトキー・ダイオードの熱的劣下の
ないバイポーラメモリの製造が可能となつた。
なお、第12図に示した装置は13.56MHzの高周波電源22
8を備えておりプラズマ化学気相成長法による膜形成も
可能である。基板温度450℃でプラズマ化学相成長法に
よつて形成した（200）面が主な配向の同膜厚の窒化チ
タン膜を用いた場合、第11図に示したシヨツトキーダイ
オード200個のシヨツトキーバリア高さは0.68eVであ
り、この場合も従来の反応性スパツタ法による膜よりも
バリア性が改善された。基板にバイアスを印加しつつバ
イアスプラズマ化学気相成長法によつて形成した膜のバ
リア性は、本実施例中の減圧化学気相成長法による膜と
ほぼ同等であつた。
本実施例中では、窒化チタンバリア層を多結晶シリコ
ン配線層もしくは白金シリサイド層と、アルミニウム合
金配線層との間のヴイアホール部に用いたが、シリコン
基板とアルミニウム合金配線層との間等のコンタクトホ
ール部に用いても同様の効果が得られることは言うまで
もない。また、本実施例中で述べた四塩化チタンとアン
モニアの他、四塩化チタンと窒素等、他の材料を原料と
して膜を形成した場合にも同一の面方位を示し、同等の
効果が得られることも発明者らは見出している。
実施例７ 第13図を用いて説明する。第13図は本発明によるバリ
ア性の改良効果を説明するための図である。図中のデー
タは全て（100）シリコン基板上に厚さ100nmのの窒化チ
タン膜を形成し、さらに厚さ500nmのアルミニウム膜は
重ねて形成した試料のデータであり、アルミニウムの抵
抗率は試料を450℃10時間窒素雰囲気中で熱処理した後
の値である。第13図の横軸は窒化チタン膜形成後にＸ線
回析法によつて測定した窒化チタン膜の（200）面に対
応する20〜42.9゜のピークの高さ／（111）面に対応す
る20〜36.8゜のピークの高さである。縦軸は窒化チタン
膜上に形成した厚さ500nmの純アルミニウム膜の抵抗率
（熱処理後の値）である。熱処理前の低抗率は、275μ
Ω・cmである。
○は減圧化学気相成長法、●はバイアスプラズマ化学
気相成長法、△は反応性スパツタ法によつて形成した窒
化チタン膜を用いた試料のデータであり、図中に示した
窒化チタン膜の抵抗率はチタン膜形成直後の値である。
第13図より明らかなように、（200）配向の度合が増
すにつれて、熱処理後のアルミニウム膜の抵抗増加が減
少する。すなわち、横軸が10以上の（200）面が主な配
向である膜は、バリア性が高く熱処理中のシリコン基板
とアルミニウム膜との相互拡散反応を防止する効果が大
である。
また、第13図より反応性スパツタ法による窒化チタン
膜も（200）配向成分を増すにつれてバリア性は増すも
のの、窒化チタン膜の抵抗率が増加することもわかる。
これに対し、減圧化学気相成長法、バイアスプラズマ化
学気相成長法による膜は、低抵抗で、かつ、バリア性も
優れている。
実施例８ 第14図および第15図を用いて説明する。第14図（ａ）
は化学気相成長法により厚さ１μｍの二酸化シリコン膜
311を形成しコンタクトホール312を開口した抵抗率約10
Ω・cmのＰ型シリコン基板310を示す。コンタクトホー
ル312の直径は0.8μｍである。コンタクトホール312の
開口後、開口後のシリコン基板310のボロンをイオン注
入してP+領域313を形成してある。かかるシリコン基板3
10上に第15図に示す減圧化学気相成長装置を用いて窒化
チタン膜を形成した。
基板310を第15図に示した装置の反応室320内のヒータ
が内蔵された基板ホルダ321上に設置した後反応室320を
ターボ分子ポンプ322とロータリーポンプ323により排気
した。3.0×10-6Torrまで排気後、基板ホルダ321に内蔵
されたヒータ（図示せず）に通電し基板を550℃に昇温
した。しかる後、ガスノズル324からアンモニアを、ガ
ス吹出し口325からの四塩化チタンを反応室320内に導入
して減圧化学気相成長法により基板310上に窒化チタン
膜の形成を行つた。四塩化チタンの流量を10SCCM,アン
モニアの流量は900SCCMであり、膜形成中の反応室320内
の圧力は0.35Torrに保つた。なお、四塩素チタンは30℃
に保つた容器326内で気化され、50℃に保温された配管3
27を経由してガス吹出し口325から導いた。さらに反応
室320の内壁は塩化アンモニウムの生成を防止するた
め、反応室320の外壁に備えられたヒータにより120℃に
加熱した。上記の条件を５分間維持した後、アンモニ
ア，四塩化チタンの導入を停止し、基板ホルダ321内の
ヒータへの通電を停止し再び反応室320を約3.0×10-6To
rrまで排気した。反応室320内で150℃まで冷却した後、
基板310を大気中に取出した。
第14図（ｂ）は上記の手順で窒化チタン膜314を形成
した後のシリコン基板310を示す。窒化チタン膜314の厚
さは150nmである。なお、直径２インチ、厚さ200μｍの
シリコン基板に同条件で窒化チタン膜を形成し、膜形成
前後の基板の反りの差から求めた。窒化チタン膜の内部
応力は0.77GPaの引つ張り応力であつた。従つて窒化チ
タン膜314の内部応力も約0.77GPaの引つ張り応力である
といえる。かかる窒化チタン膜14上にスパツタ法により
厚さ500nmの1.5％のSiを含むアルミニウム合金膜15を形
成すると第14図（ｃ）の如くなつた。しかる後、通常の
ホトリソグラフイ技術，ドライエツチング技術等によ
り、アルミニウム合金膜315と窒化チタン膜314とに同時
にパターニングを施し、積層配線層を形成した。
プラズマ化学気相成長法によつて厚さ500nmの窒化シ
リコンパツシベーシヨン膜を全面に形成した。
かかる試料の直径0.8μｍのコンタクトホールのコン
タクト抵抗を測定したところ250Ωであつた。なお、同
構造の圧縮応力の窒化チタン膜を用いた試料の直径0.8
μｍのコンタクトホールのコンタクト抵抗は240Ωであ
る。圧縮応力を有する窒化チタン膜の形成は反応性スパ
ツタ法によつた。膜形成時の基板温度は150℃である。
引つ張り応力と圧縮応力の窒化チタン膜を用いた上記
二試料に500℃10時間の窒素雰囲気中熱処理を施した
後、再びコンタクト抵抗を測定した。直径0.8μｍのコ
ンタクトホールのコンタクト抵抗は引つ張り応力の窒化
チタン膜を用いた試料では280Ω、圧縮応力の窒化チタ
ン膜を用いた試料では410Ωであつた。張つ張り応力を
有する窒化チタン膜の方がコンタクトホール部において
高いバリア性を有することが認められた。
一方、引つ張り応力と圧縮応力の窒化チタン膜を用い
た二仕様の試料の積層配線に対し、高温通電寿命試験と
高温非通電寿命試験を行つた。試験を行つた積層配線の
幅はいずれも１μｍである。
高温通電寿命試験の条件は周囲温度250℃，電流密度
は2.0×106A/cm2である。それぞれの仕様で各200個の試
料の試験を行つたところ、引つ張り応力の窒化チタン膜
を用いた試料の平均寿命は8.3時間であつた。圧縮応力
の窒化チタン膜を用いた試験の平均寿命5.7時間に比べ
て大幅に寿命が長かつた。引つ張り応力の窒化チタン膜
を用いることにより、アルミニウム合金，窒化チタン積
層配線層の耐エレクトロマイグレーシヨン性を向上する
ことができた。
高温非通電（放置）試験の条件は周囲温度250℃であ
る。引つ張り応力の窒化チタン膜を用いた200個の試料
の平均寿命は283時間であり、圧縮応力の窒化チタン膜
を用いた200個の試料の平均寿命は107時間であつた。引
つ張り応力を有する窒化チタン膜を用いることにより、
アルミニウム合金と窒化チタン膜の積層配線層の耐スト
レスマイグレーシヨン性を大幅に向上することができ
た。さらに窒化チタン膜の原料として四塩化チタンと窒
素等、他の材料を用いた場合にも同等の効果が得られ
た。
なお、第15図に示した装置を用いて六フツ化タングス
テンとアンモニアとを原料として減圧化学気相成長法に
より内部応力が引つ張り応力の窒化タングステン膜を形
成したところ、反応性スパツタ法により形成した圧縮応
力の膜に比べ、バリア性が優れていることがわかつた。
また、1.5％のSiを含有するアルミニウム合金と窒化タ
ングステンの積層配線の耐エレクトロスグレーシヨン
性，耐ストレスマイグレーシヨン性は、共に、引つ張り
応力の窒化タングステン膜を用いた場合の方が、圧縮応
力の膜を用いた場合よりも高かつた。なお、窒化タング
ステン膜を原料として六フツ化タングステンと窒素等、
他の材料を用いた場合にも同等の効果が得られた。
内部応力が引つ張り応力である窒化チタン膜，窒化タ
ングステン膜の形成は、上記の減圧化学気相成長法の
他、プラズマ化学気相成長法によつても可能である。さ
らに、バイアスプラズマ化学気相成長法（基板にバイア
ス電圧を印加しつつ行うプラズマ化学気相成長法）によ
つて形成することもできる。バイアスプラズマ化学気相
成長法の膜の方がプラズマ化学気相成長法による膜より
も高密度で、バリア性は優れていた。反応性スパツタ法
で基板温度を600℃以上に保つて膜形成を行うことによ
つて内部応力が引つ張り応力の膜形成ができた。いずれ
の方法で形成した引つ張り応力の膜も、本実施例中の減
圧化学気相成長法による窒化チタン膜と同様の効果が得
られた。
本発明においては、コールドウオール型CVD装置を用
い、低圧CVDによつて窒化チタン膜を形成することが必
要である。反応室内のかつ圧力が高い常圧CVDでは、直
径もしくは幅が１μｍ以下で、アスペクト比（孔の深さ
／孔の直径または幅）が0.7以上という孔に、高い段差
被覆で窒化チタン膜を形成することは困難である。ま
た、反応室の壁面の温度が基板の温度よりも高くなるホ
ツトウオール型のCVD装置を用いると、たとえ反応室内
のガス圧力を常圧より低くし、低圧CVDによつて窒化チ
タン膜を形成しても、十分な段階被覆性が得られないば
かりでなく、シリコンとアルミニウムの反応を阻止する
ためのバリヤとしての特性が低下してしまう。従つて、
反応室の壁面の温度が半導体基板の温度よりも低くな
る、コールドウオール型CVD装置を用い、低圧CVDに窒化
チタン膜を形成することが重要である。
本発明において、溝の外において絶縁膜上に形成され
た部分における窒化チタン膜の膜厚は50nm〜0.7μｍで
あることが望ましい。この部分における膜厚が50mmより
薄いと、バリヤ層と１つの特性が不十分になり、0.7μ
ｍより厚いと、クラツクが生じやすくなる。
窒化チタン膜を形成する際の半導体基板の温度は400
℃〜900℃とすることが好ましい。この際の温度が400℃
より低いと、後の工程で行なわれる熱処理によつて、窒
化チタン膜に割れが生じやすく、900℃より高いと、窒
化チタンを堆積する際に割れが生じやすい。また、窒化
チタン膜を形成する際の、反応室の壁面の温度は、上記
半導体基板の温度より300℃以上低くすることが好まし
い。両者の温度差が小さくなると、コールドウオール型
CVD装置を用いたことによつて得られる効果が低下し、
窒化チタン膜の段差被覆性とバリヤ層としての特性が低
下する。また、窒化チタン膜を形成する際の反応室内の
圧力は0.05Torr〜1Torrとすることが好ましい。上記圧
力が0.05Torrより低いと、窒化チタンの堆積速度が著る
しく低下して、酸素の混入などによつて膜の特性が低下
し、1Torrより高いと、上記微細でアスペクト比の大き
い孔内に、窒化チタン膜を形成することが困難になる。
また上記アルミニウム合金としては、Al−Si合金,Al−C
u合金もしくはAl−Mn合金など、半導体装置の配線とし
て用いられる各種アルミニウム合金を使用できる。
〔発明の効果〕
以上、詳細に説明したように、本発明によれば、極め
て微細な孔の内面上に、バリヤ性のすぐれた窒化チタン
膜を高い段差被覆性で形成することが、従来は困難であ
つた。微細で信頼性の高い半導体装置の形成が可能にな
つた。
【図面の簡単な説明】
第１図ａ〜ｃは本発明の一実施例を示す工程図、本発明
は本発明の実施に用いたCVD装置の一例を示す図、第２
図は本発明の実施に用いるCVD装置の一例を示す図、第
３図および第４図はそれぞれ本発明の異なる実施例を示
す図、第５図は従来の方法で形成された窒化チタン膜の
断面形状を示す図、第６図は本発明のさらに他の実施例
を示す断面図、第７図および第８図は本発明のさらに他
の実施例を示す断面図および使用した装置を示す図、第
９図および第10図は本発明のさらに他の実施例を示す断
面図および使用した装置を示す図、第11図、および第12
図は本発明のさらに他の実施例を示す断面図および使用
した装置を示す図、第13図は本発明の効果の一例を示す
図、第14図および第15図は本発明のさらに他の実施例を
示す断面図および使用した装置を示す図である。 10……孔、11……シリコン基板、12……窒化シリコン
膜、20……反応室、21,33……基板ホルダ、32……ヒー
タ、41……孔、42……酸化膜、43,64……窒化シリコン
膜、45,46……多結晶シリコン膜、62……コンタクトホ
ール、70,89……コンタクトホール、71,84,90……窒化
シリコン膜、111……窒化シリコン膜、112……アルミニ
ウム膜、120……反応室、132,136……窒化チタン膜、13
5……アルミニウム膜、216……白金シリサイド膜、219
……窒化チタン膜、 200……アルミニウム合金膜。
フロントページの続き (72)発明者 向 喜一郎 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭62−104165（ＪＰ，Ａ) 特開 昭62−216228（ＪＰ，Ａ) 特開 昭60−74556（ＪＰ，Ａ) 特開 昭59−197131（ＪＰ，Ａ) 特開 昭61−69969（ＪＰ，Ａ) 特開 昭61−264175（ＪＰ，Ａ)

Claims (55)

    (57)【特許請求の範囲】
  1. 【請求項１】幅又は直径が１μｍ以下であって、アスペ
    クト比が0.7以上の開口部を有する基体と、 前記基体の温度が反応容器壁面の温度よりも高いコール
    ドウオール型の化学気相成長装置を用いて形成され、前
    記開口部内の最も薄い部分の膜厚が、前記開口部周辺の
    前記基体上面に形成された膜厚の0.6倍以上である窒化
    チタン膜とを有することを特徴とする半導体装置。
  2. 【請求項２】前記開口部は、前記開口部の底面と側面が
    実質的に垂直であることを特徴とする請求項１記載の半
    導体装置。
  3. 【請求項３】前記窒化チタン膜は引っ張りの内部応力を
    有することを特徴とする請求項１記載の半導体装置。
  4. 【請求項４】前記窒化チタン膜は、塩素濃度が2at％未
    満であることを特徴とする請求項１記載の半導体装置。
  5. 【請求項５】前記開口部周辺の前記基体上面に形成され
    た前記窒化チタン膜の膜厚は、50nm以上0.7μｍ以下で
    あることを特徴とする請求項１記載の半導体装置。
  6. 【請求項６】前記開口部は、半導体基板上に形成された
    絶縁膜に設けられていることを特徴とする請求項１記載
    の半導体装置。
  7. 【請求項７】前記開口部は、半導体基板内に形成されて
    いることを特徴とする請求項１記載の半導体装置。
  8. 【請求項８】前記窒化チタン膜上に、さらに第２の導電
    膜が形成されていることを特徴とする請求項１記載の半
    導体装置。
  9. 【請求項９】前記第２の導電膜は、アルミニウムを主成
    分とする膜であることを特徴とする請求項８記載の半導
    体装置。
  10. 【請求項１０】基体に形成され、幅もしくは直径が１μ
    ｍ以下でかつアスペクト比が0.7以上の開口部と、 前記基体の温度が反応容器壁面の温度よりも高いコール
    ドウオール型の化学気相成長装置を用い、前記開口部内
    の埋め込んで形成された窒化チタン膜とを有することを
    特徴とする半導体装置。
  11. 【請求項１１】前記開口部は、前記開口部の底面と側面
    とが実質的に垂直であることを特徴とする請求項10記載
    の半導体装置。
  12. 【請求項１２】前記開口部は、半導体基板上に形成され
    た絶縁膜に設けられていることを特徴とする請求項10記
    載の半導体装置。
  13. 【請求項１３】前記開口部は、半導体基板内に形成され
    ていることを特徴とする請求項10記載の半導体装置。
  14. 【請求項１４】基体にスイッチングトラジスタと蓄積容
    量部とを有するメモリセルを有する半導体装置におい
    て、 前記蓄積容量部は、幅または直径が１μｍ以下で、アス
    ペクト比が0.7以上の孔部上に設けられ、 前記蓄積容量部の電極は、前記基体の温度が反応容器壁
    面の温度よりも高いコールドウオール型の化学気相成長
    装置を用いて形成された窒化チタンからなり、 前記孔部上に形成された最も薄い部分の前記窒化チタン
    膜の膜厚は、前記孔部以外の前記基体上面に形成された
    前記窒化チタン膜の膜厚の0.6倍以上であることを特徴
    とする半導体装置。
  15. 【請求項１５】前記蓄積容量部は、酸化タンタルからな
    る誘電体を有することを特徴とする請求項14記載の半導
    体装置。
  16. 【請求項１６】前記孔部は、半導体基板内に形成されて
    いることを特徴とする請求項14記載の半導体装置。
  17. 【請求項１７】基体に開口部を形成する工程と、 前記基体を、反応室内に設置する工程と、 前記反応室内に原料ガスを導入する工程と、 前記基体の温度を前記反応室の壁面の温度よりも高く保
    ち、化学気相成長法により、前記開口部の底部から側部
    にかけて窒化チタン膜を形成する工程とを有することを
    特徴とする半導体装置の製造方法。
  18. 【請求項１８】前記開口部は、アスペクト比が0.7以上
    であることを特徴とする請求項17記載の半導体装置の製
    造方法。
  19. 【請求項１９】前記開口部は幅もしくは直径が１μｍ以
    下であることを特徴とする請求項17または18に記載の半
    導体装置の製造方法。
  20. 【請求項２０】前記窒化チタン膜は、前記開口部の底
    部、側部及び前記開口部周辺の上面に延伸して形成され
    ており、かつ前記開口部に形成された最も薄い部分の前
    記窒化チタン膜の膜厚は、前記開口部周辺のの前記基体
    上面に形成された前記窒化チタン膜の膜厚の0.6倍以上
    に形成されていることを特徴とする請求項17記載の半導
    体装置の製造方法。
  21. 【請求項２１】前記基体の温度は、400℃以上900℃以下
    であることを特徴とする請求項17記載の半導体装置の製
    造方法。
  22. 【請求項２２】前記反応室の壁面の温度は、100℃以上1
    50℃以下であることを特徴とする請求項17記載の半導体
    装置の製造方法。
  23. 【請求項２３】前記基体の温度と前記反応室の壁面の温
    度との温度差は、300℃以上あることを特徴とする請求
    項17記載の半導体装置の製造方法。
  24. 【請求項２４】前記反応室内の圧力は、0.01Torr以上10
    Torr以下であることを特徴とする請求項17記載の半導体
    装置の製造方法。
  25. 【請求項２５】前記反応室内の圧力は、0.05Torr以上1T
    orr以下であることを特徴とする請求項17記載の半導体
    装置の製造方法。
  26. 【請求項２６】前記窒化チタン膜は引っ張りの内部応力
    を有することを特徴とする請求項17記載の半導体装置の
    製造方法。
  27. 【請求項２７】基体に段差部を形成する工程と、 前記基体の温度よりも反応室壁面の温度が低いコールド
    ウオール型の化学気相成長装置を用いて、前記段差部の
    底部に、窒化チタン膜を形成する工程と、 前記窒化チタン膜に接して第２の導電膜を形成する工程
    とを有することを特徴とする半導体装置の製造方法。
  28. 【請求項２８】前記第２の導電膜はタングステン膜であ
    ることを特徴とする請求項27記載の半導体装置の製造方
    法。
  29. 【請求項２９】基体に孔部を形成する工程と、 前記基体の温度よりも反応室の壁の温度が低いコールド
    ウオール型のCVD装置を用いて、前記孔部に窒化チタン
    膜を埋め込んで形成することを特徴とする半導体装置の
    製造方法。
  30. 【請求項３０】前記孔部は、アスペクト比が0.7以上で
    あることを特徴とする請求項29記載の半導体装置の製造
    方法。
  31. 【請求項３１】前記孔部の幅もしくは直径は１μｍ以下
    であることを特徴とする請求項29または30記載の半導体
    装置の製造方法。
  32. 【請求項３２】表面に段差を有する基体を、容器内に設
    置する工程と、 前記容器内に原料ガスを導入する工程と、 前記基体の温度を前記容器の壁面の温度よりも高く保
    ち、化学気相成長法により前記原料ガスを反応させるこ
    とによって、前記段差に塩素の含有率が2at％未満の窒
    化チタン膜を形成する工程とを有することを特徴とする
    半導体装置の製造方法。
  33. 【請求項３３】前記原料ガスは、塩素を含む化合物ガス
    を含むことを特徴とする請求項32記載の半導体装置の製
    造方法。
  34. 【請求項３４】前記塩素を含む化合物ガスは、四塩化チ
    タンであることを特徴とする請求項33記載の半導体装置
    の製造方法。
  35. 【請求項３５】MIS型トランジスタが形成された基体上
    に絶縁膜を形成する工程と、 前記絶縁膜にコンタクトホールを形成する工程と、 前記基体の温度よりも反応室の壁の温度が低いコールド
    ウオール型のCVD装置を用いて、前記コンタクトホール
    の底面に窒化チタン膜を形成する工程とを有することを
    特徴とする半導体装置の製造方法。
  36. 【請求項３６】前記窒化チタン膜は、塩素の含有率が2a
    t％未満であることを特徴とする請求項35記載の半導体
    装置の製造方法。
  37. 【請求項３７】前記コンタクトホールのアスペクト比は
    0.7以上であることを特徴とする請求項35記載の半導体
    装置の製造方法。
  38. 【請求項３８】MIS型トランジスタが形成された基体上
    に絶縁膜を形成する工程と、 前記絶縁膜にコンタクトホールを形成する工程と、 前記基体の温度よりも反応室の壁の温度が低いコールド
    ウオール型のCVD装置を用いて、前記コンタクトホール
    に窒化チタン膜を埋め込んで形成する工程とを有するこ
    とを特徴とする半導体装置の製造方法。
  39. 【請求項３９】前記開口部のアスペクト比は、0.7以上
    であることを特徴とする請求項38記載の半導体装置の製
    造方法。
  40. 【請求項４０】表面に段差を有する基体を容器内に設置
    する工程と、 前記容器内を減圧する工程と、 前記基体の温度を前記容器の壁面の温度よりも高くする
    工程と、 前記容器内に原料ガスを導入する工程と、 前記原料ガスをプラズマ化する工程と、 プラズマCVD法により前記段差に窒化チタン膜を形成す
    る工程とを有することを特徴とする半導体装置の製造方
    法。
  41. 【請求項４１】前記プラズマは、高周波を印加すること
    により発生させることを特徴とする請求項40記載の半導
    体装置の製造方法。
  42. 【請求項４２】前記窒化チタン膜上にさらに第２の導電
    膜を形成することを特徴とする請求項40記載の半導体装
    置の製造方法。
  43. 【請求項４３】前記段差は、絶縁膜に形成された開口部
    であることを特徴とする請求項40記載の半導体装置の製
    造方法。
  44. 【請求項４４】前記開口部は、アスペクト比が0.7以上
    であることを特徴とする請求項43記載の半導体装置の製
    造方法。
  45. 【請求項４５】基体上に、表面に段差を有するアルミニ
    ウム配線層を形成する工程と、 前記基体を反応室内に設置する工程と、 前記反応室内を減圧する工程と、 前記反応室壁面の温度を前記基体の温度よりも低く保
    ち、 前記反応室内に原料ガスを導入し、前記原料ガスを化学
    気相成長反応させることにより、前記アルミニウム配線
    層の段差部に、前記アルミニウム配線層に接して窒化チ
    タン膜を形成する工程とを有することを特徴とする半導
    体装置の製造方法。
  46. 【請求項４６】前記基体は、表面に前記窒化チタン膜と
    は別の窒化チタン膜が形成されていることを特徴とする
    請求項45記載の半導体装置の製造方法。
  47. 【請求項４７】反応室と、前記反応室へ原料ガスを導入
    するための原料を収容する原料容器と、前記原料容器と
    前記反応室とを接続する配管と、前記配管を加熱する手
    段を有する装置を用い、 前記反応室内に、表面に段差を有する基体を設置する工
    程と、 前記前記反応室内に減圧する工程と、 前記基体の温度を前記反応室壁面の温度よりも高くする
    工程と、 前記原料容器内に収容された液体の原料を気化する工程
    と、 前記気化した原料を前記配管を通じて前記反応室内へ導
    入する工程と、 前記反応室内で、前記原料を化学気相成長反応させるこ
    とにより前記段差部に窒化チタン膜を形成する工程とを
    有することを特徴とする半導体装置の製造方法。
  48. 【請求項４８】表面に段差を有する基体上に、 チタンの有機塩を原料ガスとして、前記基体の温度より
    も反応室の壁の温度が低いコールドウオール型のCVD装
    置を用いて、窒化チタン膜を形成することを特徴とする
    半導体装置の製造方法。
  49. 【請求項４９】前記有機塩は、アミノチタンであること
    を特徴とする請求項48記載の半導体装置の製造方法。
  50. 【請求項５０】開口部を有する基体に、 チタンの有機塩を原料ガスとして、前記基体の温度より
    も反応室の壁の温度が低いコールドウオール型のCVD装
    置を用いて、窒化チタン膜を形成することを特徴とする
    半導体装置の製造方法。
  51. 【請求項５１】前記有機塩は、アミノチタンであること
    を特徴とする請求項50記載の半導体装置の製造方法。
  52. 【請求項５２】開口部が形成された基体を容器内に設置
    する工程と、 前記容器内に原料ガスを導入する工程と、 前記基体の温度を前記容器の壁面の温度よりも高く保
    ち、前記原料ガスを反応させてCVD法により、前記開口
    部に窒化チタン膜を形成する工程とを有することを特徴
    とする半導体装置の製造方法。
  53. 【請求項５３】前記容器は減圧されていることを特徴と
    する請求項52記載の半導体装置の製造方法。
  54. 【請求項５４】前記開口部は、アスペクト比が0.7以上
    であることを特徴とする請求項52記載の半導体装置の製
    造方法。
  55. 【請求項５５】前記開口部の幅は、１μｍ以下であるこ
    とを特徴とする請求項52乃至54何れかに記載の半導体装
    置の製造方法。
JP63091556A 1988-04-15 1988-04-15 半導体装置およびその製造方法 Expired - Lifetime JP2776826B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP63091556A JP2776826B2 (ja) 1988-04-15 1988-04-15 半導体装置およびその製造方法
US07/199,269 US4897709A (en) 1988-04-15 1988-05-26 Titanium nitride film in contact hole with large aspect ratio

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP63091556A JP2776826B2 (ja) 1988-04-15 1988-04-15 半導体装置およびその製造方法

Related Child Applications (2)

Application Number Title Priority Date Filing Date
JP18797197A Division JP2800818B2 (ja) 1997-07-14 1997-07-14 半導体装置の製造方法
JP18797097A Division JP2795277B2 (ja) 1997-07-14 1997-07-14 半導体装置

Publications (2)

Publication Number Publication Date
JPH01264258A JPH01264258A (ja) 1989-10-20
JP2776826B2 true JP2776826B2 (ja) 1998-07-16

Family

ID=14029782

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63091556A Expired - Lifetime JP2776826B2 (ja) 1988-04-15 1988-04-15 半導体装置およびその製造方法

Country Status (2)

Country Link
US (1) US4897709A (ja)
JP (1) JP2776826B2 (ja)

Families Citing this family (100)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0687464B2 (ja) * 1986-12-17 1994-11-02 日本電装株式会社 アルミニウム合金配線装置およびその製造方法
US5247197A (en) * 1987-11-05 1993-09-21 Fujitsu Limited Dynamic random access memory device having improved contact hole structures
JPH077783B2 (ja) * 1988-03-18 1995-01-30 株式会社東芝 電気的接続部に銅もしくは銅合金製金属細線を配置する半導体装置
US4998157A (en) * 1988-08-06 1991-03-05 Seiko Epson Corporation Ohmic contact to silicon substrate
KR930004295B1 (ko) * 1988-12-24 1993-05-22 삼성전자 주식회사 Vlsi 장치의 n+ 및 p+ 저항영역에 저저항 접속방법
NL8900010A (nl) * 1989-01-04 1990-08-01 Philips Nv Halfgeleiderinrichting en werkwijze voor het vervaardigen van een halfgeleiderinrichting.
JPH02237135A (ja) * 1989-03-10 1990-09-19 Fujitsu Ltd 半導体装置の製造方法
US5232872A (en) * 1989-05-09 1993-08-03 Fujitsu Limited Method for manufacturing semiconductor device
US4970176A (en) * 1989-09-29 1990-11-13 Motorola, Inc. Multiple step metallization process
US5177589A (en) * 1990-01-29 1993-01-05 Hitachi, Ltd. Refractory metal thin film having a particular step coverage factor and ratio of surface roughness
EP0764974B1 (en) * 1990-03-08 2006-06-14 Fujitsu Limited Layer structure having contact hole and method of producing the same
US5216281A (en) * 1990-04-05 1993-06-01 Ramtron Corporation Self sealed aligned contact incorporating a dopant source
US5043790A (en) * 1990-04-05 1991-08-27 Ramtron Corporation Sealed self aligned contacts using two nitrides process
US5268329A (en) * 1990-05-31 1993-12-07 At&T Bell Laboratories Method of fabricating an integrated circuit interconnection
JPH0449654A (ja) * 1990-06-19 1992-02-19 Nec Corp 半導体メモリ
EP0478233B1 (en) * 1990-09-27 1996-01-03 AT&T Corp. Process for fabricating integrated circuits
DE69102851T2 (de) * 1990-10-09 1995-02-16 Nippon Electric Co Verfahren zur Herstellung eines Ti/TiN/Al Kontaktes unter Benutzung eines reaktiven Zerstäubungsprozesses.
US5474627A (en) * 1990-10-11 1995-12-12 Aerospatiale Societe Nationale Industrielle Method for marking an electric cable
US5369302A (en) * 1990-10-22 1994-11-29 Sgs-Thomson Microelectronics, Inc. Method to improve step coverage by contact reflow
JP3243722B2 (ja) * 1990-10-24 2002-01-07 住友金属工業株式会社 薄膜の形成方法および半導体装置
US5232871A (en) * 1990-12-27 1993-08-03 Intel Corporation Method for forming a titanium nitride barrier layer
JPH0669208A (ja) * 1991-03-12 1994-03-11 Oki Electric Ind Co Ltd 半導体装置
US5639690A (en) * 1991-03-12 1997-06-17 Oki Electric Industry Co., Ltd. Method for manufacturing a conductive pattern structure for a semiconductor device
DE4200809C2 (de) * 1991-03-20 1996-12-12 Samsung Electronics Co Ltd Verfahren zur Bildung einer metallischen Verdrahtungsschicht in einem Halbleiterbauelement
JP2725944B2 (ja) * 1991-04-19 1998-03-11 インターナショナル・ビジネス・マシーンズ・コーポレイション 金属層堆積方法
CA2061119C (en) * 1991-04-19 1998-02-03 Pei-Ing P. Lee Method of depositing conductors in high aspect ratio apertures
US5242860A (en) * 1991-07-24 1993-09-07 Applied Materials, Inc. Method for the formation of tin barrier layer with preferential (111) crystallographic orientation
US5462895A (en) * 1991-09-04 1995-10-31 Oki Electric Industry Co., Ltd. Method of making semiconductor device comprising a titanium nitride film
US5227334A (en) * 1991-10-31 1993-07-13 Micron Technology, Inc. LPCVD process for depositing titanium nitride (tin) films and silicon substrates produced thereby
AU3226793A (en) * 1991-11-26 1993-06-28 Materials Research Corporation Method of modifying contact resistance in semiconductor devices and articles produced thereby
US5254873A (en) * 1991-12-09 1993-10-19 Motorola, Inc. Trench structure having a germanium silicate region
US5300813A (en) * 1992-02-26 1994-04-05 International Business Machines Corporation Refractory metal capped low resistivity metal conductor lines and vias
US5329161A (en) * 1992-07-22 1994-07-12 Vlsi Technology, Inc. Molybdenum boride barrier layers between aluminum and silicon at contact points in semiconductor devices
EP0583876B1 (en) * 1992-07-27 1999-02-17 STMicroelectronics, Inc. Planar contact with a void
KR960002061B1 (ko) * 1992-10-05 1996-02-10 삼성전자주식회사 반도체 장치의 배선층 형성방법
KR960010056B1 (ko) * 1992-12-10 1996-07-25 삼성전자 주식회사 반도체장치 및 그 제조 방법
US5416045A (en) * 1993-02-18 1995-05-16 Micron Technology, Inc. Method for chemical vapor depositing a titanium nitride layer on a semiconductor wafer and method of annealing tin films
KR100320364B1 (ko) * 1993-03-23 2002-04-22 가와사키 마이크로 엘렉트로닉스 가부시키가이샤 금속배선및그의형성방법
JPH0745702A (ja) * 1993-07-27 1995-02-14 Nec Corp 半導体装置の製造方法
JPH0741948A (ja) * 1993-07-30 1995-02-10 Sony Corp 配線形成方法
US5497076A (en) * 1993-10-25 1996-03-05 Lsi Logic Corporation Determination of failure criteria based upon grain boundary electromigration in metal alloy films
US5669316A (en) * 1993-12-10 1997-09-23 Sony Corporation Turntable for rotating a wafer carrier
US5420072A (en) * 1994-02-04 1995-05-30 Motorola, Inc. Method for forming a conductive interconnect in an integrated circuit
US5422290A (en) * 1994-02-28 1995-06-06 National Semiconductor Corporation Method of fabricating BiCMOS structures
US5455189A (en) * 1994-02-28 1995-10-03 National Semiconductor Corporation Method of forming BICMOS structures
US5628829A (en) * 1994-06-03 1997-05-13 Materials Research Corporation Method and apparatus for low temperature deposition of CVD and PECVD films
US5975912A (en) * 1994-06-03 1999-11-02 Materials Research Corporation Low temperature plasma-enhanced formation of integrated circuits
US5665640A (en) * 1994-06-03 1997-09-09 Sony Corporation Method for producing titanium-containing thin films by low temperature plasma-enhanced chemical vapor deposition using a rotating susceptor reactor
KR0144956B1 (ko) * 1994-06-10 1998-08-17 김광호 반도체 장치의 배선 구조 및 그 형성방법
JP3500707B2 (ja) * 1994-06-28 2004-02-23 ソニー株式会社 接続構造の形成方法、及び接続構造の設計方法
US5610099A (en) * 1994-06-28 1997-03-11 Ramtron International Corporation Process for fabricating transistors using composite nitride structure
EP0784713A4 (en) * 1994-10-11 2000-03-01 Gelest Inc TITANIUM BASED CONFORMING LAYERS AND PREPARATION METHOD
US5610106A (en) * 1995-03-10 1997-03-11 Sony Corporation Plasma enhanced chemical vapor deposition of titanium nitride using ammonia
US5567483A (en) * 1995-06-05 1996-10-22 Sony Corporation Process for plasma enhanced anneal of titanium nitride
US5972790A (en) * 1995-06-09 1999-10-26 Tokyo Electron Limited Method for forming salicides
KR0183729B1 (ko) * 1995-08-18 1999-04-15 김광호 극 박막의 금속층 형성방법 및 이를 이용한 배선 형성방법
TW310461B (ja) * 1995-11-10 1997-07-11 Matsushita Electric Ind Co Ltd
US6554910B1 (en) 1996-05-17 2003-04-29 Micron Technology, Inc. Method for treating residues in semiconductor processing chambers
JP2765569B2 (ja) * 1996-08-02 1998-06-18 株式会社日立製作所 半導体装置の製造方法
US5956612A (en) * 1996-08-09 1999-09-21 Micron Technology, Inc. Trench/hole fill processes for semiconductor fabrication
JPH1064848A (ja) * 1996-08-13 1998-03-06 Toshiba Corp 半導体装置の製造装置および製造方法
US6001420A (en) * 1996-09-23 1999-12-14 Applied Materials, Inc. Semi-selective chemical vapor deposition
US5961793A (en) * 1996-10-31 1999-10-05 Applied Materials, Inc. Method of reducing generation of particulate matter in a sputtering chamber
TW358964B (en) 1996-11-21 1999-05-21 Applied Materials Inc Method and apparatus for improving sidewall coverage during sputtering in a chamber having an inductively coupled plasma
WO1998023389A1 (en) * 1996-11-26 1998-06-04 Genus, Inc. Nitrogen-bearing cvd films from nf3, as a nitrogen source
KR100238218B1 (ko) * 1996-11-29 2000-02-01 윤종용 반도체장치의 커패시터 제조방법
US6451179B1 (en) 1997-01-30 2002-09-17 Applied Materials, Inc. Method and apparatus for enhancing sidewall coverage during sputtering in a chamber having an inductively coupled plasma
US5989652A (en) * 1997-01-31 1999-11-23 Tokyo Electron Limited Method of low temperature plasma enhanced chemical vapor deposition of tin film over titanium for use in via level applications
US6042700A (en) * 1997-09-15 2000-03-28 Applied Materials, Inc. Adjustment of deposition uniformity in an inductively coupled plasma source
US6023038A (en) * 1997-09-16 2000-02-08 Applied Materials, Inc. Resistive heating of powered coil to reduce transient heating/start up effects multiple loadlock system
US6161500A (en) * 1997-09-30 2000-12-19 Tokyo Electron Limited Apparatus and method for preventing the premature mixture of reactant gases in CVD and PECVD reactions
US6228764B1 (en) * 1997-11-12 2001-05-08 Lg Semicon Co., Ltd. Method of forming wiring in semiconductor device
US6107152A (en) * 1998-02-20 2000-08-22 Micron Technology, Inc. Method of forming tungsten nitride comprising layers using NF3 as a nitrogen source gas
US5997649A (en) * 1998-04-09 1999-12-07 Tokyo Electron Limited Stacked showerhead assembly for delivering gases and RF power to a reaction chamber
US6294466B1 (en) * 1998-05-01 2001-09-25 Applied Materials, Inc. HDP-CVD apparatus and process for depositing titanium films for semiconductor devices
KR100286011B1 (ko) * 1998-08-04 2001-04-16 황철주 반도체소자의캐퍼시터및그제조방법
US6302057B1 (en) 1998-09-15 2001-10-16 Tokyo Electron Limited Apparatus and method for electrically isolating an electrode in a PECVD process chamber
US6221174B1 (en) 1999-02-11 2001-04-24 Applied Materials, Inc. Method of performing titanium/titanium nitride integration
US6173673B1 (en) 1999-03-31 2001-01-16 Tokyo Electron Limited Method and apparatus for insulating a high power RF electrode through which plasma discharge gases are injected into a processing chamber
US6444556B2 (en) * 1999-04-22 2002-09-03 Micron Technology, Inc. Chemistry for chemical vapor deposition of titanium containing films
WO2000065649A1 (en) * 1999-04-27 2000-11-02 Tokyo Electron Limited CVD TiN PLUG FORMATION FROM TITANIUM HALIDE PRECURSORS
FI118342B (fi) * 1999-05-10 2007-10-15 Asm Int Laite ohutkalvojen valmistamiseksi
US6555183B2 (en) 1999-06-11 2003-04-29 Applied Materials, Inc. Plasma treatment of a titanium nitride film formed by chemical vapor deposition
US6548402B2 (en) 1999-06-11 2003-04-15 Applied Materials, Inc. Method of depositing a thick titanium nitride film
US6419554B2 (en) * 1999-06-24 2002-07-16 Micron Technology, Inc. Fixed abrasive chemical-mechanical planarization of titanium nitride
US6635570B1 (en) * 1999-09-30 2003-10-21 Carl J. Galewski PECVD and CVD processes for WNx deposition
US20010051215A1 (en) * 2000-04-13 2001-12-13 Gelest, Inc. Methods for chemical vapor deposition of titanium-silicon-nitrogen films
US6399490B1 (en) * 2000-06-29 2002-06-04 International Business Machines Corporation Highly conformal titanium nitride deposition process for high aspect ratio structures
US6451692B1 (en) * 2000-08-18 2002-09-17 Micron Technology, Inc. Preheating of chemical vapor deposition precursors
US6939579B2 (en) * 2001-03-07 2005-09-06 Asm International N.V. ALD reactor and method with controlled wall temperature
US6688584B2 (en) * 2001-05-16 2004-02-10 Micron Technology, Inc. Compound structure for reduced contact resistance
US7067416B2 (en) * 2001-08-29 2006-06-27 Micron Technology, Inc. Method of forming a conductive contact
US20040036129A1 (en) * 2002-08-22 2004-02-26 Micron Technology, Inc. Atomic layer deposition of CMOS gates with variable work functions
US7473637B2 (en) * 2005-07-20 2009-01-06 Micron Technology, Inc. ALD formed titanium nitride films
WO2007025039A2 (en) * 2005-08-23 2007-03-01 Xactix, Inc. Pulsed etching cooling
US8304783B2 (en) * 2009-06-03 2012-11-06 Cree, Inc. Schottky diodes including polysilicon having low barrier heights and methods of fabricating the same
US20120098142A1 (en) * 2010-10-26 2012-04-26 Stmicroelectronics S.R.L. Electrical contact for a deep buried layer in a semi-conductor device
US8954125B2 (en) * 2011-07-28 2015-02-10 International Business Machines Corporation Low-loss superconducting devices
US9455220B2 (en) 2014-05-31 2016-09-27 Freescale Semiconductor, Inc. Apparatus and method for placing stressors on interconnects within an integrated circuit device to manage electromigration failures
US9466569B2 (en) 2014-11-12 2016-10-11 Freescale Semiconductor, Inc. Though-substrate vias (TSVs) and method therefor

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57113264A (en) * 1980-12-29 1982-07-14 Fujitsu Ltd Manufacture of mis type capacitor
JPS58137231A (ja) * 1982-02-09 1983-08-15 Nec Corp 集積回路装置
US4570328A (en) * 1983-03-07 1986-02-18 Motorola, Inc. Method of producing titanium nitride MOS device gate electrode
JPS59197131A (ja) * 1983-04-25 1984-11-08 Toshiba Corp 半導体装置の電極膜形成方法
JPS6074556A (ja) * 1983-09-30 1985-04-26 Fujitsu Ltd キヤパシタ
EP0174743A3 (en) * 1984-09-05 1988-06-08 Morton Thiokol, Inc. Process for transition metal nitrides thin film deposition
JPS61264175A (ja) * 1985-05-20 1986-11-22 Oki Electric Ind Co Ltd Ｃｖｄ装置
JPH0719885B2 (ja) * 1985-10-31 1995-03-06 株式会社東芝 半導体装置の製造方法
JPS62216228A (ja) * 1986-03-17 1987-09-22 Fujitsu Ltd 被膜の成長方法
US4782380A (en) * 1987-01-22 1988-11-01 Advanced Micro Devices, Inc. Multilayer interconnection for integrated circuit structure having two or more conductive metal layers
US4784973A (en) * 1987-08-24 1988-11-15 Inmos Corporation Semiconductor contact silicide/nitride process with control for silicide thickness
JPH06169969A (ja) * 1992-12-08 1994-06-21 Matsushita Electric Ind Co Ltd スチーム吐出装置

Also Published As

Publication number Publication date
US4897709A (en) 1990-01-30
JPH01264258A (ja) 1989-10-20

Similar Documents

Publication Publication Date Title
JP2776826B2 (ja) 半導体装置およびその製造方法
JP3330495B2 (ja) 電気的相互接続用薄膜金属バリア層
US5918149A (en) Deposition of a conductor in a via hole or trench
US4988423A (en) Method for fabricating interconnection structure
US7067421B2 (en) Multilevel copper interconnect with double passivation
US6177145B1 (en) Semiconductor processing method of making electrical contact to a node
KR910007108B1 (ko) 알루미늄 또는 알루미늄 화합물로 구성된 적어도 2개의 도체층을 포함하는 반도체 집적회로 및 그 제조방법
JP3358328B2 (ja) 高融点金属膜の成膜方法
US7393780B2 (en) Dual layer barrier film techniques to prevent resist poisoning
US20060246714A1 (en) Method of forming a conductive contact
JP4168397B2 (ja) 高アスペクト比の半導体デバイス用のボロンドープ窒化チタン層
US6429129B1 (en) Method of using silicon rich carbide as a barrier material for fluorinated materials
JP3491237B2 (ja) 半導体装置の積層導電膜構造
TW518709B (en) Barrier layer for copper metallization in integrated circuit fabrication
JP2795277B2 (ja) 半導体装置
US6746957B2 (en) Manufacture of semiconductor device with copper wiring
JP2800818B2 (ja) 半導体装置の製造方法
JPH1012614A (ja) 半導体装置用配線およびその製造方法
JP2981366B2 (ja) 半導体装置の製造方法
JPH07201779A (ja) 電極配線およびその形成方法
JP2000124310A (ja) 半導体装置およびその製造方法
GB2320129A (en) Method of fabricating an aluminium plug using selective chemical vapour deposition
JP4006720B2 (ja) 半導体装置及びその製造方法
JP2739829B2 (ja) 半導体装置の製造方法
JP2781239B2 (ja) 堆積膜形成法

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080501

Year of fee payment: 10

EXPY Cancellation because of completion of term