JP2775551B2 - 不揮発性半導体記憶装置およびその製造方法 - Google Patents
不揮発性半導体記憶装置およびその製造方法Info
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Description
書込および消去を行なうことが可能な不揮発性半導体記
憶装置に関し、より特定的にはフラッシュメモリの素子
特性の向上を可能とした不揮発性半導体記憶装置および
その製造方法を提供することにある。
まれた情報電荷を電気的に消去することが可能なフラッ
シュメモリが知られている。
成を示すブロック図である。図においてフラッシュメモ
リは行列状に配置されたメモリセルマトリックス100
と、Xアドレスデコーダ200と、Yゲート300と、
Yアドレスデコーダ400と、アドレスバッファ500
と、書込回路600と、センスアンプ700と、入出力
バッファ800と、コントロールロジック900とを含
む。メモリセルマトリックス100は行列状に配置され
た複数個のメモリトランジスタをその内部に有してい
る。メモリセルマトリックス100の行および列を選択
するためにXアドレスデコーダ200とYゲート300
とが接続されている。Yゲート300には、列の選択情
報を与えるYアドレスデコーダ400が接続されてい
る。Xアドレスデコーダ200とYアドレスデコーダ4
00には、それぞれアドレス情報が一次格納されるアド
レスバッファ500が接続されている。Yゲート300
には、データ入力時に書込動作を行なうための書込回路
600と、データ出力時に流れる電流値から“0”と
“1”を判定するセンスアンプ700が接続されてい
る。書込回路600とセンスアンプ700にはそれぞれ
入出力データを一次格納する入出力バッファ800が接
続されている。アドレスバッファ500と入出力バッフ
ァ800にはフラッシュメモリ動作制御を行なうための
コントロールロジック900が接続されている。コント
ロールロジック900はチップイネーブル信号、アウト
プットイネーブル信号およびプログラム信号に基づいた
制御を行なう。
トリックス100の概略構成を示す等価回路図である。
図において行方向に延びる複数本のワード線WL1 ,W
L2,…,WLi と、列方向に延びる複数本のビット線
BL1 ,BL2 ,…,BLjとが互いに直交するように
配置され、マトリックスを構成している。各ワード線と
各ビット線の交点には、それぞれフローティングゲート
を有するメモリトランジスタQ11,Q12,…,Qijが配
置されている。各メモリトランジスタのドレインは各ビ
ット線に接続されている。メモリトランジスタのソース
は各ソース線S 1 ,S2 ,…に接続されている。同一行
に属するメモリトランジスタのソースは、図に示される
ように相互に接続されている。図20は、上記のような
フラッシュメモリを構成する1つのメモリトランジスタ
の断面構造を示す部分断面図である。図20に示される
フラッシュメモリは、スタックゲート型フラッシュメモ
リと呼ばれている。図21は従来のスタックゲート型フ
ラッシュメモリの平面的配置を示す概略平面図である。
図22は、図21のY−Y線矢視断面図である。これら
の図を参照して、従来のフラッシュメモリの構造につい
て説明する。
p型半導体基板1の主表面にSiO 2 よりなる絶縁膜2
を介してm行n列のマトリックス状に配置された(m×
n)個のポリシリコンよりなる電荷蓄積電極3が配置さ
れている。この電荷蓄積電極3の隣接する2列にまたが
る各列間ごとには素子分離領域4が形成されている。ま
た電荷蓄積電極3上には、SiO2 などよりなる絶縁膜
5を介して各行ごとに形成されたm本のポリシリコンよ
りなる制御電極6が形成されている。
り囲まれた領域の半導体基板1の主表面から所定の深さ
にかけて不純物濃度5×1019/cm3 、シート抵抗8
0Ω/□からなるn型のドレイン領域7が形成されてい
る。また、このドレイン領域7を挟む電荷蓄積電極3の
外側の領域の半導体基板1の主表面から所定の深さにか
けて不純物濃度1×1021/cm3 、シート抵抗50Ω
/□からなるn型のソース領域8が形成されている。
覆い、かつ上記ドレイン領域7に一部が重なるように形
成された第3の層間絶縁膜10が形成されている。
上には、第3の層間絶縁膜10の側壁に沿って形成さ
れ、かつドレイン領域7とソース領域8に各々電気的に
接続されたポリシリコンよりなる第1の配線層11が設
けられている。この第1の配線層11には、ドレイン領
域7上においてさらに、上向きに延びるように高融点金
属材料たとえばタングステン(W)などからなる第2の
配線層13が設けられている。この第2の配線層13
は、上記第3の絶縁膜10および第1の配線層11を覆
うように堆積された層間絶縁膜12を介して形成された
n本のビット線14にそれぞれ接続されている。
の動作について、図20を参照して説明する。
域7に3〜7V程度の電圧VD 、コントロールゲート電
極6に9〜13V程度の電圧VG が印加される。さらに
n型ソース領域8とp型半導体基板1は接地電位に保た
れる。このとき、メモリトランジスタのチャネルには数
100μAの電流が流れる。ソースからドレインに流れ
た電子のうちドレイン近傍で加速された電子は、この近
傍で高いエネルギを有する電子、すなわちチャネルホッ
トエレクトロンとなる。この電子の一部は、酸化膜とシ
リコン基板界面のエネルギ障壁を越え、図中矢印Aに示
されるように、電荷蓄積電極3に注入される。このよう
にして、電荷蓄積電極3に電子の蓄積が行なわれると、
メモリトランジスタのしきい値電圧Vthが高くなる。こ
のしきい値電圧Vthが所定の値よりも高くなった状態が
書込まれた状態、“0”と呼ばれる。
に7〜13V程度の電圧VS が印加され、コントロール
ゲート電極6とp型半導体基板1は接地電位に保持され
る。さらにn型ドレイン領域7は開放される。n型ソー
ス領域8に印加された電圧V S による電界により、図中
矢印Bに示されるように電荷蓄積電極3中の電子は、薄
いゲート電極2をトンネル現象によって通過する。この
ようにして、電荷蓄積電極3中の電子が引抜かれること
により、メモリトランジスタのしきい値電圧V thが低く
なる。このしきい値電圧Vthが所定の値よりも低い状態
が、消去された状態、“1”と呼ばれる。各メモリトラ
ンジスタのソースは、図19に示されるように接続され
ているので、この消去動作によって、すべてのメモリセ
ルを一括消去できる。
ルゲート電極6に5V程度の電圧V G ′、nドレイン領
域に1〜2V程度の電圧VD ′が印加される。このと
き、メモリトランジスタのチャネル領域に電流が流れる
かどうか、すなわちメモリトランジスタがオン状態かオ
フ状態かによって上記の“1”、“0”の判定が行なわ
れる。
フラッシュメモリの製造工程について図23ないし図3
4を参照して説明する。図23〜図34は、図22に示
された断面構造に従って従来のスタックゲート型フラッ
シュメモリの製造方法を工程順に示す断面図である。
板1の上面に100Å程度の酸化膜よりなる第1の絶縁
膜2を形成する。この第1の絶縁膜2の上にCVD法に
より炉内において温度約630℃、時間約10分の条件
で厚さ1000Å程度の第1のポリシリコン層3を形成
しパターニングする。この第1のポリシリコン層3の上
に第2の絶縁膜5を形成する。この第2の絶縁膜5は3
層の積層膜となっており、図には示していないが、膜厚
100Å程度の酸化膜とその上にCVD法により膜厚1
00Å程度の窒化膜を形成し、さらにこの窒化膜の上に
膜厚100Å程度の酸化膜を形成することにより第2の
絶縁膜5が形成されている。
第1のポリシリコン層と同じ条件で厚さ2500Å程度
の第2のポリシリコン層6を形成し、この第2のポリシ
リコン層6の上に酸化膜9を形成する。その後この酸化
膜9の上に所定のパターン形状を有するレジスト71を
形成する。
71をマスクとして異方性エッチングを行ない酸化膜
9、第2のポリシリコン層6、第2の絶縁膜5、第1の
ポリシリコン層3を順次エッチングし、電荷蓄積電極3
と制御電極6を形成する。
を除去した後、ソース領域となる基板上にレジスト膜7
2を形成し、このレジスト膜72と電荷蓄積電極3と制
御電極6をマスクとして、砒素(As)を35keV,
5×1014/cm2 の条件で導入し、濃度5×1019/
cm3 、シート抵抗80Ω/□のn型不純物領域からな
るドレイン領域7を形成する。
を除去した後、ドレイン領域7の表面をレジスト膜73
で覆い、このレジスト膜73と電荷蓄積電極3と制御電
極6をマスクとして、砒素(As)を35keV,1×
1016/cm2 の条件で導入し、濃度1×1021/cm
3 、シート抵抗50Ω/□のn型不純物領域からなるソ
ース領域8を形成する。
を除去した後、基板上全面に酸化膜10を形成する。そ
の後異方性エッチングにより酸化膜10をエッチングす
る。これにより、図28に示す酸化膜からなるサイドウ
ォール10が完成する。さらに基板全面に絶縁膜を形成
し、所定箇所のみエッチングする。
面全面にポリシリコン11を堆積する。その後、図30
を参照して、このポリシリコン11の上面に所定形状に
パターニングしたレジスト膜74を形成する。その後異
方性エッチングによりポリシリコン11をエッチングし
て、図に示すようにその底部においてドレイン領域7あ
るいはソース領域8と電気的に接続し、サイドウォール
10の側壁に沿った第1の配線層11を形成する。
面にTEOSなどを用いて層間絶縁膜12を堆積し、約
900℃ウェットリフローを30分行なった後、表面の
平坦化を行ない、図32に示す層間絶縁膜12を形成す
る。
の上に、ドレイン領域7上方に所定の孔があいたパター
ンを有するレジスト膜75を形成する。その後、異方性
エッチングにより、この層間絶縁膜12をエッチング
し、コンタクトホール13aを形成する。
ル13aの内部に、高融点金属たとえばタングステン
(W)などからなる第2の配線層13を形成させ、その
後、ビット線14を形成することにより、この発明に基
づいたスタックゲート型フラッシュメモリが完成する。
揮発性半導体記憶装置においては、以下に示す問題点を
有している。
ルは、2層ポリシリコン構造をしているが制御電極にチ
ャネルホットエレクトロンを注入することで、メモリト
ランジスタのVthを上昇させ書込を行なっている。ま
た、ソース領域に高電圧を印加し、フローティングゲー
トから電子を引抜くことでVthを低下させて消去を行
なっている。ところが、この消去は、数万ビットから数
百万ビットを一括で行なっており、これらの複数ビット
の消去後のVthはある程度の分布をもち、最も消去の遅
いビットが消去を完了したときに最も消去が早いビット
のVthがマイナスになってしまうと、このセルには2度
と書込ができなくなるという不良が発生する。これはい
わゆる過消去状態の「オーバーイレーズ現象」と呼ばれ
るもので、この「オーバーイレーズ現象」を防止するた
めには、ゲート酸化膜の均一性、電荷蓄積電極のソース
側エッジ形状などプロセス上注意すべきことがあるが、
それらの1つに初期のVth(電荷蓄積電極に電荷のない
状態でのVth)分布を狭化することが必要である。
には、チャネル領域に不純物を注入することと併用して
ドレイン領域に角度注入(たとえば45゜)で不純物を
注入することで行なっている。
入を用いると、電荷蓄積電極と制御電極を通過して基板
に不純物イオンが導入されるが、この電荷蓄積電極およ
び制御電極の材質のポリシリコンのグレインの向きによ
って、グレインの界面を通過する不純物とグレイン内を
通過する不純物ではエネルギの損失が違うために、基板
内に入る不純物の深さがビットにより異なり、このこと
により、各ビットのV thをわずかずつ異ならせ、初期の
Vthがばらつくという問題があった。
なされたもので、各メモリセルのしきい値電圧Vthのば
らつきを低減し、かつそれにより生じる「オーバーイレ
ーズ現象」を防止し得る不揮発性半導体記憶装置および
その製造方法を提供することを目的とする。
発性半導体記憶装置の1つの局面においては、半導体基
板と、この半導体基板の上に第1の絶縁膜を介して形成
された電荷蓄積電極と、この電荷蓄積電極の上に第2の
絶縁膜を介して形成された制御電極と、電荷蓄積電極を
両側から挟む位置であって、半導体基板の表面から所定
の深さにかけて形成された不純物領域とを備えている。
さらに、電荷蓄積電極および制御電極のうち少なくとも
制御電極は、アモルファスシリコンよりなる。
記憶装置の他の局面においては、半導体基板と、この半
導体基板の上に第1の絶縁膜を介して形成された電荷蓄
積電極と、この制御電極の上に第2の絶縁膜を介して形
成された制御電極と、電荷蓄積電極を両側から挟む位置
であって、前記半導体基板の表面から所定の深さにかけ
て形成された不純物領域とを備えている。さらに、電荷
蓄積電極および制御電極のうち少なくとも制御電極は、
複数のポリシリコン層よりなる。
記憶装置の製造方法の1つの局面においては、半導体基
板の上に第1の絶縁膜を介して第1の導電層が形成され
る。この第1の導電層の上に第2の絶縁膜を介して第2
の導電層が形成される。第1の導電層と第2の導電層を
同一マスクで各々所定のエッチングを行ない、電荷蓄積
電極と制御電極が形成される。制御電極をマスクとして
半導体基板の表面に不純物を導入し、不純物領域が形成
される。さらに、第1の導電層および第2の導電層のう
ち少なくとも第2の導電層は、アモルファスシリコン層
を堆積して形成される。
記憶装置の製造製造方法の他の局面においては、半導体
基板の上に第1の絶縁膜を介して第1の導電層が形成さ
れる。この第1の導電層の上に第2の絶縁膜を介して第
2の導電層が形成される。第1の導電層と第2の導電層
を同一マスクで各々所定のエッチングを行ない電荷蓄積
電極と制御電極が形成される。制御電極をマスクとして
半導体基板の表面に不純物を導入し、不純物領域が形成
される。さらに、第1の導電層および第2の導電層のう
ち少なくとも第2の導電層は、複数のポリシリコン層を
堆積して形成される。
よびその製造方法によれば、電荷蓄積電極および制御電
極のうち少なくとも制御電極は、アモルファスシリコン
または複数のポリシリコン層から形成されている。
の結晶構造は非晶質構造または小さいグレインサイズと
なる。このために、電荷蓄積電極および制御電極を通過
する不純物イオンのエネルギ損失が一定となり、各メモ
リセルのしきい値電圧のばらつきを小さくすることが可
能となる。
いて図面を参照して説明する。図1は、この発明に基づ
いたスタックゲート型フラッシュメモリの平面配置図で
ある。図2は、図1中Y−Y線矢視断面に対応する部分
断面図である。
るp型半導体基板1と、このp型半導体基板1の主表面
にSiO2 よりなる第1の絶縁膜2を介してm行n列の
マトリックス状に配置された(m×n)個のアモルファ
スシリコンよりなる電荷蓄積電極3が配置されている。
この電荷蓄積電極3の隣接する2列にまたがる各列間ご
とには素子分離領域4が形成されている。また、電荷蓄
積電極3上には、SiO2 などよりなる第2の絶縁膜5
を介して各行ごとに形成されたn本のアモルファスシリ
コン単層膜,あるいはアモルファスシリコン層と高融点
金属層よりなる制御電極6が形成されている。
り囲まれた領域の半導体基板1の主表面から所定の深さ
にかけて不純物濃度5×1019/cm3 、シート抵抗8
0Ω/□からなるn型のドレイン領域7が形成されてい
る。また、このドレイン領域7を挟む電荷蓄積電極の外
側の領域の半導体基板1の主表面から所定の深さにかけ
て不純物濃度1×1021/cm3 、シート抵抗50Ω/
□からなるn型のソース領域8が形成されている。
覆い、かつ上記ドレイン領域7に一部が重なるように形
成された第3の絶縁膜10が形成されている。
上には、第3の層間絶縁膜10の側壁に沿って形成さ
れ、かつ、このドレイン領域7とソース領域8に各々電
気的に接続されたポリシリコンよりなる第1の配線層1
1が設けられている。この第1の配線層11には、さら
に上向きに延びるように高融点金属材料たとえばタング
ステン(W)などからなる第2の配線層13が設けられ
ている。この第2の配線層13は、上記第3の絶縁膜1
0および第1の配線層11を覆うように堆積された層間
絶縁膜12を介して形成されたn本のビット線14にそ
れぞれ接続されている。
の動作については、従来技術と同様であるためにここで
の説明は省略する。
フラッシュメモリの製造工程について、図3ないし図1
4を参照して説明する。図3〜図4は、図2に示された
断面構造に従って、スタックゲート型フラッシュメモリ
の製造方法を工程順に示す断面図である。
1の上面に100Å程度の酸化膜よりなる第1の絶縁膜
2を形成する。この第1の絶縁膜2の上に、CVD法に
より、気圧0.3Torr,550℃の条件で、シラン
(SiH4 )ガス200sccm,窒素(N2 )ガス3
00sccmを流し、アモルファスシリコンよりなる第
1の導電層3を1000Å程度形成しパターニングす
る。この第1の導電層3の上に第2の絶縁膜5を形成す
る。この第2の絶縁膜5は3層の積層膜となっており、
図には示していないが、膜厚100Å程度の酸化膜とそ
の上に、CVD法により膜厚100Å程度の窒化膜を形
成し、さらにこの窒化膜の上に膜厚100Å程度の酸化
膜を形成することにより第2の絶縁膜5が形成されてい
る。
した第1の導電層3と同じ条件で、アモルファスシリコ
ンよりなる第2の導電層6を形成する。この第2の導電
層6の上に酸化膜9を形成する。その後この酸化膜9の
上に所定のパターン形状を有するレジスト膜71を形成
する。
マスクとして異方性エッチングを行ない酸化膜9、第2
の導電層6、第2の絶縁膜5、第1の導電層3を順次エ
ッチングし、電荷蓄積電極3と制御電極6を形成する。
除去した後、ソース領域となる基板上にレジスト膜72
を形成し、このレジスト膜72と電荷蓄積電極3と制御
電極6をマスクとして、砒素(As)を35keV,5
×1014/cm2 の条件で導入し、濃度を5×1019/
cm3 、シート抵抗80Ω/□のn型不純物領域からな
るドレイン領域7を形成する。
去した後、ドレイン領域7の表面をレジスト膜73で覆
い、このレジスト膜73と電荷蓄積電極3と制御電極6
をマスクとして、砒素(As)を35keV,1×10
16/cm2 の条件で導入し、濃度1×1021/cm3 、
シート抵抗50Ω/□のn型不純物領域からなるソース
領域8を形成する。
去した後、基板上全面に酸化膜10を形成する。その後
異方性エッチングにより酸化膜10をエッチングする。
これにより図8に示す酸化膜からなるサイドウォール1
0が完成する。さらに基板全面上に絶縁膜を形成し、所
定箇所のみをエッチングする。
全面にポリシリコン11を堆積する。その後、図10を
参照して、このポリシリコン11の上面に所定形状にパ
ターニングしたレジスト膜74を形成する。その後、異
方性エッチングによりポリシリコン11をエッチングし
て、図に示すようにその底部においてドレイン領域7あ
るいはソース領域8とサイドウォール10側壁に沿った
第1の配線層11を形成する。
面にTEOSなどを用いて層間絶縁膜12を堆積し、約
900℃ウェットリフローを30分行なった後、表面の
平坦化を行ない、図12に示す層間絶縁膜12を形成す
る。
の上にドレイン領域7上方に所定の孔があいたパターン
を有するレジスト膜75を形成する。その後、異方性エ
ッチングによりこの層間絶縁膜12をエッチングし、コ
ンタクトホール13aを形成する。
ル13aの内部に、高融点金属、たとえばタングステン
(W)などからなる第2の導電層13を形成させ、その
後、ビット線14を形成することにより、この発明に基
づいたスタックゲート型フラッシュメモリが完成する。
よれば、図15を参照して、電荷蓄積電極3および制御
電極6はアモルファスシリコン層により形成されてい
る。これにより、アモルファスシリコン層は非晶質構造
を有するこることにより、不純物イオンの電荷蓄積電極
3または制御電極6を通過するときにおけるエネルギ損
失を一定にすることができる。これにより、各メモリセ
ルのしきい値電圧のばらつきを小さくすることが可能と
なる。
蓄積電極および制御電極の両方ともアモルファスシリコ
ン層より形成しているが、制御電極のみをアモルファス
シリコン層とし、電荷蓄積電極は従来と同様ポリシリコ
ン層から形成しても各メモリセルのしきい値電圧のばら
つきを小さくする効果を得ることができる。
ついて説明する。なお、この第2の実施例においては、
電荷蓄積電極3および制御電極6の構造およびその製造
方法のみ第1の実施例と異なるために、ここでは、電荷
蓄積電極3および制御電極6の構造およびその製造方法
についてのみに言及する。
記憶装置の電荷蓄積電極3および制御電極6の構造は、
図16を参照して、複数のポリシリコン層から形成され
ている。電荷蓄積電極3を構成する1層のポリシリコン
層の厚さは、グレインサイズを最大200Åとするため
に、約200Å程度としている。よって、本実施例にお
いては、電荷蓄積電極3の膜厚を1000Åとするため
には、ポリシリコン層3a〜ポリシリコン層3eの5層
構造としている。一方、制御電極にあっても、上記電荷
蓄積電極3と同様にポリシリコン層6a〜ポリシリコン
6lの12層構造としている。
る方法は、まず、電荷蓄積電極3においては、CVD法
により炉内において温度約630℃、時間約2分の条件
で、シリコン基板1の表面に膜厚200Å程度のポリシ
リコン層3aを形成する。その後、一旦シリコン基板1
を炉外に取出して、ポリシリコン層3aの表面に厚さ約
10Å程度の薄い自然酸化膜を形成する。これは、下層
のポリシリコン層のグレインの成長を防止するためであ
る。その後再び、半導体基板1を炉内に搬入し、上記と
同じ条件により、順次ポリシリコン層3b〜ポリシリコ
ン層3eを形成する。また、制御電極6にあっても、上
記電荷蓄積電極3と同様にしてポリシリコン層6a〜6
lを形成する。
の結晶構造は、小さいグレインサイズとなるために、電
荷蓄積電極および制御電極を通過する不純物イオンのエ
ネルギ損失が一定となり、各メモリセルのしきい値電圧
のばらつきを小さくすることが可能となる。
蓄積電極および制御電極の両方とも複数のポリシリコン
層により形成しているが、制御電極のみを複数のポリシ
リコン層とし、電荷蓄積電極は従来と同様単層のポリシ
リコン層から形成しても各メモリセルのしきい値電圧の
ばらつきを小さくする効果を得ることができる。
電極および制御電極がアモルファスシリコンまたは複数
のポリシリコン層からなるように形成されているが、た
とえば図17に示すように各実施例を組合わせるように
して構成することによっても同様の作用効果を得ること
ができる。
装置およびその製造方法によれば、電荷蓄積電極および
制御電極はアモルファスシリコン層または複数のポリシ
リコン層から形成されている。これにより、電荷蓄積電
極および制御電極の結晶構造は非晶質構造または小さい
グレインサイズとなるために、電荷蓄積電極および制御
電極を通過する不純物イオンのエネルギ損失が一定とな
り、各メモリセルへのしきい値電圧のばらつきを小さく
することが可能となる。さらにアモルファスシリコン層
をゲート電極に用いた場合は、ゲート電極のエッチング
形状にポリシリコンのエッチング形状で見られるような
凹凸が小さくなる。これらによって、各メモリセルのし
きい値電圧のばらつきが低減されるために、しきい値電
圧のばらつきによって生じる「オーバーイレーズ現象」
を防止することが可能となり、信頼性の高いメモリセル
特性を得ることが可能となる。
平面概略図である。
体装置の製造方法における第1工程を示す図である。
体装置の製造方法における第2工程を示す図である。
体装置の製造方法における第3工程を示す図である。
体装置の製造方法における第4工程を示す図である。
体装置の製造方法における第5工程を示す図である。
体装置の製造方法における第6工程を示す図である。
体装置の製造方法における第7工程を示す図である。
導体装置の製造方法における第8工程を示す図である。
導体装置の製造方法における第9工程を示す図である。
導体装置の製造方法における第10工程を示す図であ
る。
導体装置の製造方法における第11工程を示す図であ
る。
導体装置の製造方法における第12工程を示す図であ
る。
電極および制御電極の構造を示す模式図である。
半導体装置の電荷蓄積電極および制御電極の構造を示す
模式図である。
発性半導体記憶装置の電荷蓄積電極および制御電極の構
造を示す模式図である。
すブロック図である。
の概略構成を示す等価回路図である。
示す断面図である。
ある。
る。
方法における第1工程を示す図である。
方法における第2工程を示す図である。
方法における第3工程を示す図である。
方法における第4工程を示す図である。
方法における第5工程を示す図である。
方法における第6工程を示す図である。
方法における第7工程を示す図である。
方法における第8工程を示す図である。
方法における第9工程を示す図である。
方法における第10工程を示す図である。
方法における第11工程を示す図である。
方法における第12工程を示す図である。
点を示す模式図である。
Claims (4)
- 【請求項1】 半導体基板と、 この半導体基板の上に第1の絶縁膜を介して形成された
電荷蓄積電極と、 この電荷蓄積電極の上に第2の絶縁膜を介して形成され
た制御電極と、 前記電荷蓄積電極を両側から挟む位置であって、前記半
導体基板の表面から所定の深さにかけて形成された不純
物領域と、 を備え、 前記電荷蓄積電極および前記制御電極のうちの少なくと
も前記制御電極は、アモルファスシリコンよりなる不揮
発性半導体記憶装置。 - 【請求項2】 半導体基板と、 この半導体基板の上に第1の絶縁膜を介して形成された
電荷蓄積電極と、 この電荷蓄積電極の上に第2の絶縁膜を介して形成され
た制御電極と、 前記電荷蓄積電極を両側から挟む位置であって、前記半
導体基板の表面から所定の深さにかけて形成された不純
物領域と、 を備え、 前記電荷蓄積電極および前記制御電極のうちの少なくと
も前記制御電極は複数のポリシリコン層よりなる不揮発
性半導体記憶装置。 - 【請求項3】 半導体基板の上に第1の絶縁膜を介して
第1の導電層を形成する工程と、 この第1の導電層上に第2の絶縁膜を介して第2の導電
層を形成する工程と、 前記第1の導電層と前記第2の導電層を同一マスクで各
々所定のエッチングを行ない、電荷蓄積電極と制御電極
を形成する工程と、 前記制御電極をマスクの一部として、半導体基板の表面
に不純物を導入し、不純物領域を形成する工程とを備
え、 前記第1の導電層および前記第2の導電層を形成する工
程のうち少なくとも前記第2の導電層を形成する工程
は、アモルファスシリコン層を堆積してなる不揮発性半
導体記憶装置の製造方法。 - 【請求項4】 半導体基板の上に第1の絶縁膜を介して
第1の導電層を形成する工程と、 この第1の導電層の上に第2の絶縁膜を介して第2の導
電層を形成する工程と、 前記第1の導電層と前記第2の導電層を同一マスクで各
々所定のエッチングを行ない電荷蓄積電極と制御電極を
形成する工程と、 前記制御電極をマスクの一部として半導体基板の表面に
不純物を導入し、不純物領域を形成する工程と、 を備え、 前記第1の導電層および前記第2の導電層を形成する工
程のうち少なくとも前記第2の導電層を形成する工程
は、複数のポリシリコン層を堆積してなる不揮発性半導
体記憶装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4192071A JP2775551B2 (ja) | 1992-07-20 | 1992-07-20 | 不揮発性半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4192071A JP2775551B2 (ja) | 1992-07-20 | 1992-07-20 | 不揮発性半導体記憶装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0637329A JPH0637329A (ja) | 1994-02-10 |
JP2775551B2 true JP2775551B2 (ja) | 1998-07-16 |
Family
ID=16285151
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4192071A Expired - Lifetime JP2775551B2 (ja) | 1992-07-20 | 1992-07-20 | 不揮発性半導体記憶装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2775551B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0964209A (ja) * | 1995-08-25 | 1997-03-07 | Toshiba Corp | 半導体装置およびその製造方法 |
-
1992
- 1992-07-20 JP JP4192071A patent/JP2775551B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH0637329A (ja) | 1994-02-10 |
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