JP2769018B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP2769018B2 JP2769018B2 JP2072383A JP7238390A JP2769018B2 JP 2769018 B2 JP2769018 B2 JP 2769018B2 JP 2072383 A JP2072383 A JP 2072383A JP 7238390 A JP7238390 A JP 7238390A JP 2769018 B2 JP2769018 B2 JP 2769018B2
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- JP
- Japan
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- region
- impurity region
- conductivity type
- impurity
- cell
- Prior art date
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- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】 〔概要〕 半導体記憶装置、特にEEPROMのセル構造に関し、 空乏層増大を回避して容量減少を防止し、書き込み・
消去の信頼性向上を図ることを目的とし、 一導電型の半導体基板に形成する反対導電型の第一の
不純物領域および前記第一の不純物領域に接する第二の
不純物領域と、該第一の不純物領域の上に誘電体膜を介
して形成された導電体膜とを備えた半導体記憶装置にお
いて、前記第一及び第二の不純物領域内において、それ
らを跨ぐように一導電型の第三の不純物領域を形成し、
前記第一及び第二の不純物領域が電気的に接続されてい
ることを特徴とする。
消去の信頼性向上を図ることを目的とし、 一導電型の半導体基板に形成する反対導電型の第一の
不純物領域および前記第一の不純物領域に接する第二の
不純物領域と、該第一の不純物領域の上に誘電体膜を介
して形成された導電体膜とを備えた半導体記憶装置にお
いて、前記第一及び第二の不純物領域内において、それ
らを跨ぐように一導電型の第三の不純物領域を形成し、
前記第一及び第二の不純物領域が電気的に接続されてい
ることを特徴とする。
本発明は、半導体記憶装置、特にEEPROMのセル構造に
関する。
関する。
EEPROM（erasable and programmable read only memo
ry）は、そのメモリセル構造によってMNOS（metal nitr
ide oxide semiconductor）とフローティングゲート型
に分類できる。
ry）は、そのメモリセル構造によってMNOS（metal nitr
ide oxide semiconductor）とフローティングゲート型
に分類できる。
MNOSは基板からの電荷を薄い酸化膜（トンネル酸化
膜）を通してトンネルさせ、この電荷を酸化膜と窒化膜
の界面付近のトラップに蓄える。これに対し、フローテ
ィングゲート型は基板からの電荷を酸化膜上のフローテ
ィングゲートに蓄える。
膜）を通してトンネルさせ、この電荷を酸化膜と窒化膜
の界面付近のトラップに蓄える。これに対し、フローテ
ィングゲート型は基板からの電荷を酸化膜上のフローテ
ィングゲートに蓄える。
一般に、MNOSは繰り返し書換え特性（endurance）で
有利、フローティングゲート型はデータ保持特性（rete
ntion）で有利とされている。いずれもデータの書き込
みや消去にトンネル効果を用いるため、書き込み電流や
消去電流が極めて小さく、全ビット同時に消去できるも
のやバイト単位あるいはページ単位に書き込み・消去で
きるものなど各種の多機能製品が開発されている。さら
に、書き込みや消去時に必要とする高電圧をチップ内部
で発生させ、5V単一電源で動作するようにした製品など
も作られている。
有利、フローティングゲート型はデータ保持特性（rete
ntion）で有利とされている。いずれもデータの書き込
みや消去にトンネル効果を用いるため、書き込み電流や
消去電流が極めて小さく、全ビット同時に消去できるも
のやバイト単位あるいはページ単位に書き込み・消去で
きるものなど各種の多機能製品が開発されている。さら
に、書き込みや消去時に必要とする高電圧をチップ内部
で発生させ、5V単一電源で動作するようにした製品など
も作られている。
第３図はEEPROMの一例としてマイコン搭載のEEPROMを
示すブロック図である。
示すブロック図である。
この図において、10は電源Vccを昇圧する昇圧回路
（チャージポンプともいう）、11は書き込みタイマーか
らの信号に従って昇圧電圧を波形成形し、波形の前後が
所定の時定数τ（例えばτ＝600μｓ）で滑らかに変化
する高電圧信号を作る波形成形回路、12は高圧スイッチ
を含むワードデコーダ、13は同じく高圧スイッチを含む
コラムデコーダ、14はセンスアンプ、15は多数のワード
線およびビット線の交点に例えばフローティングゲート
型のメモリセルＭを接続するセルアレイである。なお、
16は電源電圧低下検出＆誤書き込み防止回路、17は電源
用のノイズフィルタである。
（チャージポンプともいう）、11は書き込みタイマーか
らの信号に従って昇圧電圧を波形成形し、波形の前後が
所定の時定数τ（例えばτ＝600μｓ）で滑らかに変化
する高電圧信号を作る波形成形回路、12は高圧スイッチ
を含むワードデコーダ、13は同じく高圧スイッチを含む
コラムデコーダ、14はセンスアンプ、15は多数のワード
線およびビット線の交点に例えばフローティングゲート
型のメモリセルＭを接続するセルアレイである。なお、
16は電源電圧低下検出＆誤書き込み防止回路、17は電源
用のノイズフィルタである。
CPUからのアドレス信号に従ってワード線およびビッ
ト線が選択されると、書き込み時にはこの選択ワード線
に印加された高電圧信号によって選択ビット線に接続す
るセルが書き込み可能状態になり（読み出し時には高電
圧信号を印加しない）、これにより、選択ビット線に加
えられたデータを選択セルに書き込むことができる。
ト線が選択されると、書き込み時にはこの選択ワード線
に印加された高電圧信号によって選択ビット線に接続す
るセルが書き込み可能状態になり（読み出し時には高電
圧信号を印加しない）、これにより、選択ビット線に加
えられたデータを選択セルに書き込むことができる。
ここで、第３図のメモリセルＭには、フローティング
ゲート型の代表としてよく知られているFLOTOX（floati
ng−gate tunnel oxide）構造を展開した単層Poly−Si
によるEEPROM CELLが使用されている。第４図にCELL構
造を示す。
ゲート型の代表としてよく知られているFLOTOX（floati
ng−gate tunnel oxide）構造を展開した単層Poly−Si
によるEEPROM CELLが使用されている。第４図にCELL構
造を示す。
FLOTOXセルは、ゲート酸化膜20（図示を省略してい
る）の一部（ドレイン上部）を60〜120オングストロー
ム（Å）程度と薄くしたトンネル酸化膜40（21）を通し
て電子のトンネル現象を起こし、ポリシリコン膜（以
下、フローティングゲート）35（22）とドレインで電子
の注入・放出を行ってデータの書き込み・消去を行う。
る）の一部（ドレイン上部）を60〜120オングストロー
ム（Å）程度と薄くしたトンネル酸化膜40（21）を通し
て電子のトンネル現象を起こし、ポリシリコン膜（以
下、フローティングゲート）35（22）とドレインで電子
の注入・放出を行ってデータの書き込み・消去を行う。
書き込み・消去を行なうには、一般にトンネル酸化膜
40（21）の電界を充分に得ることが必要であるが、高電
界を得るにはフローティングゲート22とコントロールゲ
ート23間の容量を充分に大きくする必要がある。
40（21）の電界を充分に得ることが必要であるが、高電
界を得るにはフローティングゲート22とコントロールゲ
ート23間の容量を充分に大きくする必要がある。
しかしながら、かかる従来のセル構造にあっては、コ
ントロールゲート23に相当するふたつの拡散領域すなわ
ちＮ型拡散領域23aとN+型拡散領域23bとが共にアキュー
ムレーションレイヤ24に接する構成となっていたため、
アキュームレーションレイヤ24直下のＮ型拡散領域23a
の空乏層が増大してコントロール電極とfloating−gate
の結合容量が減少する結果、トンネル酸化膜21の電界が
小さくなり、書き込み・消去の信頼性が低下するといっ
た問題点があった。
ントロールゲート23に相当するふたつの拡散領域すなわ
ちＮ型拡散領域23aとN+型拡散領域23bとが共にアキュー
ムレーションレイヤ24に接する構成となっていたため、
アキュームレーションレイヤ24直下のＮ型拡散領域23a
の空乏層が増大してコントロール電極とfloating−gate
の結合容量が減少する結果、トンネル酸化膜21の電界が
小さくなり、書き込み・消去の信頼性が低下するといっ
た問題点があった。
そこで、本発明は、アキュームレーションレイヤ24と
N+型拡散領域23bとの間に他導電型拡散領域を形成する
ことにより、空乏層増大があってもコントロール電極と
アキュームレーションレイヤとをＰタイプの拡散領域に
より電気的に接続することによって容量減少を防止し、
書き込み・消去の信頼性向上を図ることを目的とする。
N+型拡散領域23bとの間に他導電型拡散領域を形成する
ことにより、空乏層増大があってもコントロール電極と
アキュームレーションレイヤとをＰタイプの拡散領域に
より電気的に接続することによって容量減少を防止し、
書き込み・消去の信頼性向上を図ることを目的とする。
本発明は、上記目的を達成するために、一導電型の半
導体基板に形成する反対導電型の第一の不純物領域32a
および前記第一の不純物領域に接する第二の不純物領域
32bと、該第一の不純物領域の上に誘電体膜を介して形
成された導電体膜とを備えた半導体記憶装置において、
前記第一及び第二不純物領域内において、それらを跨ぐ
ように一導電型の第三の不純物領域を形成し、前記第一
及び第二の不純物領域が電気的に接続されていること
を、特徴とする。
導体基板に形成する反対導電型の第一の不純物領域32a
および前記第一の不純物領域に接する第二の不純物領域
32bと、該第一の不純物領域の上に誘電体膜を介して形
成された導電体膜とを備えた半導体記憶装置において、
前記第一及び第二不純物領域内において、それらを跨ぐ
ように一導電型の第三の不純物領域を形成し、前記第一
及び第二の不純物領域が電気的に接続されていること
を、特徴とする。
本発明では、反対導電型の第一の不純物領域が一導電
型の第三の不純物領域によってアキュムレーションレイ
ヤに接する部分（第一部分）とチャネル領域に接する部
分（第二部分）とに接続される。
型の第三の不純物領域によってアキュムレーションレイ
ヤに接する部分（第一部分）とチャネル領域に接する部
分（第二部分）とに接続される。
したがって、第一部分に相当するＮ型拡散領域中の空
乏層の過渡的増大が回避され且つアキュームレーション
レイヤがコントロール電極の役目を果たすので、容量減
少が防止される結果、コントロール電極とfloating−ga
teの結合容量を十分に大きくして書き込み・消去の信頼
性向上が図られる。
乏層の過渡的増大が回避され且つアキュームレーション
レイヤがコントロール電極の役目を果たすので、容量減
少が防止される結果、コントロール電極とfloating−ga
teの結合容量を十分に大きくして書き込み・消去の信頼
性向上が図られる。
以下、本発明を図面に基づいて説明する。
第１、２図は本発明に係る半導体記憶装置のセル構造
の一実施例を示す図であり、本実施例ではSingle Poly
−Si型FLOTOXセルに適用した例を示す。
の一実施例を示す図であり、本実施例ではSingle Poly
−Si型FLOTOXセルに適用した例を示す。
第１図はその要部断面図、第２図はその要部を含む平
面図で、第２図のＩ−Ｉ矢視断面図が第１図に相当す
る。
面図で、第２図のＩ−Ｉ矢視断面図が第１図に相当す
る。
まず、構成を説明する。なお、ここでは一導電型をＰ
導電型とし、反対他導電型をＮ型導電型とする。
導電型とし、反対他導電型をＮ型導電型とする。
第１、２図において、セル30は、Ｐ型導電型の半導体
基板31にＮ導電型の第一の不純物領域32およびN+導電型
の第二の不純物領域33を形成する。第一の不純物領域32
は低濃度（Ｎ）領域32aと高濃度（N+）領域32bとからな
り、第一の不純物領域32の一部の高濃度領域32bと第二
の不純物領域33のとの間をチャネル領域34によって分離
する。該第一の不純物領域32の上部は第一のポリシリコ
ン膜35によって覆われており、この第一のポリシリコン
膜35はフローティングゲートとして作用する。第一の不
純物領域32とフローティングゲート35との間には60〜12
0Å程度と薄いトンネル酸化膜又は、通常Tr/Cell TrのG
OXと同行程で生成した酸化膜36が介在する。
基板31にＮ導電型の第一の不純物領域32およびN+導電型
の第二の不純物領域33を形成する。第一の不純物領域32
は低濃度（Ｎ）領域32aと高濃度（N+）領域32bとからな
り、第一の不純物領域32の一部の高濃度領域32bと第二
の不純物領域33のとの間をチャネル領域34によって分離
する。該第一の不純物領域32の上部は第一のポリシリコ
ン膜35によって覆われており、この第一のポリシリコン
膜35はフローティングゲートとして作用する。第一の不
純物領域32とフローティングゲート35との間には60〜12
0Å程度と薄いトンネル酸化膜又は、通常Tr/Cell TrのG
OXと同行程で生成した酸化膜36が介在する。
ここで、前記第一の不純物領域32上に誘導体膜36の形
を投影したとすると、その投影図形枠（仮想図形枠）3
6′は前記チャネル領域34から所定間隙Ｌだけ離隔して
いる。
を投影したとすると、その投影図形枠（仮想図形枠）3
6′は前記チャネル領域34から所定間隙Ｌだけ離隔して
いる。
さらに、第一の不純物領域32内にＰ導電型の第三の不
純物領域37が形成され、この第三の不純物領域37は所定
間隙Ｌ内に存在し、且つ、仮想図形枠36′に接するとと
もに、チャネル領域34から僅かに離れて形成される。す
なわち、第三の不純物領域37は高濃度領域32bの領域幅
ｌだけチャネル領域34から離れている。
純物領域37が形成され、この第三の不純物領域37は所定
間隙Ｌ内に存在し、且つ、仮想図形枠36′に接するとと
もに、チャネル領域34から僅かに離れて形成される。す
なわち、第三の不純物領域37は高濃度領域32bの領域幅
ｌだけチャネル領域34から離れている。
なお、38はチャネル領域34上の第二のポリシリコン
膜、39はセルトランジスタのドレイン領域、40はセルト
ランジスタのトンネル酸化膜領域、41はセルトランジス
タのチャネル領域、42はセルトランジスタのソース領域
である。
膜、39はセルトランジスタのドレイン領域、40はセルト
ランジスタのトンネル酸化膜領域、41はセルトランジス
タのチャネル領域、42はセルトランジスタのソース領域
である。
このような構成によれば、新たに設けたＰ導電型の第
三の不純物領域37により、Ｎ導電型の第一の不純物領域
32が二つの部分が存在することになる。すなわち、誘電
体膜36界面に形成される書き込み時ドレイン“H"、コン
トロール電極“L"で生成するアキュムレーションレイヤ
43に電気的に接続するＰ型領域が部分的に形成されたこ
とになる。
三の不純物領域37により、Ｎ導電型の第一の不純物領域
32が二つの部分が存在することになる。すなわち、誘電
体膜36界面に形成される書き込み時ドレイン“H"、コン
トロール電極“L"で生成するアキュムレーションレイヤ
43に電気的に接続するＰ型領域が部分的に形成されたこ
とになる。
したがって、第一部分に相当する低濃度領域32aの過
渡的な空乏層増大が回避され、セルTr部の容量減少が防
止される結果、トンネル酸化膜の電界を十分に大きくで
き、書き込み・消去の信頼性向上を図ることができる。
渡的な空乏層増大が回避され、セルTr部の容量減少が防
止される結果、トンネル酸化膜の電界を十分に大きくで
き、書き込み・消去の信頼性向上を図ることができる。
なお、本件は、32a（Ｎ）と32b（N+）の間に（P+）を
いれるが、一部で32a（Ｎ）,32b（N+）が接続していな
いと書き込みが行えない。そのため第１の手段として、
第１図（ａ）のようにP+を深くうちこむ一方で第１図
（ｂ）のように一部レイアウトを工夫して電気的接続を
図る。第２の手段として、第２図のようにP+を深く打込
まず、基板深部でコンタクトを図る。このとき、レイア
ウトは第１図（ｂ）のように一部分のみのコンタクトに
する必要はない。
いれるが、一部で32a（Ｎ）,32b（N+）が接続していな
いと書き込みが行えない。そのため第１の手段として、
第１図（ａ）のようにP+を深くうちこむ一方で第１図
（ｂ）のように一部レイアウトを工夫して電気的接続を
図る。第２の手段として、第２図のようにP+を深く打込
まず、基板深部でコンタクトを図る。このとき、レイア
ウトは第１図（ｂ）のように一部分のみのコンタクトに
する必要はない。
本発明によれば、アキュームレーションレイヤとN+型
拡散領域との間に他導電型拡散領域を形成したので、ア
キュームレーションレイヤの生成を速めると共に電気的
接続により、容量減少を防止でき、書き込み・消去の信
頼性向上を図ることができる。
拡散領域との間に他導電型拡散領域を形成したので、ア
キュームレーションレイヤの生成を速めると共に電気的
接続により、容量減少を防止でき、書き込み・消去の信
頼性向上を図ることができる。
第１、２図は本発明に係る半導体記憶装置の一実施例を
示す図であり、 第１図（ａ）はその要部の断面図、 第１図（ｂ）はその要部を含む平面図である。 第２図はその他の例の要部の断面図、 第３、４図は従来例を示す図であり、 第３図はそのEEPROMのブロック図、 第４図（ａ）はそのメモリセルの要部の平面図、 第４図（ｂ）はそのメモリセルの要部の断面図である。 31……半導体基板、 32……第一の不純物領域、 33……第二の不純物領域、 34……チャネル領域、 35……フローティングゲート、 36……誘電体膜、 36′……仮想図形枠、 37……第三の不純物領域、 Ｌ……所定間隙。
示す図であり、 第１図（ａ）はその要部の断面図、 第１図（ｂ）はその要部を含む平面図である。 第２図はその他の例の要部の断面図、 第３、４図は従来例を示す図であり、 第３図はそのEEPROMのブロック図、 第４図（ａ）はそのメモリセルの要部の平面図、 第４図（ｂ）はそのメモリセルの要部の断面図である。 31……半導体基板、 32……第一の不純物領域、 33……第二の不純物領域、 34……チャネル領域、 35……フローティングゲート、 36……誘電体膜、 36′……仮想図形枠、 37……第三の不純物領域、 Ｌ……所定間隙。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/788 H01L 27/115 H01L 21/8247
Claims (1)
- 【請求項１】一導電型の半導体基板に形成する反対導電
型の第一の不純物領域（32a）および前記第一の不純物
領域に接する第二の不純物領域（32b）と、 該第一の不純物領域の上に誘電体膜を介して形成された
導電体膜とを備えた半導体記憶装置において、 前記第一及び第二の不純物領域内において、それらを跨
ぐように一導電型の第三の不純物領域を形成し、 前記第一及び第二の不純物領域が電気的に接続されてい
ることを特徴とする半導体記憶装置のセル構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2072383A JP2769018B2 (ja) | 1990-03-20 | 1990-03-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2072383A JP2769018B2 (ja) | 1990-03-20 | 1990-03-20 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03270267A JPH03270267A (ja) | 1991-12-02 |
| JP2769018B2 true JP2769018B2 (ja) | 1998-06-25 |
Family
ID=13487712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2072383A Expired - Lifetime JP2769018B2 (ja) | 1990-03-20 | 1990-03-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2769018B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5761126A (en) * | 1997-02-07 | 1998-06-02 | National Semiconductor Corporation | Single-poly EPROM cell that utilizes a reduced programming voltage to program the cell |
-
1990
- 1990-03-20 JP JP2072383A patent/JP2769018B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03270267A (ja) | 1991-12-02 |
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