JP2768143B2 - 伝導度変調型mosfetの製造方法 - Google Patents
伝導度変調型mosfetの製造方法Info
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- JP2768143B2 JP2768143B2 JP15169592A JP15169592A JP2768143B2 JP 2768143 B2 JP2768143 B2 JP 2768143B2 JP 15169592 A JP15169592 A JP 15169592A JP 15169592 A JP15169592 A JP 15169592A JP 2768143 B2 JP2768143 B2 JP 2768143B2
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Description
【0001】
【産業上の利用分野】この発明は、伝導度変調型MOS
FETの製造方法に関するものである。
FETの製造方法に関するものである。
【0002】
【従来の技術】図3は、nチャネル伝導度変調型MOS
FET(IGBT:絶縁ゲート型バイポーラトランジス
タ)を示す断面図である。図3において、1はp+ コレ
クタ領域、2はp+ コレクタ領域1からのキャリア(ホ
ール)の注入を制限するためのn+ バッファ領域、3は
高抵抗率を有するn型ボディ領域、4はn型ボディ領域
3の主表面の一部にp型不純物をイオン注入するなどの
方法で形成されたp型ベース領域、5はこのp型ベース
領域4内に選択的に高濃度のn型不純物をイオン注入あ
るいは拡散することにより形成されたn+ エミッタ領域
である。6は2つのn+ エミッタ領域に両端が架かるよ
うに形成されたゲート酸化膜であり、このゲート酸化膜
6は隣接するIGBTセル間で一体となるようにn型ボ
ディ領域3の表面上にも形成されている。7はゲート酸
化膜6の上に形成されたポリシリコンからなるゲート電
極、8はp型ベース領域4及びn- エミッタ領域5の両
方に電気的に接続するように形成されたアルミなどの金
属からなるエミッタ電極、9はp+ コレクタ領域1の裏
面に形成された金属のコレクタ電極である。
FET(IGBT:絶縁ゲート型バイポーラトランジス
タ)を示す断面図である。図3において、1はp+ コレ
クタ領域、2はp+ コレクタ領域1からのキャリア(ホ
ール)の注入を制限するためのn+ バッファ領域、3は
高抵抗率を有するn型ボディ領域、4はn型ボディ領域
3の主表面の一部にp型不純物をイオン注入するなどの
方法で形成されたp型ベース領域、5はこのp型ベース
領域4内に選択的に高濃度のn型不純物をイオン注入あ
るいは拡散することにより形成されたn+ エミッタ領域
である。6は2つのn+ エミッタ領域に両端が架かるよ
うに形成されたゲート酸化膜であり、このゲート酸化膜
6は隣接するIGBTセル間で一体となるようにn型ボ
ディ領域3の表面上にも形成されている。7はゲート酸
化膜6の上に形成されたポリシリコンからなるゲート電
極、8はp型ベース領域4及びn- エミッタ領域5の両
方に電気的に接続するように形成されたアルミなどの金
属からなるエミッタ電極、9はp+ コレクタ領域1の裏
面に形成された金属のコレクタ電極である。
【0003】この伝導度変調型MOSFET(IGB
T)のゲート電極7に正、エミッタ電極8にVth(閾
値電圧)を越える負のバイアス電圧VG (ゲート電圧)
を印加すると、n+ エミッタ領域5とn型ボディ領域3
で挟まれたp型ベース領域4の領域41の表面がn型に
反転し(反転層)、電子がこの反転層を通って、nー エ
ミッタ領域5からn型ボディ領域3に注入される。それ
にともない、p+ コレクタ領域1からn+ バッファ領域
2を通ってn型ボディ領域3へホールが注入される。こ
のように、IGBTは基本的にはバイポーラ的動作をす
る。このIGBTは、p+ コレクタ領域1とn型ボディ
領域3とp型ベース領域4とで形成されるトランジスタ
部を、ゲート電極7とゲート酸化膜6とp型ベース領域
4とで形成されるMOSFETでベース駆動する素子で
ある。
T)のゲート電極7に正、エミッタ電極8にVth(閾
値電圧)を越える負のバイアス電圧VG (ゲート電圧)
を印加すると、n+ エミッタ領域5とn型ボディ領域3
で挟まれたp型ベース領域4の領域41の表面がn型に
反転し(反転層)、電子がこの反転層を通って、nー エ
ミッタ領域5からn型ボディ領域3に注入される。それ
にともない、p+ コレクタ領域1からn+ バッファ領域
2を通ってn型ボディ領域3へホールが注入される。こ
のように、IGBTは基本的にはバイポーラ的動作をす
る。このIGBTは、p+ コレクタ領域1とn型ボディ
領域3とp型ベース領域4とで形成されるトランジスタ
部を、ゲート電極7とゲート酸化膜6とp型ベース領域
4とで形成されるMOSFETでベース駆動する素子で
ある。
【0004】IGBTは、以上のようにバイポーラ動作
をし、n型ボディ領域3で伝導度変調が起こり、この領
域の抵抗は大幅に低下し、MOSFET部が導電変調を
受けるため、高耐圧化しても充分なベース電流を上記ト
ランジスタ部に供給できるので、通常のMOSFETに
比較して、高耐圧でオン電圧の低い素子が得られる。
をし、n型ボディ領域3で伝導度変調が起こり、この領
域の抵抗は大幅に低下し、MOSFET部が導電変調を
受けるため、高耐圧化しても充分なベース電流を上記ト
ランジスタ部に供給できるので、通常のMOSFETに
比較して、高耐圧でオン電圧の低い素子が得られる。
【0005】ところがこのままでは、伝導度変調の担い
手となる小数キャリア(ホール)がスイッチング時には
n型ボディ領域3の残留キャリアとなるため、高速性が
阻害されターンオフ時間が長いという問題があった。こ
の残留キャリアのライフタイムを短くする制御の1つと
して、電子線照射が挙げられる。電子線照射によりn型
ボディ領域3に損傷を与えることで、正孔(キャリア)
のライフタイムを短くできる。またこのとき、同時に、
ゲート酸化膜6にも損傷を与え、この損傷が+イオン固
定電荷として働き、Vthを低下させる。
手となる小数キャリア(ホール)がスイッチング時には
n型ボディ領域3の残留キャリアとなるため、高速性が
阻害されターンオフ時間が長いという問題があった。こ
の残留キャリアのライフタイムを短くする制御の1つと
して、電子線照射が挙げられる。電子線照射によりn型
ボディ領域3に損傷を与えることで、正孔(キャリア)
のライフタイムを短くできる。またこのとき、同時に、
ゲート酸化膜6にも損傷を与え、この損傷が+イオン固
定電荷として働き、Vthを低下させる。
【0006】ところで、これらの損傷は熱的に不安定で
あるため、実用上安定させるためには、実使用上に起こ
る温度よりも十分に高い(約300℃以上)温度でアニ
ールをする必要がある。このアニールによって、n型ボ
ディ領域3中にできた損傷やゲート酸化膜6中の損傷の
一部は回復する。この回復の度合いは、温度と時間に依
存し、特に温度に対する依存性は強く、温度を上げる
と、電子線の照射による損傷の回復量は増す。この回復
メカニズムを用いることによって、高速でかつ、ラッチ
アップ耐性の強いディバイスが得られる。
あるため、実用上安定させるためには、実使用上に起こ
る温度よりも十分に高い(約300℃以上)温度でアニ
ールをする必要がある。このアニールによって、n型ボ
ディ領域3中にできた損傷やゲート酸化膜6中の損傷の
一部は回復する。この回復の度合いは、温度と時間に依
存し、特に温度に対する依存性は強く、温度を上げる
と、電子線の照射による損傷の回復量は増す。この回復
メカニズムを用いることによって、高速でかつ、ラッチ
アップ耐性の強いディバイスが得られる。
【0007】
【発明が解決しようとする課題】Vthは低いほど電子
を多く供給することができるため、オン電圧を下げるこ
とができるが、従来のIGBTは以上のようにして製造
されていたため、電子線でゲート酸化膜6に損傷を与え
てVthを低下させても、これらの損傷を安定させるた
めに行うアニールでそのゲート酸化膜6の損傷が回復し
てしまい、初期設計ほどVthが下がらないと言う問題
があった。一方、Vthを下げるための他の方法とし
て、p型ベース領域4の不純物濃度を下げるか、ゲート
酸化膜6を薄くするかであるが、双方とも他の特性への
影響がある。
を多く供給することができるため、オン電圧を下げるこ
とができるが、従来のIGBTは以上のようにして製造
されていたため、電子線でゲート酸化膜6に損傷を与え
てVthを低下させても、これらの損傷を安定させるた
めに行うアニールでそのゲート酸化膜6の損傷が回復し
てしまい、初期設計ほどVthが下がらないと言う問題
があった。一方、Vthを下げるための他の方法とし
て、p型ベース領域4の不純物濃度を下げるか、ゲート
酸化膜6を薄くするかであるが、双方とも他の特性への
影響がある。
【0008】前者のp型ベース領域4の不純物濃度を下
げる方法によるとキャリアの数が減少し、n+ エミッタ
領域5直下のp型ベース領域4の横方向抵抗Rb(図
3)が大きくなり、n+ エミッタ領域5,p型ベース領
域4,n型ボディ領域3,p+コレクタ領域1からなる
寄生サイリスタが動作し易くなり(ラッチアップ)、I
GBTとしての安全動作領域が低下する。また、後者の
ゲート酸化膜6を薄くする方法によると、入力容量が増
えてスイッチング時間が長くなる。
げる方法によるとキャリアの数が減少し、n+ エミッタ
領域5直下のp型ベース領域4の横方向抵抗Rb(図
3)が大きくなり、n+ エミッタ領域5,p型ベース領
域4,n型ボディ領域3,p+コレクタ領域1からなる
寄生サイリスタが動作し易くなり(ラッチアップ)、I
GBTとしての安全動作領域が低下する。また、後者の
ゲート酸化膜6を薄くする方法によると、入力容量が増
えてスイッチング時間が長くなる。
【0009】この発明は、以上のような問題を解決する
ためになされたもので、IGBTのスイッチング動作を
早くし、寄生サイリスタのラッチアップを起こすこと無
しにVthを低くすることを目的とする。
ためになされたもので、IGBTのスイッチング動作を
早くし、寄生サイリスタのラッチアップを起こすこと無
しにVthを低くすることを目的とする。
【0010】
【課題を解決するための手段】以上の問題点を解消する
ためにこの発明では、電子線を基板に照射する第1の工
程と、第1の工程に次いで基板を加熱してアニールする
第2の工程と、第1の工程より低いエネルギーの電子線
を基板に照射する第3の工程と、第3の工程に次いで第
2の工程より低い温度で基板を加熱してアニールする第
4の工程と含むことを特徴とする。
ためにこの発明では、電子線を基板に照射する第1の工
程と、第1の工程に次いで基板を加熱してアニールする
第2の工程と、第1の工程より低いエネルギーの電子線
を基板に照射する第3の工程と、第3の工程に次いで第
2の工程より低い温度で基板を加熱してアニールする第
4の工程と含むことを特徴とする。
【0011】
【作用】まず、始めの電子線照射で伝導度変調を起こす
領域が損傷をうけ、底の小数キャリアのライフタイムが
短くなる。この次の電子線照射では、ゲート酸化膜が損
傷を受け、Vthが下がる。
領域が損傷をうけ、底の小数キャリアのライフタイムが
短くなる。この次の電子線照射では、ゲート酸化膜が損
傷を受け、Vthが下がる。
【0012】
【実施例】以下この発明の1実施例を図を参照して説明
する。図1はこの発明の製造フローを示すフローチャー
トである。まず、ウエハ上にIGBTを形成する前工程
を図3を参照して説明する。ボロンなどの不純物を有す
る比抵抗0.001〜0.02Ω/cm程度のp+コレ
クタ領域1(基板)の上に、厚さ10〜20μm,比抵
抗0.03〜0.1Ωcmのn+ バッファ領域2をエピ
タキシャル成長により形成する。さらに連続的にエピタ
キシャル成長させることにより、高抵抗率のn型ボディ
領域3を形成する。例えば定格電圧が1200Vクラス
のものであれば、約50〜60Ω/cm程度の比抵抗
で、厚さが約100μmの厚さで形成する。
する。図1はこの発明の製造フローを示すフローチャー
トである。まず、ウエハ上にIGBTを形成する前工程
を図3を参照して説明する。ボロンなどの不純物を有す
る比抵抗0.001〜0.02Ω/cm程度のp+コレ
クタ領域1(基板)の上に、厚さ10〜20μm,比抵
抗0.03〜0.1Ωcmのn+ バッファ領域2をエピ
タキシャル成長により形成する。さらに連続的にエピタ
キシャル成長させることにより、高抵抗率のn型ボディ
領域3を形成する。例えば定格電圧が1200Vクラス
のものであれば、約50〜60Ω/cm程度の比抵抗
で、厚さが約100μmの厚さで形成する。
【0013】次に、n型ボディ領域3上に全面に約厚さ
800〜1000Å程度の酸化膜を形成し、この酸化膜
上に約5000〜6000Å程度のポリシリコン層を形
成する。これらの酸化膜,ポリシリコン層に対する写真
製版によってゲート酸化膜6及びゲート電極7を形成
し、このゲート電極7をマスクとし低温注入法によりボ
ロンを注入し、p型ベース領域4を形成する。このとき
の注入量は、4〜8×1014cm-2程度である。さら
に、同じくゲート電極7をマスクにして、p型ベース領
域4内に選択的にリン,砒素などの不純物を注入または
拡散させてn+ エミッタ領域5を形成する。そして、n
+ エミッタ領域5とp型ベース領域4とを電気的に接続
するアルミなどの金属によりなるエミッタ電極8を形成
し、さらにp+ コレクタ領域1にオーミック接続される
コレクタ電極9が形成する(ステップS1)。
800〜1000Å程度の酸化膜を形成し、この酸化膜
上に約5000〜6000Å程度のポリシリコン層を形
成する。これらの酸化膜,ポリシリコン層に対する写真
製版によってゲート酸化膜6及びゲート電極7を形成
し、このゲート電極7をマスクとし低温注入法によりボ
ロンを注入し、p型ベース領域4を形成する。このとき
の注入量は、4〜8×1014cm-2程度である。さら
に、同じくゲート電極7をマスクにして、p型ベース領
域4内に選択的にリン,砒素などの不純物を注入または
拡散させてn+ エミッタ領域5を形成する。そして、n
+ エミッタ領域5とp型ベース領域4とを電気的に接続
するアルミなどの金属によりなるエミッタ電極8を形成
し、さらにp+ コレクタ領域1にオーミック接続される
コレクタ電極9が形成する(ステップS1)。
【0014】つぎに、この発明の工程1として、このI
GBTウエハに約0.75MeV程度の加速電圧で5〜
15×1014/cm2 程度のドーズ量の電子線を照射す
る(ステップS2)。このとき、小数キャリアのライフ
タイムは数10ns以下になっている。また、Vth
は、電子線照射前には8〜10V程度であったものが、
−5〜0V程度まで低下する。次に、工程2として後工
程の組み立て時の熱処理などを考慮にいれ、330〜3
50℃程度で1〜3時間程度アニールする(ステップS
3)。すると、Vthは照射前より約2V程度低いとこ
ろまで回復する。また、その時、n型ボディ領域3の小
数キャリアのライフタイムは200〜300ns程度に
なっている。
GBTウエハに約0.75MeV程度の加速電圧で5〜
15×1014/cm2 程度のドーズ量の電子線を照射す
る(ステップS2)。このとき、小数キャリアのライフ
タイムは数10ns以下になっている。また、Vth
は、電子線照射前には8〜10V程度であったものが、
−5〜0V程度まで低下する。次に、工程2として後工
程の組み立て時の熱処理などを考慮にいれ、330〜3
50℃程度で1〜3時間程度アニールする(ステップS
3)。すると、Vthは照射前より約2V程度低いとこ
ろまで回復する。また、その時、n型ボディ領域3の小
数キャリアのライフタイムは200〜300ns程度に
なっている。
【0015】次に、工程3として工程1の1回目の照射
より低い加速電圧(例えば200〜300keV程度が
適当)で、かつ、約1015cm-2程度のドーズ量で再び
電子線照射を行う(ステップS4)。このとき、エネル
ギーが200〜300keVと低いと、n型ボディ領域
3にはその小数キャリアのライフタイムに影響を与える
ような損傷はほとんどできないが、ゲート酸化膜6の中
には充分損傷ができ、Vthは低下する。このときのV
thは、やはり0V近傍まで下がる。次に、工程4とし
て、このVthを熱的に安定させるために、約300℃
で約1時間程度アニールする(ステップS5)。この段
階では、330〜350℃以下で回復する損傷は回復し
てしまっているので、小数キャリアのライフタイムはほ
とんど変わらないが、2回目の電子線照射でできたゲー
ト酸化膜6の中の損傷が部分的に回復するため、最終的
にVthは望ましい4〜6V程度になる。
より低い加速電圧(例えば200〜300keV程度が
適当)で、かつ、約1015cm-2程度のドーズ量で再び
電子線照射を行う(ステップS4)。このとき、エネル
ギーが200〜300keVと低いと、n型ボディ領域
3にはその小数キャリアのライフタイムに影響を与える
ような損傷はほとんどできないが、ゲート酸化膜6の中
には充分損傷ができ、Vthは低下する。このときのV
thは、やはり0V近傍まで下がる。次に、工程4とし
て、このVthを熱的に安定させるために、約300℃
で約1時間程度アニールする(ステップS5)。この段
階では、330〜350℃以下で回復する損傷は回復し
てしまっているので、小数キャリアのライフタイムはほ
とんど変わらないが、2回目の電子線照射でできたゲー
ト酸化膜6の中の損傷が部分的に回復するため、最終的
にVthは望ましい4〜6V程度になる。
【0016】図2には各工程後のVthをキャリアライ
フタイムの変化を示す。工程1と工程2の処理でn型ボ
ディ領域3の小数キャリアのライフタイムが短くなり、
工程1〜工程4の処理でVthは望ましい5V程度まで
下がっている。また、工程1と工程2の処理で短くなっ
た小数キャリアのライフタイムは、工程3と工程4の処
理を行っても変化していない。なお、この実施例では、
nチャネルIGBTに関して述べたが、pチャネルIG
BTにも適用できることは言うまでもない。
フタイムの変化を示す。工程1と工程2の処理でn型ボ
ディ領域3の小数キャリアのライフタイムが短くなり、
工程1〜工程4の処理でVthは望ましい5V程度まで
下がっている。また、工程1と工程2の処理で短くなっ
た小数キャリアのライフタイムは、工程3と工程4の処
理を行っても変化していない。なお、この実施例では、
nチャネルIGBTに関して述べたが、pチャネルIG
BTにも適用できることは言うまでもない。
【0017】
【発明の効果】以上説明したように、この発明によれ
ば、4つの工程により伝導度変調層の小数キャリアのラ
イフタイムを短くすると同時にVthを適正な値にでき
るので、高速でかつオン抵抗の低い伝導度変調型MOS
FETを製造することが可能となる。また、寄生サイリ
スタの動作を抑え、伝導度変調型MOSFETとしての
安全動作範囲を狭めることがないと言う効果もある。
ば、4つの工程により伝導度変調層の小数キャリアのラ
イフタイムを短くすると同時にVthを適正な値にでき
るので、高速でかつオン抵抗の低い伝導度変調型MOS
FETを製造することが可能となる。また、寄生サイリ
スタの動作を抑え、伝導度変調型MOSFETとしての
安全動作範囲を狭めることがないと言う効果もある。
【図1】この発明の1実施例である製造方法を示すフロ
ーチャートである。
ーチャートである。
【図2】図1のフローチャートで示す工程毎のIGBT
のVthとn型ボディ領域(伝導度変調層)の小数キャ
リアのライフタイムの変化を示す変化図である。
のVthとn型ボディ領域(伝導度変調層)の小数キャ
リアのライフタイムの変化を示す変化図である。
【図3】伝導度変調型MOSFETの構成を示す断面図
である。
である。
1 p+コレクタ領域 2 n+バッファ領域 3 n型ボディ領域 4 p型ベース領域 5 n+エミッタ領域 6 ゲート酸化膜 7 ゲート電極 8 n+エミッタ電極 9 コレクタ電極
Claims (1)
- 【請求項1】 基板上に形成された第1導電型の第1の
不純物半導体層と、前記第1の不純物半導体層の上に形
成された第2導電型の第2の不純物半導体層と、前記第
2の不純物半導体層の上に選択的に形成された第1導電
型の第3の不純物半導体層と、前記第3の不純物半導体
層の上に選択的に形成された第2導電型の第4の不純物
半導体層と、前記第2の不純物半導体層の上にその両端
が前記第3の不純物半導体層と第4の不純物半導体層と
の上に架かるように形成された絶縁層と、前記絶縁層の
上に形成されたゲート電極とから構成され、前記第1の
不純物半導体層,第2の不純物半導体層,第3の不純物
半導体層,第4の不純物半導体層から構成されるバイポ
ーラ型のトランジスタ部を、前記第2の不純物半導体
層、第3の不純物半導体層、第4の不純物半導体層と絶
縁層,ゲート電極とで形成されるMOSFET部で制御
する伝導度変調型MOSFETの製造方法において、 電子線を前記基板に照射する第1の工程と、 前記第1の工程に次いで前記基板を加熱してアニールす
る第2の工程と、 前記第1の工程より低いエネルギーの電子線を前記基板
に照射する第3の工程と、 前記第3の工程に次いで前記第2の工程より低い温度で
前記基板を加熱してアニールする第4の工程とを含む伝
導度変調型MOSFETの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15169592A JP2768143B2 (ja) | 1992-06-11 | 1992-06-11 | 伝導度変調型mosfetの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15169592A JP2768143B2 (ja) | 1992-06-11 | 1992-06-11 | 伝導度変調型mosfetの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05343667A JPH05343667A (ja) | 1993-12-24 |
JP2768143B2 true JP2768143B2 (ja) | 1998-06-25 |
Family
ID=15524246
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15169592A Expired - Lifetime JP2768143B2 (ja) | 1992-06-11 | 1992-06-11 | 伝導度変調型mosfetの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2768143B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4899290B2 (ja) * | 2003-04-10 | 2012-03-21 | 富士電機株式会社 | 逆阻止型半導体装置 |
DE102004017723B4 (de) * | 2003-04-10 | 2011-12-08 | Fuji Electric Co., Ltd | In Rückwärtsrichtung sperrendes Halbleiterbauteil und Verfahren zu seiner Herstellung |
JP6024400B2 (ja) | 2012-11-07 | 2016-11-16 | ソニー株式会社 | 半導体装置、半導体装置の製造方法、及びアンテナスイッチモジュール |
JP6225649B2 (ja) | 2013-11-12 | 2017-11-08 | 株式会社デンソー | 絶縁ゲートバイポーラトランジスタおよびその製造方法 |
-
1992
- 1992-06-11 JP JP15169592A patent/JP2768143B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH05343667A (ja) | 1993-12-24 |
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