JP2765841B2 - 半導体装置 - Google Patents
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に係り、特に過渡の電流の抑制あ
るいはパルス電圧の抑幅の抑制に好適な回路に関する。 〔従来の技術〕 従来、大きな負荷容量を高速に充放電する場合、その
過渡電流が過大になることが問題視されていた。たとえ
ばダイナミツク型のメモリセルを用いたダイナミツク型
ランダムアクセスメモリ（以下DRAM）に於いて、多数の
データ線を一度に充放電する際の過大な過渡電流が問題
となつており、このために1986年，固体素子コンフアラ
ンスダイジエスト,pp307〜310、図１に示されるような
電圧リミツタ回路方式が提案されている。 〔発明が解決しようとする問題点〕 しかしこの方式は外部電源電圧をチツプ内で降下させ
た内部電源電圧を用いてデータ線を充電しているため、
電源電圧を実効的に下げたことによる低電流化を実現し
ているのみで充電は野放し状態であつた。 また製造ばらつきによるMOSトランジスタのゲート長
あるいはしきい値電圧のばらつきなどによるトランジス
タの負荷駆動能力の変動に対応して変る充電過渡電流も
積極的に制御していないために、低電流化にも限度があ
つた。 本発明の目的は、負荷容量の充放電を、予め定められ
た任意の定電流で行い、製造ばらつきなどに依存しない
低過渡電流化を実現する半導体装置を提供することにあ
る。また電圧リミツタ回路方式と組み合わせることによ
つて低過渡電流で低消費電力の半導体装置を提供するこ
とにある。 〔問題点を解決するための手段〕 上記目的は、入力パルスで制御されるカレントミラー
回路を負荷駆動回路とすることによつて、該カレントミ
ラー回路内で予め定められた定電流源に対応した定電流
で負荷を駆動することによつて達成される。さらに、カ
レントミラー回路内の定電流源の電流値を電源電圧やMO
Sのゲート長Ls,Vtにより制御し低過渡電流化を図る。 〔作用〕 カレントミラー回路は、プロセス条件の変動に対して
影響されにくいうえ、カレントミラー回路内の定電流源
の電流値を電源電圧、MOSのLs,Vtにより制御しているの
で、過渡電流を低減することができる。 また、電圧リミツターを使うことにより、低い一定電
圧にすることができ、消費電力をおさえることができ
る。 〔実施例〕 以下、本発明の回路の一実施例とその動作タイミング
を第１図（Ａ）（Ｂ）により説明する。 DRAMではデータ対線のいずれかをメモリセル（１ケの
MOSTと１ケのキヤパシタで構成されるメモリセルなどの
例がある）の読み出し情報に応じて、pMOSTで形成され
たよく知られたセンスアンプで充電することが行われ
る。この場合、たとえば最新のメガビツトDRAMでは、10
24対のデータ線を同時に高速に充電する必要がある。の
データ線の合計の容量は500〜1000pFにも達するので、
過電流が問題となる。この充電はpMOSTで形成されたセ
ンスアンプであるフリツプフロツプの共通線clに接続さ
れた駆動回路DRVで行われる。本実施例では、この駆動
回路がカレントミラー回路で比較器で構成されているこ
とに特徴がある。カレントミラー回路は、トランジスタ
Q1,Q2から成る一種のインバータによつて制御される。Q
2がオン、Q1がオフの場合はQ3と定電流源（i/n）と出力
駆動トランジスタQDとの間でカレントミラー回路が形成
され、Q2がオフでQ1がオンの場合は、QDはオフとなる。
ミラー回路内の電流源の電流入口をi/n、MOSTのゲート
幅をw/n、QDのゲート幅をＷとすれば、QDのオン電流は
定電流ｉとなる。製造プロセスのばらつきによつてｗあ
るいはゲート長やトランジスタのしきい値電圧が変化し
てもi/nを一定にしておけばQDの駆動定流はほぼ一定と
なる。ここで定電流源をi/n,w/nとしているのは、消費
電流を小さく、かつ占有面積を小さくするためであり、
ｎは大きい方がよい。 比較器は、予め定められた内部電源VCL（たとえば4
V）と出力電圧VOを比較するものである。VCL＞VOでは比
較器の出力は高電圧となり、逆にVCL＞VOの場合は低電
圧となる。尚、VCLはチツプ内でVCC（外部印加電源電圧
から発生させてもよい。 以上の準備のもとに動作を説明する。 通常のDRAMでは、プリチヤージ期間中はデータ対線は
VCLのほぼ半分の値に設定される、いわゆるハーフプリ
チヤージ方式なので、プリチヤージ期間は、共通駆動線
clあるいは全データ対線はVCL/2にプリチヤージされて
いる。この状態で、選択されたワード線にパルスが印加
されると各データ対線には微小な差動の読み出し信号が
現われる。この様子を第２図においてDO,Ｏ対称で代
表的に示している。その後、nMOSTとpMOSTで形成される
センスアンプで、低電圧側は0Vに放電され、高電圧側は
VCLまで充電される。放電は各nMOSTの共通駆動線cl′に
低電圧のパルスを印加することにより行われる。ここで
はpMOSTの共通駆動線clに印加されたパルスによつて充
電される例のみを以下に述べる。clは入力パルスφを印
加することによつて駆動される。入力パルスφがオン
（高電圧が入力）となると、制御回路ANDの出力電圧は
高電圧となり、QDのゲート電圧VGは低電流源の出力電圧
VSとなり、QDは負荷を一定電圧ｉで駆動する。この結
果、負荷の電圧VOはVDL/2から一定の速度で上昇する
が、VCLを越えると比較器が作動し制御回路ANDの出力は
低電圧となりQ1がオンし、Q2はオフし、QDはオフとな
り、VOはほぼVCLにクランプされてしまう。これによつ
て各データ対線の一方のデータ線はVCL/2からほぼVCLに
充電される。 以上述べた実施例によれば、データ線をほぼ一定の電
流で充電できるため、過渡電流に増大なしに高速でデー
タ線を充電できる。また、iOを一定に保つことにより、
電源電圧の変動や製造ばらつきなどがあつても、その影
響を最小限にすることができる。さらにデータ線電圧は
低くおさえられるので消費電力も低減される。 上述のように、カレントミラー回路を用いた駆動回路
により、ほぼ一定の電流でデータ線を充電可能となる。 第２図はカレントミラーを構成するトランジスタを
Q3,Q4の複数のMOSトランジスタにした実施例である。本
実施例によればQDのゲート電圧を高くできるので、その
寸法を小さくして、大きい出力電力電流を作ることがで
きる。 第３図は、定電流源CCの具体的実施例である。本実施
例は、NPNバイポーラトランジスタQB1,QB2および抵抗R1
〜R4で構成されている。動作を説明する。ノード11に
は、QB2のベースエミツタ間電圧VBE（通常0.8V）が現わ
れ、この電圧とR3によりR2に流れる電流が決まり、ノー
ド10の電圧値が決まる。ノード10の電圧のVBE落ちがノ
ード12に現われ、この電圧とR4により電流i0が決定され
る。例えば、R1＝10KΩ,R2＝4KΩ,R3＝8KΩ,R4＝4KΩと
する。ノード11には、VBE＝0.8Vが現われる。R2,R3に流
れる電流は となり、ノード10の電圧値は、0.8V＋4KΩ×0.1mA＝1.2
Vとなる。ノード12の電圧は1.2V−0.8V＝0.4Vとなり、
電流 となる。 本実施例によれば、ウエハ間、ロツド間バラツキの極
めて小さいバイポーラトランジスタのVBEを利用しでき
るだけ製造条件や電源電圧VCCの変動の影響を受けな
い。またノード10の電圧はR2,R3の抵抗比で決めている
ため抵抗の製造バラツキの影響を受けず極めて安定な定
電流源となる。このように他めて安定な定電流源を内蔵
したカレントミラー回路でもデータ線を一定電流で充電
するためには、第１図，第２図における、MOSTQDが飽和
領域（|VO−VCC||VS−VCC−VT|）で動作させる方が望
ましい。しかしながら、第４図に示すように、動作条件
などによつては時間の経過とともにこの条件が満たされ
なくなる場合がある。すなわち、VOの電位がVCL/2から
上昇してVS−|VT|の電圧より高くなると（VTはQDのしき
い電圧、Ｐチヤネル形ゆえ一般に負の値を持つ）、|VO
−VCC|＜|VS−VCC−VT|となり、MOSQDは非飽和領域で動
作する。この結果、電流ｉが小さくなり、VOがVCL（4
V）に達する時間も遅くなる。これらは、電源電圧が4.4
Vと低く、QDのチヤネル長Lgが標準値よりも、大きく、V
tが高い場合に顕著となる。電源電圧が高く、Lgが標準
値よりも小さくVtが低い場合は、飽和領域で動作する
が、ドレイン電流のドレイン−ソース間電圧依存性など
により必要以上に速くなり過渡電流が増大すると言う問
題を生じる場合がある。この問題は第２図の実施例にお
いて特に生じ易い。そこで第４図に示すように、電流源
CCの電流値i0をLgが標準値より大きくVtが高い場合は大
きく、Lgが小さくVtが低い場合は小さくする。さらにそ
れぞれ電源電圧が高くなると電流値が小さくなるように
制御すれば上記問題点は解決する。 第６図は、その実施例である。電源電圧、Lg,Vtの検
出回路VDと、その出力信号100を受けてiuを出力する電
流源CSで構成されている。電源電圧、Lg,Vtの検出回路V
Dは、電源電圧、Lg,Vtが変動するとその出力100の電圧
値あるいは電流値を制御してCSを制御しi0を制御する回
路である。例えば、電源電圧が高くLgが標準値より細
く、Vtが低くなると100の電圧値、あるいは電流値を小
さくしてi0を小さくする。逆の場合は、i0を大きくす
る。 本実施例により、電源電圧の変動やLg,Vtの製造バラ
ツキに合わせて最適電流でデータ線を充電することがで
き、過渡電流の低減あるいは同じ過渡電流なら高速化が
可能となる。 第７図は、他の実施例である。定電圧回路VLPチヤネ
ルMOSQ100、ＮチヤネルMOSQ101で構成されたVDとNPNバ
イポーラトランジスタQB10、抵抗R10で構成されたCSと
で成つている。定電圧回路VLは特願昭57−830022などに
示す電圧リミツタ回路方式を用いて、電源電圧が変動し
てもその出力VDLは一定電圧となるものである。動作
は、Q100,Q101の駆動能力比でノード100の電圧値を決
め、その電圧値のQB10のベース・エミツタ間電圧V
BE（0.8V）落ちがノード101に現われる。その電圧値とR
10により電流i0が決定される。例えば、VCC＝VCL＝4Vと
し、Q100とQ101の駆動能力比を1:1とすると、ノード100
は2Vとなりノード101は2V−0.8V＝1.2Vとなる。R10を12
KΩにすれば となる。このような接続で電源電圧VCCが変動すると、Q
101のゲート電圧も変動し駆動能力が変わる。VCCが高く
なると駆動能力が大きくなりノード100の電圧値が下が
る。VCCが低くなるとQ101の駆動能力が小さくなり、ノ
ード100の電圧は高くなる。この結果VCCが高い場合は、
i0は小さく、低い場合は大きくできる。 本実施例によれば、Q100とQ101の駆動能力比とR10の
抵抗値により電流i0の値を自由に設定でき、さらに電源
電圧が高い場合はi0の電流値を小さく、低い場合はi0を
大きくすることができる。この結果データ線の充電時間
を必要以上に速くし、過渡電流を増大することをなくす
ことができる。 第８図は、第７図の定電圧回路VLを具体的にした実施
例である。VLは、ＰチヤネルMOSQ102NPNバイポーラトラ
ンジスタQB11〜QB15で構成されている。この回路の動作
は、VCCが投入され電圧が上昇するとQ102を介してVCLも
上昇する。VCLの電圧値が0.8V×５（QB11〜QB15のVBE）
＝4VになるとQB11〜QB15が導通状態となりVCLの上昇は
止まり定電圧4Vにリミツトされる。他の動作は第７図と
同様である。 本実施例により、定電圧回路が具体的になり、より現
実的となる。 第９図は、第８図にＰチヤネルにMOSQ103,NPNバイポ
ーラトランジスタQB1〜QB2、抵抗R1〜R4を付加した実施
例である。QB1,QB2,R1〜R4で構成された回路は、第３図
と同じ定電流電源回路で動作も同じである。本実施例
は、Q103の駆動能力と前記定電源の電流によりノード10
2の電圧値が決定される。この電圧値は、定電流源の電
流がVCC依存性を持たないため、VCCに追ずいして変動す
る。さらにQ102のLg,Vtの製造バラツキによつても変え
ることができる。すなわち、Lgが標準値よりも細く、Vt
が低い場合は、Q103の駆動能力が大きくなりノード102
の電圧値は高くなり、逆の場合は低くなる。このノード
102がQ101のゲートに入力され第８図と同様の動作す
る。 本実施例によれば、第８図と同様電源電圧の変動に対
して電流値i0を制御できるばかりでなく、Lg,Vtの製造
バラツキに対しても電流i0を制御することができ、さら
に安定にデータ線を充電することが可能となる。 第10図は、本発明の他の実施例である。定電圧回路V
L,MOSQ100〜Q106,QB16,R11で構成されたVDとQ107で構成
されたCSとで成つている。VLQ100,Q101,QB10,R11の動作
は第８図と同様である。すなわち、電源電圧VCCが高く
なるとノード103を流れる電流値は小さくなり、VCCが低
くなると大きくなる。この電流源とQ104,Q105でカレン
トミラー回路が形成されノード100には、ノード103に流
れる電流のQ105の駆動能力（実効ゲート幅／実効ゲート
長）/Q104の駆動能力倍の電流が流れる。これとQ106とQ
107で形成される第２のカレントミラー回路により出力
電流i0が制御される。このときQ105のチヤネル長Lgを製
造バラツキが無視できるほど太く設計しておけば、Q104
の製造バラツキをノード100に流れる電流値に反映する
ことができる。すなわちQ104のLgが細く、Vtが低い場合
は、Q104の駆動能力が大きくなりノード103の電圧は高
くなり、Lgが標準値よりも細く、Vtが高い場合は低くな
る。Q105のゲート長をこれらの製造バラツキを無視でき
る程度に太く設計してあるためノード100の電流は、前
者は小さく、後者は大きくなり、等９図と同様の効果が
得られる。もちろん、Q107のゲート長Lgを太くしても同
様の効果が得られることは言うまでもない。 本実施例によつても、第６図，第９図と同様の効果が
得られる。 第11図は、第10図のQ106,Q107のかわりに、Q108,
QB17,Q110,R10を付加した実施例である。他の回路は第1
0図と同様で異なる点はQ105のLgがQ104と同じであるこ
とである。ノード100の電圧はQ108のVtとQB17のVBEとQ
105の駆動能力で決まる。今、Lg,Vtとも標準値で、VCC
も標準値5Vとする，このときノード100には、Q108のVt
とQB17のVBEの和の電圧のみが出力されるように、Q105
とQ108,QB17の駆動能力の比を決定する。このときのノ
ード101の電圧は、VBEはキヤンセルされるためQ108のVt
となり、このVtとR10によりi0が決定される。例えば電
源電圧VCCが低くなると第10で述べたようにノード103に
流れる電流は大きくなり、カレントミラー回路を形成し
ているQ105に流れる電流も大きくなる。この結果ノード
100の電圧は高くなりi0は大きくなる。VCCが高くなると
逆にi0は小さくなる。またQ108のVtの製造バラツキはそ
のままノード101の電圧となる。すなわちLgが標準より
細く、Vtが低い場合は電流i0が小さく、高い場合は大き
くなる。 本実施例によつても、第10図と同様の効果が得られ
る。 以下の実施例は比較器を用いた電圧リミツタとの組合
せによる定電流化の例である。しかし電圧リミツタを用
いない場合（比較器の出力ループのない場合）にも，入
力パルスφによつてミラー回路の制御は可能であるから
定電流化は可能である。また比較器の応答時間を、出力
VOの応答時間よりも速くするほどVOはVCLに限りなく近
づけられるので、場合によつては高速に適したバイポー
ラトランジスタなどで比較器を構成することもできる。
また、nMOSTで構成されたセンスアンプの共通駆動線c
l′の駆動に本発明の考え方を適用することもできる。
これによつて充電波形と放電波形を任意に制御できる。
たとえば両波形を完全に相補的にすればデータ線から他
の導体（Si基板ワード線など）に結合する雑音も完全に
相殺でき、動作マージンの広いメモリも設計できる。 さらに本発明はDRAMのデータ線充電回路への応用に限
定されるわけではなく、過渡電流が特に問題となる。多
ビツト構成（複数のデータ出力が１ケのチツプから出力
される構成）のすべてのメモリのデータ出力池、あるい
はマイクロコンピユータなどのアドレス出力部に適用す
れば過渡電流対策に効果的である。 〔発明の効果〕 以上のようにカレントミラー回路の定電流源の電流値
を制御することによつて、従来野放し状態になつていた
充放電電流を任意に制御できるので、過渡電流が抑制で
き、したがつてLSIチツプ内の雑音が低減され、チツプ
設計が容易となり、またユーザに於いてもカード上に実
装されたチツプからの雑音も少なくなるのでカード設計
も容易となる。また低電圧で低電圧の出力パルスも得ら
れるのでチツプの消費電力も低減化できる。
るいはパルス電圧の抑幅の抑制に好適な回路に関する。 〔従来の技術〕 従来、大きな負荷容量を高速に充放電する場合、その
過渡電流が過大になることが問題視されていた。たとえ
ばダイナミツク型のメモリセルを用いたダイナミツク型
ランダムアクセスメモリ（以下DRAM）に於いて、多数の
データ線を一度に充放電する際の過大な過渡電流が問題
となつており、このために1986年，固体素子コンフアラ
ンスダイジエスト,pp307〜310、図１に示されるような
電圧リミツタ回路方式が提案されている。 〔発明が解決しようとする問題点〕 しかしこの方式は外部電源電圧をチツプ内で降下させ
た内部電源電圧を用いてデータ線を充電しているため、
電源電圧を実効的に下げたことによる低電流化を実現し
ているのみで充電は野放し状態であつた。 また製造ばらつきによるMOSトランジスタのゲート長
あるいはしきい値電圧のばらつきなどによるトランジス
タの負荷駆動能力の変動に対応して変る充電過渡電流も
積極的に制御していないために、低電流化にも限度があ
つた。 本発明の目的は、負荷容量の充放電を、予め定められ
た任意の定電流で行い、製造ばらつきなどに依存しない
低過渡電流化を実現する半導体装置を提供することにあ
る。また電圧リミツタ回路方式と組み合わせることによ
つて低過渡電流で低消費電力の半導体装置を提供するこ
とにある。 〔問題点を解決するための手段〕 上記目的は、入力パルスで制御されるカレントミラー
回路を負荷駆動回路とすることによつて、該カレントミ
ラー回路内で予め定められた定電流源に対応した定電流
で負荷を駆動することによつて達成される。さらに、カ
レントミラー回路内の定電流源の電流値を電源電圧やMO
Sのゲート長Ls,Vtにより制御し低過渡電流化を図る。 〔作用〕 カレントミラー回路は、プロセス条件の変動に対して
影響されにくいうえ、カレントミラー回路内の定電流源
の電流値を電源電圧、MOSのLs,Vtにより制御しているの
で、過渡電流を低減することができる。 また、電圧リミツターを使うことにより、低い一定電
圧にすることができ、消費電力をおさえることができ
る。 〔実施例〕 以下、本発明の回路の一実施例とその動作タイミング
を第１図（Ａ）（Ｂ）により説明する。 DRAMではデータ対線のいずれかをメモリセル（１ケの
MOSTと１ケのキヤパシタで構成されるメモリセルなどの
例がある）の読み出し情報に応じて、pMOSTで形成され
たよく知られたセンスアンプで充電することが行われ
る。この場合、たとえば最新のメガビツトDRAMでは、10
24対のデータ線を同時に高速に充電する必要がある。の
データ線の合計の容量は500〜1000pFにも達するので、
過電流が問題となる。この充電はpMOSTで形成されたセ
ンスアンプであるフリツプフロツプの共通線clに接続さ
れた駆動回路DRVで行われる。本実施例では、この駆動
回路がカレントミラー回路で比較器で構成されているこ
とに特徴がある。カレントミラー回路は、トランジスタ
Q1,Q2から成る一種のインバータによつて制御される。Q
2がオン、Q1がオフの場合はQ3と定電流源（i/n）と出力
駆動トランジスタQDとの間でカレントミラー回路が形成
され、Q2がオフでQ1がオンの場合は、QDはオフとなる。
ミラー回路内の電流源の電流入口をi/n、MOSTのゲート
幅をw/n、QDのゲート幅をＷとすれば、QDのオン電流は
定電流ｉとなる。製造プロセスのばらつきによつてｗあ
るいはゲート長やトランジスタのしきい値電圧が変化し
てもi/nを一定にしておけばQDの駆動定流はほぼ一定と
なる。ここで定電流源をi/n,w/nとしているのは、消費
電流を小さく、かつ占有面積を小さくするためであり、
ｎは大きい方がよい。 比較器は、予め定められた内部電源VCL（たとえば4
V）と出力電圧VOを比較するものである。VCL＞VOでは比
較器の出力は高電圧となり、逆にVCL＞VOの場合は低電
圧となる。尚、VCLはチツプ内でVCC（外部印加電源電圧
から発生させてもよい。 以上の準備のもとに動作を説明する。 通常のDRAMでは、プリチヤージ期間中はデータ対線は
VCLのほぼ半分の値に設定される、いわゆるハーフプリ
チヤージ方式なので、プリチヤージ期間は、共通駆動線
clあるいは全データ対線はVCL/2にプリチヤージされて
いる。この状態で、選択されたワード線にパルスが印加
されると各データ対線には微小な差動の読み出し信号が
現われる。この様子を第２図においてDO,Ｏ対称で代
表的に示している。その後、nMOSTとpMOSTで形成される
センスアンプで、低電圧側は0Vに放電され、高電圧側は
VCLまで充電される。放電は各nMOSTの共通駆動線cl′に
低電圧のパルスを印加することにより行われる。ここで
はpMOSTの共通駆動線clに印加されたパルスによつて充
電される例のみを以下に述べる。clは入力パルスφを印
加することによつて駆動される。入力パルスφがオン
（高電圧が入力）となると、制御回路ANDの出力電圧は
高電圧となり、QDのゲート電圧VGは低電流源の出力電圧
VSとなり、QDは負荷を一定電圧ｉで駆動する。この結
果、負荷の電圧VOはVDL/2から一定の速度で上昇する
が、VCLを越えると比較器が作動し制御回路ANDの出力は
低電圧となりQ1がオンし、Q2はオフし、QDはオフとな
り、VOはほぼVCLにクランプされてしまう。これによつ
て各データ対線の一方のデータ線はVCL/2からほぼVCLに
充電される。 以上述べた実施例によれば、データ線をほぼ一定の電
流で充電できるため、過渡電流に増大なしに高速でデー
タ線を充電できる。また、iOを一定に保つことにより、
電源電圧の変動や製造ばらつきなどがあつても、その影
響を最小限にすることができる。さらにデータ線電圧は
低くおさえられるので消費電力も低減される。 上述のように、カレントミラー回路を用いた駆動回路
により、ほぼ一定の電流でデータ線を充電可能となる。 第２図はカレントミラーを構成するトランジスタを
Q3,Q4の複数のMOSトランジスタにした実施例である。本
実施例によればQDのゲート電圧を高くできるので、その
寸法を小さくして、大きい出力電力電流を作ることがで
きる。 第３図は、定電流源CCの具体的実施例である。本実施
例は、NPNバイポーラトランジスタQB1,QB2および抵抗R1
〜R4で構成されている。動作を説明する。ノード11に
は、QB2のベースエミツタ間電圧VBE（通常0.8V）が現わ
れ、この電圧とR3によりR2に流れる電流が決まり、ノー
ド10の電圧値が決まる。ノード10の電圧のVBE落ちがノ
ード12に現われ、この電圧とR4により電流i0が決定され
る。例えば、R1＝10KΩ,R2＝4KΩ,R3＝8KΩ,R4＝4KΩと
する。ノード11には、VBE＝0.8Vが現われる。R2,R3に流
れる電流は となり、ノード10の電圧値は、0.8V＋4KΩ×0.1mA＝1.2
Vとなる。ノード12の電圧は1.2V−0.8V＝0.4Vとなり、
電流 となる。 本実施例によれば、ウエハ間、ロツド間バラツキの極
めて小さいバイポーラトランジスタのVBEを利用しでき
るだけ製造条件や電源電圧VCCの変動の影響を受けな
い。またノード10の電圧はR2,R3の抵抗比で決めている
ため抵抗の製造バラツキの影響を受けず極めて安定な定
電流源となる。このように他めて安定な定電流源を内蔵
したカレントミラー回路でもデータ線を一定電流で充電
するためには、第１図，第２図における、MOSTQDが飽和
領域（|VO−VCC||VS−VCC−VT|）で動作させる方が望
ましい。しかしながら、第４図に示すように、動作条件
などによつては時間の経過とともにこの条件が満たされ
なくなる場合がある。すなわち、VOの電位がVCL/2から
上昇してVS−|VT|の電圧より高くなると（VTはQDのしき
い電圧、Ｐチヤネル形ゆえ一般に負の値を持つ）、|VO
−VCC|＜|VS−VCC−VT|となり、MOSQDは非飽和領域で動
作する。この結果、電流ｉが小さくなり、VOがVCL（4
V）に達する時間も遅くなる。これらは、電源電圧が4.4
Vと低く、QDのチヤネル長Lgが標準値よりも、大きく、V
tが高い場合に顕著となる。電源電圧が高く、Lgが標準
値よりも小さくVtが低い場合は、飽和領域で動作する
が、ドレイン電流のドレイン−ソース間電圧依存性など
により必要以上に速くなり過渡電流が増大すると言う問
題を生じる場合がある。この問題は第２図の実施例にお
いて特に生じ易い。そこで第４図に示すように、電流源
CCの電流値i0をLgが標準値より大きくVtが高い場合は大
きく、Lgが小さくVtが低い場合は小さくする。さらにそ
れぞれ電源電圧が高くなると電流値が小さくなるように
制御すれば上記問題点は解決する。 第６図は、その実施例である。電源電圧、Lg,Vtの検
出回路VDと、その出力信号100を受けてiuを出力する電
流源CSで構成されている。電源電圧、Lg,Vtの検出回路V
Dは、電源電圧、Lg,Vtが変動するとその出力100の電圧
値あるいは電流値を制御してCSを制御しi0を制御する回
路である。例えば、電源電圧が高くLgが標準値より細
く、Vtが低くなると100の電圧値、あるいは電流値を小
さくしてi0を小さくする。逆の場合は、i0を大きくす
る。 本実施例により、電源電圧の変動やLg,Vtの製造バラ
ツキに合わせて最適電流でデータ線を充電することがで
き、過渡電流の低減あるいは同じ過渡電流なら高速化が
可能となる。 第７図は、他の実施例である。定電圧回路VLPチヤネ
ルMOSQ100、ＮチヤネルMOSQ101で構成されたVDとNPNバ
イポーラトランジスタQB10、抵抗R10で構成されたCSと
で成つている。定電圧回路VLは特願昭57−830022などに
示す電圧リミツタ回路方式を用いて、電源電圧が変動し
てもその出力VDLは一定電圧となるものである。動作
は、Q100,Q101の駆動能力比でノード100の電圧値を決
め、その電圧値のQB10のベース・エミツタ間電圧V
BE（0.8V）落ちがノード101に現われる。その電圧値とR
10により電流i0が決定される。例えば、VCC＝VCL＝4Vと
し、Q100とQ101の駆動能力比を1:1とすると、ノード100
は2Vとなりノード101は2V−0.8V＝1.2Vとなる。R10を12
KΩにすれば となる。このような接続で電源電圧VCCが変動すると、Q
101のゲート電圧も変動し駆動能力が変わる。VCCが高く
なると駆動能力が大きくなりノード100の電圧値が下が
る。VCCが低くなるとQ101の駆動能力が小さくなり、ノ
ード100の電圧は高くなる。この結果VCCが高い場合は、
i0は小さく、低い場合は大きくできる。 本実施例によれば、Q100とQ101の駆動能力比とR10の
抵抗値により電流i0の値を自由に設定でき、さらに電源
電圧が高い場合はi0の電流値を小さく、低い場合はi0を
大きくすることができる。この結果データ線の充電時間
を必要以上に速くし、過渡電流を増大することをなくす
ことができる。 第８図は、第７図の定電圧回路VLを具体的にした実施
例である。VLは、ＰチヤネルMOSQ102NPNバイポーラトラ
ンジスタQB11〜QB15で構成されている。この回路の動作
は、VCCが投入され電圧が上昇するとQ102を介してVCLも
上昇する。VCLの電圧値が0.8V×５（QB11〜QB15のVBE）
＝4VになるとQB11〜QB15が導通状態となりVCLの上昇は
止まり定電圧4Vにリミツトされる。他の動作は第７図と
同様である。 本実施例により、定電圧回路が具体的になり、より現
実的となる。 第９図は、第８図にＰチヤネルにMOSQ103,NPNバイポ
ーラトランジスタQB1〜QB2、抵抗R1〜R4を付加した実施
例である。QB1,QB2,R1〜R4で構成された回路は、第３図
と同じ定電流電源回路で動作も同じである。本実施例
は、Q103の駆動能力と前記定電源の電流によりノード10
2の電圧値が決定される。この電圧値は、定電流源の電
流がVCC依存性を持たないため、VCCに追ずいして変動す
る。さらにQ102のLg,Vtの製造バラツキによつても変え
ることができる。すなわち、Lgが標準値よりも細く、Vt
が低い場合は、Q103の駆動能力が大きくなりノード102
の電圧値は高くなり、逆の場合は低くなる。このノード
102がQ101のゲートに入力され第８図と同様の動作す
る。 本実施例によれば、第８図と同様電源電圧の変動に対
して電流値i0を制御できるばかりでなく、Lg,Vtの製造
バラツキに対しても電流i0を制御することができ、さら
に安定にデータ線を充電することが可能となる。 第10図は、本発明の他の実施例である。定電圧回路V
L,MOSQ100〜Q106,QB16,R11で構成されたVDとQ107で構成
されたCSとで成つている。VLQ100,Q101,QB10,R11の動作
は第８図と同様である。すなわち、電源電圧VCCが高く
なるとノード103を流れる電流値は小さくなり、VCCが低
くなると大きくなる。この電流源とQ104,Q105でカレン
トミラー回路が形成されノード100には、ノード103に流
れる電流のQ105の駆動能力（実効ゲート幅／実効ゲート
長）/Q104の駆動能力倍の電流が流れる。これとQ106とQ
107で形成される第２のカレントミラー回路により出力
電流i0が制御される。このときQ105のチヤネル長Lgを製
造バラツキが無視できるほど太く設計しておけば、Q104
の製造バラツキをノード100に流れる電流値に反映する
ことができる。すなわちQ104のLgが細く、Vtが低い場合
は、Q104の駆動能力が大きくなりノード103の電圧は高
くなり、Lgが標準値よりも細く、Vtが高い場合は低くな
る。Q105のゲート長をこれらの製造バラツキを無視でき
る程度に太く設計してあるためノード100の電流は、前
者は小さく、後者は大きくなり、等９図と同様の効果が
得られる。もちろん、Q107のゲート長Lgを太くしても同
様の効果が得られることは言うまでもない。 本実施例によつても、第６図，第９図と同様の効果が
得られる。 第11図は、第10図のQ106,Q107のかわりに、Q108,
QB17,Q110,R10を付加した実施例である。他の回路は第1
0図と同様で異なる点はQ105のLgがQ104と同じであるこ
とである。ノード100の電圧はQ108のVtとQB17のVBEとQ
105の駆動能力で決まる。今、Lg,Vtとも標準値で、VCC
も標準値5Vとする，このときノード100には、Q108のVt
とQB17のVBEの和の電圧のみが出力されるように、Q105
とQ108,QB17の駆動能力の比を決定する。このときのノ
ード101の電圧は、VBEはキヤンセルされるためQ108のVt
となり、このVtとR10によりi0が決定される。例えば電
源電圧VCCが低くなると第10で述べたようにノード103に
流れる電流は大きくなり、カレントミラー回路を形成し
ているQ105に流れる電流も大きくなる。この結果ノード
100の電圧は高くなりi0は大きくなる。VCCが高くなると
逆にi0は小さくなる。またQ108のVtの製造バラツキはそ
のままノード101の電圧となる。すなわちLgが標準より
細く、Vtが低い場合は電流i0が小さく、高い場合は大き
くなる。 本実施例によつても、第10図と同様の効果が得られ
る。 以下の実施例は比較器を用いた電圧リミツタとの組合
せによる定電流化の例である。しかし電圧リミツタを用
いない場合（比較器の出力ループのない場合）にも，入
力パルスφによつてミラー回路の制御は可能であるから
定電流化は可能である。また比較器の応答時間を、出力
VOの応答時間よりも速くするほどVOはVCLに限りなく近
づけられるので、場合によつては高速に適したバイポー
ラトランジスタなどで比較器を構成することもできる。
また、nMOSTで構成されたセンスアンプの共通駆動線c
l′の駆動に本発明の考え方を適用することもできる。
これによつて充電波形と放電波形を任意に制御できる。
たとえば両波形を完全に相補的にすればデータ線から他
の導体（Si基板ワード線など）に結合する雑音も完全に
相殺でき、動作マージンの広いメモリも設計できる。 さらに本発明はDRAMのデータ線充電回路への応用に限
定されるわけではなく、過渡電流が特に問題となる。多
ビツト構成（複数のデータ出力が１ケのチツプから出力
される構成）のすべてのメモリのデータ出力池、あるい
はマイクロコンピユータなどのアドレス出力部に適用す
れば過渡電流対策に効果的である。 〔発明の効果〕 以上のようにカレントミラー回路の定電流源の電流値
を制御することによつて、従来野放し状態になつていた
充放電電流を任意に制御できるので、過渡電流が抑制で
き、したがつてLSIチツプ内の雑音が低減され、チツプ
設計が容易となり、またユーザに於いてもカード上に実
装されたチツプからの雑音も少なくなるのでカード設計
も容易となる。また低電圧で低電圧の出力パルスも得ら
れるのでチツプの消費電力も低減化できる。
【図面の簡単な説明】
第１図，第３図，第６図〜第11図は本発明の実施例を示
す図、第２図は第１図の動作を説明する図、第４図は動
作上の問題点を説明する図、第５図は問題点の解決法を
説明する図である。 DRV……定電流，定電圧駆動回路、CC……定電流源回
路、VCC……電源電圧、VCL……比較電圧、Q1〜Q108…MO
S……トランジスタ、QB1〜QB17……バイポーラトランジ
スタ。
す図、第２図は第１図の動作を説明する図、第４図は動
作上の問題点を説明する図、第５図は問題点の解決法を
説明する図である。 DRV……定電流，定電圧駆動回路、CC……定電流源回
路、VCC……電源電圧、VCL……比較電圧、Q1〜Q108…MO
S……トランジスタ、QB1〜QB17……バイポーラトランジ
スタ。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 渡部 隆夫
東京都国分寺市東恋ケ窪１丁目280番地
株式会社日立製作所中央研究所内
(72)発明者 河原 尊之
東京都国分寺市東恋ケ窪１丁目280番地
株式会社日立製作所中央研究所内
(72)発明者 伊藤 清男
東京都国分寺市東恋ケ窪１丁目280番地
株式会社日立製作所中央研究所内
(56)参考文献 特開 昭62−79514（ＪＰ，Ａ)
特開 昭60−95620（ＪＰ，Ａ)
実開 昭56−77919（ＪＰ，Ｕ)
実開 昭59−104215（ＪＰ，Ｕ)
特公 平８−10551（ＪＰ，Ｂ２)
(58)調査した分野(Int.Cl.6，ＤＢ名)
G05F 3/24 - 3/26
G11C 11/34
H01L 27/04
H03F 3/343
Claims (1)
- (57)【特許請求の範囲】 １．第１のMOSトランジスタと、そのドレインとゲート
とが接続された第２のMOSトランジスタと、そのドレイ
ンとゲートとが接続されるとともに上記第２のMOSトラ
ンジスタのドレインとそのソースが接続される第３のMO
Sトランジスタと、該第３のMOSトランジスタのソース・
ドレイン経路に直列に接続された電流源と、上記第１の
MOSトランジスタのソース・ドレイン経路を介して流れ
る出力電流が入力される内部回路と、上記出力電流が流
れる上記内部回路のノードの電圧と基準電圧との大小関
係を比較する比較器と、該比較器の出力及びパルス信号
によって上記第２と第３のMOSトランジスタ及び上記電
流源によって形成される電位を上記第１のMOSトランジ
スタのゲートに伝達するか否かを制御する制御手段とを
チップ上に具備し、 上記パルス信号によって上記制御手段を制御することに
より上記電位を上記第１のMOSトランジスタのゲートに
接続して上記内部回路への上記出力電流の供給を開始せ
しめ、上記内部回路の上記ノードの電圧が上記基準電圧
に達したときに、上記比較器の上記出力は上記制御手段
を制御することにより、上記電位を上記第１のMOSトラ
ンジスタのゲートに伝送することを中止して上記出力電
流を停止せしめる構成を有し、 上記第１と第２のMOSトランジスタのソースは電源電圧
に接続され、上記第１のMOSトランジスタのドレインは
上記内部回路と接続され、上記第３のMOSトランジスタ
のドレインとゲートは上記電流源と接続され、 上記電流源は、上記電源電圧の変動を検出する検出回路
と、該検出回路の出力信号を受けて電流を出力する電源
回路を有し、電源電圧が高くなると上記電流が小さくな
るように制御されることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62297545A JP2765841B2 (ja) | 1987-11-27 | 1987-11-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62297545A JP2765841B2 (ja) | 1987-11-27 | 1987-11-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01140315A JPH01140315A (ja) | 1989-06-01 |
| JP2765841B2 true JP2765841B2 (ja) | 1998-06-18 |
Family
ID=17847924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62297545A Expired - Lifetime JP2765841B2 (ja) | 1987-11-27 | 1987-11-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2765841B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5429296B2 (ja) * | 2009-09-30 | 2014-02-26 | 株式会社村田製作所 | バイアス生成回路、パワーアンプモジュール及び半導体装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5677919U (ja) * | 1979-11-13 | 1981-06-24 | ||
| JPS59104215U (ja) * | 1982-12-28 | 1984-07-13 | 株式会社村田製作所 | 定電流電源 |
| US4544878A (en) * | 1983-10-04 | 1985-10-01 | At&T Bell Laboratories | Switched current mirror |
| JPS61286610A (ja) * | 1985-06-11 | 1986-12-17 | Ntn Toyo Bearing Co Ltd | 制御式ラジアル磁気軸受の制御装置 |
| ATE82808T1 (de) * | 1985-09-30 | 1992-12-15 | Siemens Ag | Schaltbare bipolare stromquelle. |
-
1987
- 1987-11-27 JP JP62297545A patent/JP2765841B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5429296B2 (ja) * | 2009-09-30 | 2014-02-26 | 株式会社村田製作所 | バイアス生成回路、パワーアンプモジュール及び半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01140315A (ja) | 1989-06-01 |
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