JP2762800B2 - Manufacturing method of quantum wire structure - Google Patents
Manufacturing method of quantum wire structureInfo
- Publication number
- JP2762800B2 JP2762800B2 JP29616791A JP29616791A JP2762800B2 JP 2762800 B2 JP2762800 B2 JP 2762800B2 JP 29616791 A JP29616791 A JP 29616791A JP 29616791 A JP29616791 A JP 29616791A JP 2762800 B2 JP2762800 B2 JP 2762800B2
- Authority
- JP
- Japan
- Prior art keywords
- stripe groove
- thin film
- layer
- wire structure
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【０００１】[0001]
【産業上の利用分野】本発明は、一次元量子効果を利用
した超高速スイッチング素子や高効率発光素子等に用い
られる量子細線構造の製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a quantum wire structure used for an ultra-high-speed switching device or a high-efficiency light-emitting device utilizing a one-dimensional quantum effect.
【０００２】[0002]
【従来の技術】Ｎ−ＡｌＧａＡｓ／ＧａＡｓヘテロ界面
に閉じ込められた２次元電子ガスを利用した高速トラン
ジスタ、また２つのＡｌＧａＡｓ障壁層で挾まれた数十
ｎｍ以下の薄いＧａＡｓ２次元量子井戸層を活性層とし
て利用する量子井戸レーザがすでに実用化されている。
近年、さらに２次元電子ガスを数十ｎｍ以下の線幅のチ
ャネルに閉じ込め、線に沿った方向のみ自由度をもつ１
次元電子ガスを利用したトランジスタや、また１次元量
子井戸を活性層としたレーザの研究が行なわれている。2. Description of the Related Art A high-speed transistor using a two-dimensional electron gas confined at an N-AlGaAs / GaAs hetero interface, and a thin GaAs two-dimensional quantum well layer of several tens nm or less sandwiched between two AlGaAs barrier layers are used as an active layer. Quantum well lasers have already been put to practical use.
In recent years, two-dimensional electron gas is further confined in a channel having a line width of several tens of nm or less, and has a degree of freedom only in the direction along the line.
Researches on transistors using one-dimensional electron gas and lasers using one-dimensional quantum wells as active layers have been made.
【０００３】１次元チャネルに閉じ込められた電子は弾
性散乱をほとんど受けなくなる。そのため非弾性散乱を
受けにくい低温においては極めて大きな移動度を持つと
考えられ、従って、非常に高速の素子が実現できる可能
性がある。また散乱を受けない電子は、その波としての
性質による量子干渉効果を示し、これを利用すればさら
に高速の素子が実現できる可能性がある。１次元量子井
戸を活性層とした量子井戸細線レーザでは、しきい値電
流の減少やその温度依存性の緩和などレーザの諸特性を
大幅に改善できる可能性がある。これは低次元化による
状態密度の尖鋭化によって利得スペクトルが非常に狭く
なり、また温度の変化に伴うキャリア分布の変化も小さ
くなると予想されるためである。[0003] Electrons confined in a one-dimensional channel hardly undergo elastic scattering. Therefore, it is considered that the element has extremely large mobility at a low temperature which is hardly subjected to inelastic scattering, and therefore, there is a possibility that a very high-speed element can be realized. Electrons that are not scattered exhibit a quantum interference effect due to their wave properties, and there is a possibility that a higher-speed device can be realized by using this. In a quantum well thin-line laser using a one-dimensional quantum well as an active layer, there is a possibility that various characteristics of the laser such as a reduction in threshold current and relaxation of its temperature dependency can be significantly improved. This is because the gain spectrum is expected to be very narrow due to the sharpening of the state density due to the reduction in dimension, and the change in carrier distribution due to the change in temperature is expected to be small.
【０００４】このような量子効果素子のチャネル部分、
または活性層部分となる量子細線構造を形成する方法と
して従来は、（ａ）干渉露光法や電子ビームによる露光
後、低エネルギーイオンビームなどでエッチングをする
方法。（ｂ）集束イオンビームを用いてイオンを打込む
ことにより、チャネルの両側面に高抵抗の壁をつくる
か、または同時にガスを導入してイオンが打込まれた部
分をエッチングする方法。（ｃ）傾斜基板上でステップ
フローモードの成長を行ない分数原子層超格子を形成す
る、例えば雑誌「ジャーナル・オブ・ヴァキューム・サ
イエンス・アンド・テクノロジー・Ｂ（Ｊ．Ｖａｃ．Ｓ
ｃｉ．Ｔｅｃｈｎｏｌ．Ｂ）」第６巻第４号（１９８８
年）の第１３７３−１３７７頁に説明さている方法。
（ｄ）電子ビームによる露光と選択成長によって（１１
１）Ｂファッセット面有する三角柱状の細線構造を成長
し、その途中の適当な位置に量子井戸領域を配置する、
例えば応用物理学会予稿集（１９９１年）春季３０ａ−
Ｍ−４に説明されている方法。（ｅ）量子井戸層を含む
多層膜を成長後、電子ビームによる露光と化学エッチン
グによって量子井戸層まで達する逆メサ構造を形成す
る、例えば雑誌「アプライド・フィジクス・レターズ
（Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．）」第５８巻第７号
（１９９１年）の第７２０−７２２頁に説明されている
方法などがある。A channel portion of such a quantum effect device,
Conventionally, as a method of forming a quantum wire structure to be an active layer portion, (a) an interference exposure method or a method of performing exposure with an electron beam and then etching with a low energy ion beam or the like. (B) A method of implanting ions using a focused ion beam to form high-resistance walls on both side surfaces of the channel, or simultaneously introducing a gas to etch the ion-implanted portions. (C) Forming a fractional atomic layer superlattice by growing in a step flow mode on a tilted substrate, for example, a magazine "Journal of Vacuum Science and Technology B (J. Vac. S)
ci. Technol. B) ", Vol. 6, No. 4, (1988
Year), pages 1373-1377.
(D) By exposure with an electron beam and selective growth (11)
1) Growing a triangular prism-shaped thin wire structure having a B facet plane, and arranging a quantum well region at an appropriate position in the middle thereof;
For example, Proceedings of the Japan Society of Applied Physics (1991) Spring 30a-
The method described in M-4. (E) After growing a multilayer film including a quantum well layer, an inverted mesa structure reaching the quantum well layer is formed by exposure to an electron beam and chemical etching. For example, a magazine “Applied Physics Letters (Appl. Phys. Lett.)” 58, No. 7, 1991, pp. 720-722.
【０００５】[0005]
【発明が解決しようとする課題】微細な量子細線構造を
製造するための上記従来技術の問題点を考えてみる。
（ａ）や（ｂ）の微細加工による方法では、一定の線幅
で垂直に深くエッチングまたは高抵抗の壁を形成する必
要があるため、線幅が細くなるほど作製は困難となり加
工精度も低下する。また特に（ｂ）の集束イオンビーム
を用いる方法では、ビーム径を１００ｎｍ程度以下に絞
ることが難しい。さらにイオンビームでエッチングを行
なうとチャネル側部に受けた損傷がチャネル内部まで拡
散し、キャリア濃度、移動度などを著しく低下させると
いう問題がある。（ｃ）の分数原子層超格子を形成する
方法は原子レベルの微細な細線を近接して形成できる方
法であるが、極めて難しい結晶成長技術が必要である。
また基板の傾斜を一定に揃える事が難しいため、ステッ
プ間隔の不揃いによる細線幅の揺らぎが避けられないと
いう問題がある。（ｄ）および（ｅ）の結晶の異方性に
よって自然に形成されるメサ構造を利用している。その
ためリソグラフィーパターンよりもかなり狭い構造を形
成できる。しかしながらリソグラフィーの精度と細線幅
の精度とは比例関係にはなく、リソグラフィーによるマ
スク幅が例えば１０ｎｍ揺らげば細線の幅も同じく１０
ｎｍ揺らぐため、線幅が細くなるほど加工精度も低下す
るという問題がある。Consider the above-mentioned problems of the prior art for manufacturing a fine quantum wire structure.
In the method by fine processing of (a) and (b), since it is necessary to vertically etch or form a high-resistance wall with a constant line width, the thinner the line width, the more difficult it is to manufacture and the lower the processing accuracy. . In particular, in the method (b) using a focused ion beam, it is difficult to reduce the beam diameter to about 100 nm or less. Further, when etching is performed with an ion beam, there is a problem that damage received on a channel side portion is diffused into the inside of the channel, and the carrier concentration and mobility are significantly reduced. The method (c) of forming a fractional atomic layer superlattice is a method capable of forming fine atomic-level fine lines in close proximity, but requires extremely difficult crystal growth techniques.
Further, since it is difficult to make the inclination of the substrate uniform, there is a problem that fluctuations in the fine line width due to uneven step intervals cannot be avoided. A mesa structure naturally formed by the anisotropy of the crystals of (d) and (e) is used. Therefore, a structure much narrower than the lithography pattern can be formed. However, the accuracy of the lithography is not proportional to the accuracy of the fine line width. If the lithography mask width fluctuates, for example, by 10 nm, the fine line width also becomes 10 mm.
Because of the fluctuation of nm, there is a problem that as the line width becomes smaller, the processing accuracy also decreases.
【０００６】本発明の目的は、これら従来技術の欠点を
克服し、微細な量子細線構造を自己整合的に高精度で製
造するための技術を提供することにある。An object of the present invention is to overcome the drawbacks of the prior art and to provide a technique for manufacturing a fine quantum wire structure with high accuracy in a self-aligned manner.
【０００７】[0007]
【課題を解決するための手段】本発明によれば、底面部
には半導体基板表面が露出し、側壁より上部の表面は第
一の非晶質絶縁物からなる第一のストライプ溝を形成す
る工程と、前記第一のストライプ溝側壁を少なくとも含
む表面に第一の薄膜層を形成する工程と、異方性エッチ
ングによって前記第一のストライプ溝側壁部以外の前記
第一の薄膜層を除去する工程と、第二の非晶質絶縁物で
少なくとも前記第一の薄膜層からなる側壁を有する前記
第一のストライプ溝内を埋め込む工程と、異方性エッチ
ングによってストライプ溝側壁に残る前記第一の薄膜層
の上端部を露出させる工程と、前記第一の薄膜層を前記
第一および第二の非晶質絶縁物に対して選択的に除去
し、前記第一および第二の非晶質絶縁物の壁で囲まれ底
面には前記半導体基板表面が露出した第二のストライプ
溝を形成する工程と、前記第二のストライプ溝底部に露
出した前記半導体基板表面をシードとして単層または多
層構造からなる半導体細線構造を選択的に成長する工程
とを少なくとも含むことを特徴とする量子細線構造の製
造方法が得られる。また前記第二のストライプ溝内に半
導体細線構造を成長したのち前記第一および第二の非晶
質絶縁物を除去し、さらに単層または多層構造からなる
半導体層で前記半導体細線構造を埋め込むことを特徴と
する量子細線構造の製造方法が得られる。According to the present invention, the surface of the semiconductor substrate is exposed at the bottom, and the first stripe groove made of the first amorphous insulator is formed at the surface above the side wall. Forming a first thin film layer on a surface including at least the first stripe groove side wall, and removing the first thin film layer other than the first stripe groove side wall portion by anisotropic etching. A step of burying the inside of the first stripe groove having a side wall made of at least the first thin film layer with a second amorphous insulator; Exposing an upper end portion of the thin film layer, and selectively removing the first thin film layer from the first and second amorphous insulators; The semiconductor substrate is surrounded by a wall of A step of forming a second stripe groove having an exposed surface, and a step of selectively growing a semiconductor thin line structure having a single-layer or multilayer structure using the semiconductor substrate surface exposed at the bottom of the second stripe groove as a seed. And a method for manufacturing a quantum wire structure characterized by including at least In addition, after growing the semiconductor wire structure in the second stripe groove, the first and second amorphous insulators are removed, and the semiconductor wire structure is buried with a semiconductor layer having a single-layer or multilayer structure. A method for manufacturing a quantum wire structure characterized by the following is obtained.
【０００８】[0008]
【作用】従来の量子細線構造の製造技術に共通する問題
点は、細線幅の精度がリソグラフィーとその後の微細加
工の精度によって決り、しかもこれが不十分なことであ
った。また分数原子層超格子を形成する方法でも、ステ
ップ間隔という一種の“リソグラフィー”の精度に問題
があった。ところで現在、最も高い精度を誇るプロセス
は基板に垂直方向の薄膜形成技術であり、原子層レベル
での精密な制御も可能である。本発明では選択化学エッ
チングおよび選択成長による自己整合プロセスを用い、
しかも細線構造の基板に垂直方向の寸法のみならず水平
方向の寸法の制御にも薄膜形成技術を利用するため、微
細な量子細線構造を高精度でしかも加工損傷を受けるこ
ともなく製造する技術が実現できる。A problem common to conventional quantum wire structure manufacturing techniques is that the accuracy of the fine line width is determined by the accuracy of lithography and the subsequent fine processing, and this is insufficient. Also, the method of forming a fractional atomic layer superlattice has a problem in the accuracy of a kind of "lithography" called a step interval. At present, the process with the highest accuracy is a thin film forming technique perpendicular to the substrate, and precise control at the atomic layer level is also possible. The present invention uses a self-aligned process by selective chemical etching and selective growth,
In addition, since thin film formation technology is used to control not only the vertical dimension but also the horizontal dimension of a fine wire structure substrate, there is a need for a technique for manufacturing a fine quantum wire structure with high precision and without suffering processing damage. realizable.
【０００９】[0009]
【実施例】以下、本発明の実施例について図面を参照し
て詳細に説明する。図１（ａ）〜（ｉ）には、本発明の
構造を得るための一例としての製造工程を各段階におけ
る断面図で示した。Embodiments of the present invention will be described below in detail with reference to the drawings. FIGS. 1A to 1I are cross-sectional views at each stage showing an example of a manufacturing process for obtaining the structure of the present invention.
【００１０】図１（ａ）に示すように、まずＩｎｐ基板
１の全表面に例えば厚さ１５０ｎｍの第一のＳｉＯ2 膜
２を形成後、Ｉｎｐ基板１まで貫通する例えば幅１４０
ｎｍの第一のストライプ溝３を例えば２４０ｎｍピッチ
で等間隔に複数設ける。この溝の加工は例えば電子ビー
ム露光によるマスク形成と異方性リアクティブイオンエ
ッチング（ＲＩＥ）によって行なうことができる。As shown in FIG. 1A, first, a first SiO 2 film 2 having a thickness of, for example, 150 nm is formed on the entire surface of an Inp substrate 1 and then, for example, a width
A plurality of first stripe grooves 3 of nm are provided at equal intervals, for example, at a pitch of 240 nm. This groove can be processed by, for example, mask formation by electron beam exposure and anisotropic reactive ion etching (RIE).
【００１１】次に、図１（ｂ）に示すように全面に厚さ
２０ｎｍのＡＩＮ薄膜４を形成後、図１（ｃ）に示すよ
うに異方性エッチングによって第一のストライプ溝３の
側壁部以外のＡＩＮ薄膜４を除去する。Next, after forming an AIN thin film 4 having a thickness of 20 nm on the entire surface as shown in FIG. 1B, the side walls of the first stripe groove 3 are anisotropically etched as shown in FIG. The AIN thin film 4 other than the part is removed.
【００１２】次に、図１（ｄ）に示すように全面に厚さ
７０ｎｍの第二のＳｉＯ2 膜５を形成する。このとき第
二のＳｉＯ2 膜２の厚みは第一のストライプ溝３の半分
程度以上に設定してあるので、ストライプ溝内は第二の
ＳｉＯ2 膜５で埋め込まれる。Next, as shown in FIG. 1D, a second SiO 2 film 5 having a thickness of 70 nm is formed on the entire surface. At this time, since the thickness of the second SiO 2 film 2 is set to be about half or more of the first stripe groove 3, the inside of the stripe groove is filled with the second SiO 2 film 5.
【００１３】次に、図１（ｅ）に示すように異方性エッ
チングによって第一のストライプ溝３の側壁に残るＡＩ
Ｎ薄膜４の上端部を露出させた後、図１（ｆ）に示すよ
うにＡＩＮ薄膜４を周囲のＳｉＯ2 膜に対して選択的に
除去し、Ｉｎｐ基板１の表面に露出させる。以上のプロ
セスによってＳｉＯ2 の壁で囲まれた第二のストライプ
溝６が形成される。Next, as shown in FIG. 1E, the AI remaining on the side wall of the first stripe groove 3 by anisotropic etching.
After exposing the upper end portion of the N thin film 4, the AIN thin film 4 is selectively removed from the surrounding SiO 2 film as shown in FIG. By the above process, the second stripe groove 6 surrounded by the SiO 2 wall is formed.
【００１４】次に、図１（ｇ）に示すように第二のスト
ライプ溝６の底部に露出したＩｎｐ基板１の表面をシー
ドとして、厚さ５０ｎｍの第一のＩｎｐ障壁層７、厚さ
５ｎｍのＩｎＧａＡｓ量子井戸層８、暑さ５０ｎｍの第
二のＩｎｐ障壁層９を順次選択的に成長する。Ｉｎｐお
よびＩｎＧａＡｓの選択成長には、例えばＩＩＩ族有機
金属原料としてジメチルインジウムクロライド（ＤＭＩ
ｎＣｌ）およびジエチルガリウムクロライド（ＤＥＧａ
Ｃｌ）、Ｖ族原料としてはホスフィン（ＰＨ3）および
アルシン（ＡｓＨ3 ）を用いた有機金属気相成長法（Ｍ
ＯＣＶＤ法）を用いることができる。Next, as shown in FIG. 1 (g), using the surface of the Inp substrate 1 exposed at the bottom of the second stripe groove 6 as a seed, a first Inp barrier layer 7 having a thickness of 50 nm and a thickness of 5 nm InGaAs quantum well layer 8 and second Inp barrier layer 9 having a heat of 50 nm are sequentially and selectively grown. For the selective growth of Inp and InGaAs, for example, dimethylindium chloride (DMI
nCl) and diethylgallium chloride (DEGa
Cl) and metalorganic vapor phase epitaxy (M) using phosphine (PH 3 ) and arsine (AsH 3 ) as group V materials.
OCVD method) can be used.
【００１５】次に、図１（ｈ）に示すようにＳｉＯ2 膜
をすべて選択的に除去した後、最後に図１（ｉ）に示す
ようにＩｎｐ層１０を全面に成長する。以上のプロセス
によってＩｎｐで完全に埋め込まれた高さ５ｎｍ、幅２
０ｎｍのＩｎＧａＡｓ量子細線１１が形成された。Next, as shown in FIG. 1H, the entirety of the SiO 2 film is selectively removed, and finally, as shown in FIG. 1I, an Inp layer 10 is grown on the entire surface. The above process completely fills Inp with a height of 5 nm and a width of 2 nm.
A 0 nm InGaAs quantum wire 11 was formed.
【００１６】以上の実施例では絶縁膜としてＳｉＯ2 膜
を用いたが、選択成長マスクとなれば他の物質でもよ
く、例えばＳｉ3 Ｎ4 などの非晶質膜を用いても良い。
またＡＩＮ薄膜４についても、絶縁膜に対して選択的に
除去可能であるならば他の物質でも良い。In the above embodiments, the SiO 2 film was used as the insulating film. However, other materials may be used as long as they serve as a selective growth mask. For example, an amorphous film such as Si 3 N 4 may be used.
Also, the AIN thin film 4 may be made of another material as long as it can be selectively removed from the insulating film.
【００１７】また実施例ではＩｎｐおよびＩｎＧａＡｓ
の選択成長法として、ＤＭＩｎＣｌおよびＤＥＧａＣｌ
を用いたＭＯＣＶＤを用いた。これは塩素系原料を用い
た方が通常のトリメチルインジウム（ＴＭＩ）およびト
リメチルガリウム（ＴＭＧ）を用いた場合より選択性が
良いためである。同様の理由から選択成長にはハロゲン
輸送法も適用できる。また真空中で成長を行なう化学ビ
ームエピタキシー法（ＣＢＥ法）などを適用することも
できる。In the embodiment, Inp and InGaAs are used.
DMInCl and DEGaCl as selective growth methods
Was used. This is because the use of a chlorine-based raw material has better selectivity than the use of ordinary trimethylindium (TMI) and trimethylgallium (TMG). For the same reason, the halogen transport method can be applied to the selective growth. Further, a chemical beam epitaxy method (CBE method) for growing in a vacuum can be applied.
【００１８】さらに実施例ではＩｎＧａＡｓ／Ｉｎｐ量
子細線構造について説明したが、ＧａＡｓ／ＡｌＧａＡ
ｓ構造やＧａＡｓ／ＩｎＧａＰ構造などにも適用に変調
ドープを行なった１次元電子ガスチャネル構造など広く
本発明を適用することができる。Further, in the embodiment, the InGaAs / Inp quantum wire structure has been described.
The present invention can be widely applied to an s structure, a GaAs / InGaP structure, and the like, such as a one-dimensional electron gas channel structure in which modulation doping is performed.
【００１９】[0019]
【発明の効果】以上のように本発明によれば、選択化学
エッチングおよび選択成長プロセスを用い、細線構造の
基板に垂直方向の寸法とともに水平方向の寸法も薄膜形
成技術を利用して制御するので、微細な量子細線構造を
自己整合的に高精度で製造する方法が実現できた。As described above, according to the present invention, the horizontal dimension as well as the vertical dimension of the substrate having the fine wire structure are controlled by using the thin film forming technique by using the selective chemical etching and the selective growth process. Thus, a method of manufacturing a fine quantum wire structure with high accuracy in a self-aligned manner has been realized.
【図１】本発明の実施例に係る一例としての製造工程を
示す断面図。FIG. 1 is a cross-sectional view showing an example of a manufacturing process according to an embodiment of the present invention.
１ Ｉｎｐ基板 ２ 第一のＳｉＯ2 膜 ３ 第一のストライプ溝 ４ ＡＩＮ薄膜 ５ 第二のＳｉＯ2 膜 ６ 第二のストライプ溝 ７ 第一のＩｎｐ障壁層 ８ ＩｎＧａＡｓ量子井戸層 ９ 第二のＩｎｐ障壁層 １０ Ｉｎｐ層 １１ ＩｎＧａＡｓ量子細線Reference Signs List 1 Inp substrate 2 First SiO 2 film 3 First stripe groove 4 AIN thin film 5 Second SiO 2 film 6 Second stripe groove 7 First Inp barrier layer 8 InGaAs quantum well layer 9 Second Inp barrier Layer 10 Inp layer 11 InGaAs quantum wire
Claims (2)
壁より上部の表面は第一の非晶質絶縁物からなる第一の
ストライプ溝を形成する工程と、前記第一のストライプ
溝側壁を少なくとも含む表面に第一の薄膜層を形成する
工程と、異方性エッチングによって前記第一のストライ
プ溝側壁部以外の前記第一の薄膜層を除去する工程と、
第二の非晶質絶縁物で少なくとも前記第一の薄膜層から
なる側壁を有する前記第一のストライプ溝内を埋め込む
工程と、異方性エッチングによってストライプ溝側壁に
残る前記第一の薄膜層の上端部を露出させる工程と、前
記第一の薄膜層を前記第一および第二の非晶質絶縁物に
対して選択的に除去し、前記第一および第二の非晶質絶
縁物の壁で囲まれ底面には前記半導体基板表面が露出し
た第二のストライプ溝を形成する工程と、前記第二のス
トライプ溝底部に露出した前記半導体基板表面をシード
として単層または多層構造からなる半導体細線構造を選
択的に成長する工程とを少なくとも含むことを特徴とす
る量子細線構造の製造方法。A step of forming a first stripe groove made of a first amorphous insulator on a surface above the side wall, wherein the first stripe groove is formed of a first amorphous insulator; Forming a first thin film layer on the surface including at least, and removing the first thin film layer other than the first stripe groove side wall portion by anisotropic etching,
A step of burying the inside of the first stripe groove having at least a side wall made of the first thin film layer with a second amorphous insulator, and a step of filling the first thin film layer remaining on the side wall of the stripe groove by anisotropic etching. Exposing an upper end portion, selectively removing the first thin film layer from the first and second amorphous insulators, and forming a wall of the first and second amorphous insulators. Forming a second stripe groove with the semiconductor substrate surface exposed on the bottom surface surrounded by a; and a semiconductor thin wire having a single-layer or multilayer structure using the semiconductor substrate surface exposed at the second stripe groove bottom as a seed. And a step of selectively growing the structure.
いて、前記第二のストライプ溝内に前記半導体細線構造
を成長したのち前記第一および第二の非晶質絶縁物を除
去し、さらに単層または多層構造からなる半導体層で前
記半導体細線構造を埋め込むことを特徴とする量子細線
構造の製造方法。2. The method for manufacturing a quantum wire structure according to claim 1, further comprising removing said first and second amorphous insulators after growing said semiconductor wire structure in said second stripe groove. A method for manufacturing a quantum wire structure, wherein the semiconductor wire structure is embedded with a semiconductor layer having a single-layer structure or a multilayer structure.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29616791A JP2762800B2 (en) | 1991-10-15 | 1991-10-15 | Manufacturing method of quantum wire structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29616791A JP2762800B2 (en) | 1991-10-15 | 1991-10-15 | Manufacturing method of quantum wire structure |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05110066A JPH05110066A (en) | 1993-04-30 |
| JP2762800B2 true JP2762800B2 (en) | 1998-06-04 |
Family
ID=17830031
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29616791A Expired - Fee Related JP2762800B2 (en) | 1991-10-15 | 1991-10-15 | Manufacturing method of quantum wire structure |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2762800B2 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2767676B2 (en) * | 1993-03-19 | 1998-06-18 | 松下電器産業株式会社 | Method for forming fine structure of compound semiconductor |
| US5512518A (en) * | 1994-06-06 | 1996-04-30 | Motorola, Inc. | Method of manufacture of multilayer dielectric on a III-V substrate |
| TWI402897B (en) * | 2008-10-23 | 2013-07-21 | Univ Nat Sun Yat Sen | Semiconductor structure with quantum wire and method for forming the same |
-
1991
- 1991-10-15 JP JP29616791A patent/JP2762800B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05110066A (en) | 1993-04-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7101444B2 (en) | Defect-free semiconductor templates for epitaxial growth | |
| JPS6310517A (en) | Manufacture of semiconductor construction | |
| JP2002518851A (en) | Quantum wire field effect transistor and method of manufacturing the same | |
| US7683392B2 (en) | Semiconductor device with anisotropy-relaxed quantum dots | |
| JP2854607B2 (en) | Semiconductor device and semiconductor laser device | |
| US5532184A (en) | Method of fabricating a semiconductor device using quantum dots or wires | |
| JPH0758823B2 (en) | Geometric doping method and electronic device manufactured by the same method | |
| JP4151042B2 (en) | Semiconductor laser | |
| US5037776A (en) | Method for the epitaxial growth of a semiconductor structure | |
| JP4651759B2 (en) | Device with quantum dots | |
| JPH04243124A (en) | Manufacture of quantum fine line by light induction evaporation promotion during epitaxial growth at original position | |
| JP4066002B2 (en) | Manufacturing method of semiconductor quantum dots | |
| JP3257034B2 (en) | Compound semiconductor device and method of manufacturing the same | |
| JP2762800B2 (en) | Manufacturing method of quantum wire structure | |
| US5679962A (en) | Semiconductor device and a single electron device | |
| JP2757258B2 (en) | Superlattice element manufacturing method | |
| JP2980175B2 (en) | Method for manufacturing quantum dot structure and method for manufacturing semiconductor light emitting device using the same | |
| JP3042645B2 (en) | Manufacturing method of semiconductor quantum box structure | |
| JPH0684959A (en) | High electron mobility field effect semiconductor device | |
| JPH04280629A (en) | Manufacturing method of film stepwise structure and semiconductor device using the same | |
| JP2643771B2 (en) | Semiconductor embedded structure and manufacturing method thereof | |
| JP3450731B2 (en) | Method for manufacturing semiconductor device | |
| JPH0697425A (en) | Quantum wire superlattice structure and its manufacture | |
| JPH0888185A (en) | Semiconductor crystal growth method | |
| JPH0485946A (en) | Compound semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980224 |
|
| LAPS | Cancellation because of no payment of annual fees |