JP2754982B2 - シミュレート回路 - Google Patents
シミュレート回路Info
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Description
【0001】
【技術分野】本発明はシミュレート回路に関し、特に装
置を構成する複数のパッケージ各々との間の外部インタ
フェースとしてマルチポイントシリアルインタフェース
を用い、各パッケージのリアルタイム制御を行うソフト
ウェアの評価を行うシミュレート回路に関する。
置を構成する複数のパッケージ各々との間の外部インタ
フェースとしてマルチポイントシリアルインタフェース
を用い、各パッケージのリアルタイム制御を行うソフト
ウェアの評価を行うシミュレート回路に関する。
【0002】
【従来技術】ソフトウェアの新規開発において、制御時
にリアルタイム性が要求され、外部インタフェースがマ
ルチポイントシリアルインタフェースである装置の新規
ソフトウェアを評価する場合、実際の装置に近い環境で
該ソフトウェアの評価を行う必要がある。
にリアルタイム性が要求され、外部インタフェースがマ
ルチポイントシリアルインタフェースである装置の新規
ソフトウェアを評価する場合、実際の装置に近い環境で
該ソフトウェアの評価を行う必要がある。
【0003】従来、この種のソフトウェアの評価を行う
シミュレート回路においては、図4に示すように、CP
U1にシリアルインタフェース送信バッファ部(以下送
信バッファ部とする)2およびシリアルインタフェース
受信バッファ部(以下受信バッファ部とする)3を介し
て接続されたCPU1側のシリアルインタフェース終端
部(以下終端部とする)8が接続されたマルチポイント
シリアルインタフェース(以下シリアルインタフェース
とする)9のパッケージ1〜N(図示せず)側の終端部
にシミュレート回路10-1〜10-Nを設置することによ
って対応している。このシミュレート回路10-1〜10
-Nはマルチポイントシリアルインタフェース終端部(以
下終端部とする)10a-1〜10a-Nと、シリアル伝送
用パケットの解析部10b-1〜10b-Nと、メモリ部1
0c-1〜10c-Nとからなっている。
シミュレート回路においては、図4に示すように、CP
U1にシリアルインタフェース送信バッファ部(以下送
信バッファ部とする)2およびシリアルインタフェース
受信バッファ部(以下受信バッファ部とする)3を介し
て接続されたCPU1側のシリアルインタフェース終端
部(以下終端部とする)8が接続されたマルチポイント
シリアルインタフェース(以下シリアルインタフェース
とする)9のパッケージ1〜N(図示せず)側の終端部
にシミュレート回路10-1〜10-Nを設置することによ
って対応している。このシミュレート回路10-1〜10
-Nはマルチポイントシリアルインタフェース終端部(以
下終端部とする)10a-1〜10a-Nと、シリアル伝送
用パケットの解析部10b-1〜10b-Nと、メモリ部1
0c-1〜10c-Nとからなっている。
【0004】メモリ部10c-1〜10c-Nは制御対象と
なるレジスタやセレクタの代りにそのデータを保持して
おり、シリアル伝送用パケットを使用してその内容の参
照や変更が可能となっている。また、メモリ部10c-1
〜10c-Nへの外部入力や外部入力生成部12からの入
力もオア回路11-1〜11-Nを介して可能となってお
り、メモリ部10c-1〜10c-Nの内容を直接変更する
ことができ、自律変化にも対応できる構成となってい
る。
なるレジスタやセレクタの代りにそのデータを保持して
おり、シリアル伝送用パケットを使用してその内容の参
照や変更が可能となっている。また、メモリ部10c-1
〜10c-Nへの外部入力や外部入力生成部12からの入
力もオア回路11-1〜11-Nを介して可能となってお
り、メモリ部10c-1〜10c-Nの内容を直接変更する
ことができ、自律変化にも対応できる構成となってい
る。
【0005】新規ソフトウェアの評価を行う場合、図5
に示すように、評価対象ソフトウェアがパッケージ1〜
Nの制御データを出力すると(図5ステップ30)、C
PU1は送信バッファ部2に評価対象ソフトウェアから
の制御データを書込む(図5ステップ31)。
に示すように、評価対象ソフトウェアがパッケージ1〜
Nの制御データを出力すると(図5ステップ30)、C
PU1は送信バッファ部2に評価対象ソフトウェアから
の制御データを書込む(図5ステップ31)。
【0006】送信バッファ部2に書込まれた制御データ
は終端部8からシリアルインタフェース9を介してパッ
ケージ1〜Nに対応する各シミュレート回路10-1〜1
0-Nに送信される(図5ステップ32)。
は終端部8からシリアルインタフェース9を介してパッ
ケージ1〜Nに対応する各シミュレート回路10-1〜1
0-Nに送信される(図5ステップ32)。
【0007】各シミュレート回路10-1〜10-Nでは終
端部10a-1〜10a-Nが受信した制御データを解析部
10b-1〜10b-Nで解析する。すなわち、解析部10
b-1〜10b-Nは図6(a)に示す送信データフォーマ
ットのシリアル伝送用パケットにおける各フレーム内の
アドレスフィールドのパッケージNo.およびコマンド
No.を解析し、パッケージNo.が自パッケージのN
o.であればそのフレームを取込んでコマンドNo.に
応じた処理を行う(図5ステップ33)。
端部10a-1〜10a-Nが受信した制御データを解析部
10b-1〜10b-Nで解析する。すなわち、解析部10
b-1〜10b-Nは図6(a)に示す送信データフォーマ
ットのシリアル伝送用パケットにおける各フレーム内の
アドレスフィールドのパッケージNo.およびコマンド
No.を解析し、パッケージNo.が自パッケージのN
o.であればそのフレームを取込んでコマンドNo.に
応じた処理を行う(図5ステップ33)。
【0008】このとき、解析部10b-1〜10b-Nはコ
マンドNo.が設定要求を示すものであれば、該フレー
ムのデータフィールドの値(設定結果データ)をメモリ
部10c-1〜10c-Nに書込み、その後にメモリ部10
c-1〜10c-Nに書込んだ設定結果データを設定応答デ
ータとして図6(b)に示す受信データフォーマットの
シリアル伝送用パケットにおける各フレーム内のデータ
フィールドに書込み、該フレームを終端部10a-1〜1
0a-Nからシリアルインタフェース9を介して終端部8
に出力する(図5ステップ34)。
マンドNo.が設定要求を示すものであれば、該フレー
ムのデータフィールドの値(設定結果データ)をメモリ
部10c-1〜10c-Nに書込み、その後にメモリ部10
c-1〜10c-Nに書込んだ設定結果データを設定応答デ
ータとして図6(b)に示す受信データフォーマットの
シリアル伝送用パケットにおける各フレーム内のデータ
フィールドに書込み、該フレームを終端部10a-1〜1
0a-Nからシリアルインタフェース9を介して終端部8
に出力する(図5ステップ34)。
【0009】また、解析部10b-1〜10b-Nはコマン
ドNo.が読出し要求を示すものであれば、メモリ部1
0c-1〜10c-Nの内容を読出し、その読出した値を読
出し応答としてシリアル伝送用パケットの各フレーム内
のデータフィールドに書込み、該フレームを終端部10
a-1〜10a-Nからシリアルインタフェース9を介して
終端部8に出力する(図5ステップ35)。
ドNo.が読出し要求を示すものであれば、メモリ部1
0c-1〜10c-Nの内容を読出し、その読出した値を読
出し応答としてシリアル伝送用パケットの各フレーム内
のデータフィールドに書込み、該フレームを終端部10
a-1〜10a-Nからシリアルインタフェース9を介して
終端部8に出力する(図5ステップ35)。
【0010】各シミュレート回路10-1〜10-Nの終端
部10a-1〜10a-Nからシリアルインタフェース9を
介して出力されたシリアル伝送用パケットの各フレーム
は終端部8で受信され、受信バッファ部3に書込まれる
(図5ステップ36)。CPU1は受信バッファ部3に
各シミュレート回路10-1〜10-Nからの応答データが
書込まれると、その応答データを受信バッファ部3から
読込み(図5ステップ37)、評価対象ソフトウェアが
CPU1に読込まれたパッケージ1〜Nの応答データを
入力して動作する(図2ステップ38)。
部10a-1〜10a-Nからシリアルインタフェース9を
介して出力されたシリアル伝送用パケットの各フレーム
は終端部8で受信され、受信バッファ部3に書込まれる
(図5ステップ36)。CPU1は受信バッファ部3に
各シミュレート回路10-1〜10-Nからの応答データが
書込まれると、その応答データを受信バッファ部3から
読込み(図5ステップ37)、評価対象ソフトウェアが
CPU1に読込まれたパッケージ1〜Nの応答データを
入力して動作する(図2ステップ38)。
【0011】このような従来のシミュレート回路では、
シリアルインタフェース9のパッケージ1〜N側の終端
部にシミュレート回路10-1〜10-Nを設置しているの
で、シリアルインタフェース9の終端部にパッケージ1
〜Nと同様な回路が必要となり、メモリ部10c-1〜1
0c-Nも各終端部単位に必要となるため、パッケージ1
〜Nの種別によってデータ量が異なる場合にそのメモリ
部10c-1〜10c-Nの使用効率が悪くなるという問題
がある。
シリアルインタフェース9のパッケージ1〜N側の終端
部にシミュレート回路10-1〜10-Nを設置しているの
で、シリアルインタフェース9の終端部にパッケージ1
〜Nと同様な回路が必要となり、メモリ部10c-1〜1
0c-Nも各終端部単位に必要となるため、パッケージ1
〜Nの種別によってデータ量が異なる場合にそのメモリ
部10c-1〜10c-Nの使用効率が悪くなるという問題
がある。
【0012】また、制御対象であるパッケージ1〜Nが
複数個で構成される装置では全パッケージ実装状態の評
価をする必要がある場合、すべての終端部に終端部10
a-1〜10a-Nと解析部10b-1〜10b-Nとメモリ部
10c-1〜10c-Nとを一組としたシミュレート回路1
0-1〜10-Nを配置しなければならないという問題があ
る。
複数個で構成される装置では全パッケージ実装状態の評
価をする必要がある場合、すべての終端部に終端部10
a-1〜10a-Nと解析部10b-1〜10b-Nとメモリ部
10c-1〜10c-Nとを一組としたシミュレート回路1
0-1〜10-Nを配置しなければならないという問題があ
る。
【0013】さらに、あるパッケージのメモリに設定コ
マンドでデータが設定されることによって、該パッケー
ジとは別の他のパッケージのメモリの内容が変更される
場合、該設定コマンドに同期してそのメモリの内容を変
更するためには、パッケージ間を接続するインタフェー
スを設けて他のパッケージのメモリの内容を変更可能と
するか、あるいは設定コマンドによって設定されたある
パッケージの状態を制作者が確認後、改めて他のパッケ
ージのメモリの内容を外部入力によって変更する必要が
ある。前者の場合にはパッケージ間にインタフェースを
設けなければならないので、ハードウェア構成が複雑に
なるという問題があり、後者の場合には制作者を介する
ためにリアルタイム性が損われるという問題がある。
マンドでデータが設定されることによって、該パッケー
ジとは別の他のパッケージのメモリの内容が変更される
場合、該設定コマンドに同期してそのメモリの内容を変
更するためには、パッケージ間を接続するインタフェー
スを設けて他のパッケージのメモリの内容を変更可能と
するか、あるいは設定コマンドによって設定されたある
パッケージの状態を制作者が確認後、改めて他のパッケ
ージのメモリの内容を外部入力によって変更する必要が
ある。前者の場合にはパッケージ間にインタフェースを
設けなければならないので、ハードウェア構成が複雑に
なるという問題があり、後者の場合には制作者を介する
ためにリアルタイム性が損われるという問題がある。
【0014】
【発明の目的】本発明は上記のような従来のものの問題
点を除去すべくなされたもので、ハードウェア構成を複
雑とすることなく、リアルタイム性を保証した高品質ソ
フトウェア評価環境を実現することができるシミュレー
ト回路の提供を目的とする。
点を除去すべくなされたもので、ハードウェア構成を複
雑とすることなく、リアルタイム性を保証した高品質ソ
フトウェア評価環境を実現することができるシミュレー
ト回路の提供を目的とする。
【0015】
【発明の構成】本発明によるシミュレート回路は、装置
を構成する複数のパッケージ各々をシリアルインタフェ
ースを介してリアルタイム制御を行うソフトウェアの評
価を行うためのシミュレート回路であって、前記ソフト
ウェアによって動作する中央処理装置と、前記中央処理
装置から前記複数のパッケージに送信されるシリアル伝
送用パケットを保持する送信バッファ手段と、前記複数
のパッケージから前記中央処理装置に送信されるシリア
ル伝送用パケットを保持する受信バッファ手段と、前記
複数のパッケージ各々に対応し、かつ前記シリアル伝送
用パケットのデータフィールドに対応する領域を有する
記憶手段と、前記領域の内容を他の領域に保持された内
容および外部入力の内容のうち少なくとも一方の内容に
基づいて変更する変更手段と、前記送信バッファ手段に
保持されたシリアル伝送用パケットを解析し、その解析
結果および該シリアル伝送用パケットの伝送先のパッケ
ージに対応する前記記憶手段の領域の内容にしたがって
該シリアル伝送用パケットに対する応答を生成して前記
受信バッファ手段に書込む解析手段とを設けたことを特
徴とする。
を構成する複数のパッケージ各々をシリアルインタフェ
ースを介してリアルタイム制御を行うソフトウェアの評
価を行うためのシミュレート回路であって、前記ソフト
ウェアによって動作する中央処理装置と、前記中央処理
装置から前記複数のパッケージに送信されるシリアル伝
送用パケットを保持する送信バッファ手段と、前記複数
のパッケージから前記中央処理装置に送信されるシリア
ル伝送用パケットを保持する受信バッファ手段と、前記
複数のパッケージ各々に対応し、かつ前記シリアル伝送
用パケットのデータフィールドに対応する領域を有する
記憶手段と、前記領域の内容を他の領域に保持された内
容および外部入力の内容のうち少なくとも一方の内容に
基づいて変更する変更手段と、前記送信バッファ手段に
保持されたシリアル伝送用パケットを解析し、その解析
結果および該シリアル伝送用パケットの伝送先のパッケ
ージに対応する前記記憶手段の領域の内容にしたがって
該シリアル伝送用パケットに対する応答を生成して前記
受信バッファ手段に書込む解析手段とを設けたことを特
徴とする。
【0016】
【実施例】次に、本発明の一実施例について図面を参照
して説明する。
して説明する。
【0017】図1は本発明の一実施例の構成を示すブロ
ック図である。図において、CPU1は評価対象ソフト
ウェアからのパッケージ1〜N(図示せず)の制御デー
タを保持するシリアルインタフェース送信バッファ部
(以下送信バッファ部とする)2と、解析部4からの応
答データを保持するシリアルインタフェース受信バッフ
ァ部(以下受信バッファ部とする)3とを介して解析部
4に接続されている。
ック図である。図において、CPU1は評価対象ソフト
ウェアからのパッケージ1〜N(図示せず)の制御デー
タを保持するシリアルインタフェース送信バッファ部
(以下送信バッファ部とする)2と、解析部4からの応
答データを保持するシリアルインタフェース受信バッフ
ァ部(以下受信バッファ部とする)3とを介して解析部
4に接続されている。
【0018】解析部4は送信バッファ部2に保持された
評価対象ソフトウェアからの制御データ、すなわち図6
(a)に示すような送信データフォーマットのシリアル
伝送用パケットの各フレームのアドレスフィールドのパ
ッケージNo.およびコマンドNo.を解析し、メモリ
5を用いてコマンドNo.に応じた処理を行う。解析部
4はこの処理の結果である応答データ、すなわち図6
(b)に示すような受信データフォーマットのシリアル
伝送用パケットの各フレームを受信バッファ部3に書込
む。
評価対象ソフトウェアからの制御データ、すなわち図6
(a)に示すような送信データフォーマットのシリアル
伝送用パケットの各フレームのアドレスフィールドのパ
ッケージNo.およびコマンドNo.を解析し、メモリ
5を用いてコマンドNo.に応じた処理を行う。解析部
4はこの処理の結果である応答データ、すなわち図6
(b)に示すような受信データフォーマットのシリアル
伝送用パケットの各フレームを受信バッファ部3に書込
む。
【0019】メモリ5は各パッケージ1〜Nに対応する
領域(パッケージ1用メモリ、パッケージ2用メモリ、
……、パッケージN用メモリ)を有し、オア回路7を介
して入力される外部入力や外部入力生成部6で生成され
た外部入力によってその内容の変更が可能となってい
る。
領域(パッケージ1用メモリ、パッケージ2用メモリ、
……、パッケージN用メモリ)を有し、オア回路7を介
して入力される外部入力や外部入力生成部6で生成され
た外部入力によってその内容の変更が可能となってい
る。
【0020】図2は本発明の一実施例の動作シーケンス
を示すフローチャートである。これら図1および図2を
用いて本発明の一実施例の動作について説明する。
を示すフローチャートである。これら図1および図2を
用いて本発明の一実施例の動作について説明する。
【0021】新規ソフトウェアの評価を行う場合、評価
対象ソフトウェアがパッケージ1〜Nの制御データを出
力すると(図2ステップ20)、CPU1は送信バッフ
ァ部2に評価対象ソフトウェアからの制御データを書込
む(図2ステップ21)。
対象ソフトウェアがパッケージ1〜Nの制御データを出
力すると(図2ステップ20)、CPU1は送信バッフ
ァ部2に評価対象ソフトウェアからの制御データを書込
む(図2ステップ21)。
【0022】送信バッファ部2に制御データが書込まれ
ると、解析部4は送信バッファ部2の内容を直接参照
し、パッケージ1〜Nの制御データを順次解析する(図
2ステップ22)。この場合、送信バッファ部2には図
6(a)に示すような送信データフォーマットのシリア
ル伝送用パケットの各フレームが書込まれているので、
解析部4は各フレーム内のアドレスフィールドのパッケ
ージNo.およびコマンドNo.を解析し、コマンドN
o.に応じた処理を行う。解析部4はその処理の結果を
該フレーム内のパッケージNo.に対応するメモリ5の
領域に書込む(図2ステップ23)。
ると、解析部4は送信バッファ部2の内容を直接参照
し、パッケージ1〜Nの制御データを順次解析する(図
2ステップ22)。この場合、送信バッファ部2には図
6(a)に示すような送信データフォーマットのシリア
ル伝送用パケットの各フレームが書込まれているので、
解析部4は各フレーム内のアドレスフィールドのパッケ
ージNo.およびコマンドNo.を解析し、コマンドN
o.に応じた処理を行う。解析部4はその処理の結果を
該フレーム内のパッケージNo.に対応するメモリ5の
領域に書込む(図2ステップ23)。
【0023】このとき、解析部4はコマンドNo.が設
定要求を示すものであれば、該フレームのデータフィー
ルドの値(設定結果データ)をメモリ5のパッケージN
o.に対応する領域に書込み、その後にメモリ5に書込
んだ設定結果データを設定応答データとして受信バッフ
ァ部3に書込む。この場合、受信バッファ部3には図6
(b)に示すような受信データフォーマットのシリアル
伝送用パケットの各フレームが設定応答データとして書
込まれる(図2ステップ24)。
定要求を示すものであれば、該フレームのデータフィー
ルドの値(設定結果データ)をメモリ5のパッケージN
o.に対応する領域に書込み、その後にメモリ5に書込
んだ設定結果データを設定応答データとして受信バッフ
ァ部3に書込む。この場合、受信バッファ部3には図6
(b)に示すような受信データフォーマットのシリアル
伝送用パケットの各フレームが設定応答データとして書
込まれる(図2ステップ24)。
【0024】また、解析部4はコマンドNo.が読出し
要求を示すものであれば、パッケージNo.に対応する
メモリ5の領域の内容を読出し、その読出した値を読出
し応答として受信バッファ部3に書込む。この場合、受
信バッファ部3には図6(b)に示すような受信データ
フォーマットのシリアル伝送用パケットの各フレームが
読出し応答として書込まれる(図2ステップ25)。
要求を示すものであれば、パッケージNo.に対応する
メモリ5の領域の内容を読出し、その読出した値を読出
し応答として受信バッファ部3に書込む。この場合、受
信バッファ部3には図6(b)に示すような受信データ
フォーマットのシリアル伝送用パケットの各フレームが
読出し応答として書込まれる(図2ステップ25)。
【0025】受信バッファ部3に応答データが書込まれ
ると、CPU1は受信バッファ部3からその応答データ
を読込み(図2ステップ26)、評価対象ソフトウェア
がCPU1に読込まれたパッケージ1〜Nの応答データ
を入力して動作する(図2ステップ27)。
ると、CPU1は受信バッファ部3からその応答データ
を読込み(図2ステップ26)、評価対象ソフトウェア
がCPU1に読込まれたパッケージ1〜Nの応答データ
を入力して動作する(図2ステップ27)。
【0026】図3は図1のメモリ5における状態遷移を
示す図である。図においては、パッケージ1のメモリに
設定コマンドでデータaが設定されることによって、パ
ッケージNのメモリの内容がデータ2aに変更される場
合を示している。
示す図である。図においては、パッケージ1のメモリに
設定コマンドでデータaが設定されることによって、パ
ッケージNのメモリの内容がデータ2aに変更される場
合を示している。
【0027】この場合、メモリ5のパッケージ1に対応
する領域にデータaがセットされると、外部入力生成部
6で生成されたデータ2aがオア回路7を介してメモリ
5のパッケージNに対応する領域に書込まれる。すなわ
ち、外部入力生成部6はメモリ5の各領域を監視し、パ
ッケージ1に対応する領域にデータaがセットされたこ
とを検出すると、予め設定された動作シーケンスにした
がってデータ2aを生成し、このデータ2aをパッケー
ジNに対応する領域を指定して出力する。
する領域にデータaがセットされると、外部入力生成部
6で生成されたデータ2aがオア回路7を介してメモリ
5のパッケージNに対応する領域に書込まれる。すなわ
ち、外部入力生成部6はメモリ5の各領域を監視し、パ
ッケージ1に対応する領域にデータaがセットされたこ
とを検出すると、予め設定された動作シーケンスにした
がってデータ2aを生成し、このデータ2aをパッケー
ジNに対応する領域を指定して出力する。
【0028】よって、パッケージ1に対応する領域にデ
ータaをセットする設定コマンドに同期してパッケージ
Nに対応する領域の内容をデータ2aに変更するとき、
従来のようにパッケージ間を接続するインタフェースを
設ける必要がなく、パッケージ1の状態を制作者が確認
後、改めてパッケージNのメモリの内容を外部入力によ
って変更する必要もなくなる。これによって、ハードウ
ェア構成を複雑とすることなく、またリアルタイム性が
損われることなく、高品質ソフトウェア評価環境を実現
することができる。
ータaをセットする設定コマンドに同期してパッケージ
Nに対応する領域の内容をデータ2aに変更するとき、
従来のようにパッケージ間を接続するインタフェースを
設ける必要がなく、パッケージ1の状態を制作者が確認
後、改めてパッケージNのメモリの内容を外部入力によ
って変更する必要もなくなる。これによって、ハードウ
ェア構成を複雑とすることなく、またリアルタイム性が
損われることなく、高品質ソフトウェア評価環境を実現
することができる。
【0029】本発明の一実施例では装置組込みソフトウ
ェアにおいて、マルチポイントインタフェースを介して
複数のパッケージ1〜Nの制御を行う場合、装置組込み
ソフトウェア側からの切り口にはシリアルインタフェー
スの送信バッファおよび受信バッファのみである。ま
た、送信バッファおよび受信バッファ上であれば、複数
のパッケージ1〜Nのデータが同一メモリ上にあるた
め、複数のパッケージのデータを同時にアクセスするこ
とが可能である。これに着目し、装置組込みソフトウェ
アからの制御データの解析を送信バッファ部2上のデー
タで行い、その解析結果の応答を直接受信バッファ部3
に書込むことによって、装置組込みソフトウェアのシミ
ュレートを実現している。
ェアにおいて、マルチポイントインタフェースを介して
複数のパッケージ1〜Nの制御を行う場合、装置組込み
ソフトウェア側からの切り口にはシリアルインタフェー
スの送信バッファおよび受信バッファのみである。ま
た、送信バッファおよび受信バッファ上であれば、複数
のパッケージ1〜Nのデータが同一メモリ上にあるた
め、複数のパッケージのデータを同時にアクセスするこ
とが可能である。これに着目し、装置組込みソフトウェ
アからの制御データの解析を送信バッファ部2上のデー
タで行い、その解析結果の応答を直接受信バッファ部3
に書込むことによって、装置組込みソフトウェアのシミ
ュレートを実現している。
【0030】上記のような構成とすることによって、C
PU1側から見た場合、送信バッファ部2および受信バ
ッファ部3上で従来のシミュレート回路と同じ動作とな
るため、装置部のレジスタおよびセレクタの動作と同じ
環境で疑似的な装置環境を実現することができる。ま
た、制御対象の実装数に影響しない評価が可能となり、
しかもリアルタイム性も実現することができ、装置組込
みソフトウェアの評価を実現することができる。
PU1側から見た場合、送信バッファ部2および受信バ
ッファ部3上で従来のシミュレート回路と同じ動作とな
るため、装置部のレジスタおよびセレクタの動作と同じ
環境で疑似的な装置環境を実現することができる。ま
た、制御対象の実装数に影響しない評価が可能となり、
しかもリアルタイム性も実現することができ、装置組込
みソフトウェアの評価を実現することができる。
【0031】このように、CPU1から送信バッファ部
2に書込まれた評価対象ソフトウェアからの制御データ
を解析部4によって解析してその解析結果をメモリ5の
パッケージ1〜N各々に対応する領域に書込み、その解
析結果による応答データを受信バッファ部3を介してC
PU1に送出するようにすることによって、従来マルチ
ポイントシリアルインタフェースの各終端部に配置して
いるシミュレート回路が不要になるとともに、評価対象
ソフトウェアの実機環境での評価で制御対象の実装数に
影響されることなく、評価対象ソフトウェアの評価を行
うことができる。すなわち、全パッケージが実装状態の
評価においてもハードウェア構成が大きくなることはな
く、制御対象に応じて必要な数だけ用意することができ
る。
2に書込まれた評価対象ソフトウェアからの制御データ
を解析部4によって解析してその解析結果をメモリ5の
パッケージ1〜N各々に対応する領域に書込み、その解
析結果による応答データを受信バッファ部3を介してC
PU1に送出するようにすることによって、従来マルチ
ポイントシリアルインタフェースの各終端部に配置して
いるシミュレート回路が不要になるとともに、評価対象
ソフトウェアの実機環境での評価で制御対象の実装数に
影響されることなく、評価対象ソフトウェアの評価を行
うことができる。すなわち、全パッケージが実装状態の
評価においてもハードウェア構成が大きくなることはな
く、制御対象に応じて必要な数だけ用意することができ
る。
【0032】また、図3に示すように、パッケージ1の
メモリに設定コマンドでデータaが設定されることによ
って、パッケージNのメモリの内容がデータ2aに変更
されるような場合でも、外部入力生成部6に予め動作シ
ーケンスを設定しておくことによって、該設定コマンド
に同期してパッケージNのメモリの内容をデータ2aに
変更することができ、従来のようにハードウェア構成が
複雑となったり、リアルタイム性が損われるということ
はない。よって、ハードウェア構成を複雑とすることな
く、リアルタイム性を保証した高品質ソフトウェア評価
環境を実現することができる。
メモリに設定コマンドでデータaが設定されることによ
って、パッケージNのメモリの内容がデータ2aに変更
されるような場合でも、外部入力生成部6に予め動作シ
ーケンスを設定しておくことによって、該設定コマンド
に同期してパッケージNのメモリの内容をデータ2aに
変更することができ、従来のようにハードウェア構成が
複雑となったり、リアルタイム性が損われるということ
はない。よって、ハードウェア構成を複雑とすることな
く、リアルタイム性を保証した高品質ソフトウェア評価
環境を実現することができる。
【0033】
【発明の効果】以上説明したように本発明によれば、中
央処理装置から複数のパッケージに送信されるシリアル
伝送用パケットを保持する送信バッファの内容を解析
し、その解析結果および該シリアル伝送用パケットの伝
送先のパッケージに対応するメモリの領域の内容にした
がって該シリアル伝送用パケットに対する応答を生成し
て受信バッファに書込むようにすることによって、ハー
ドウェア構成を複雑とすることなく、リアルタイム性を
保証した高品質ソフトウェア評価環境を実現することが
できるという効果がある。
央処理装置から複数のパッケージに送信されるシリアル
伝送用パケットを保持する送信バッファの内容を解析
し、その解析結果および該シリアル伝送用パケットの伝
送先のパッケージに対応するメモリの領域の内容にした
がって該シリアル伝送用パケットに対する応答を生成し
て受信バッファに書込むようにすることによって、ハー
ドウェア構成を複雑とすることなく、リアルタイム性を
保証した高品質ソフトウェア評価環境を実現することが
できるという効果がある。
【図1】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図2】本発明の一実施例の動作シーケンスを示すフロ
ーチャートである。
ーチャートである。
【図3】図1のメモリにおける状態遷移を示す図であ
る。
る。
【図4】従来例の構成を示すブロック図である。
【図5】従来例の動作シーケンスを示すフローチャート
である。
である。
【図6】シリアルインタフェースのデータフォーマット
例を示す図である。
例を示す図である。
1 CPU 2 シリアルインタフェース送信バッファ部 3 シリアルインタフェース受信バッファ部 4 解析部 5 メモリ 6 外部入力生成部
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6,DB名) G06F 11/22 - 11/26 G06F 11/28 - 11/34
Claims (1)
- 【請求項1】 装置を構成する複数のパッケージ各々を
シリアルインタフェースを介してリアルタイム制御を行
うソフトウェアの評価を行うためのシミュレート回路で
あって、前記ソフトウェアによって動作する中央処理装
置と、前記中央処理装置から前記複数のパッケージに送
信されるシリアル伝送用パケットを保持する送信バッフ
ァ手段と、前記複数のパッケージから前記中央処理装置
に送信されるシリアル伝送用パケットを保持する受信バ
ッファ手段と、前記複数のパッケージ各々に対応し、か
つ前記シリアル伝送用パケットのデータフィールドに対
応する領域を有する記憶手段と、前記領域の内容を他の
領域に保持された内容および外部入力の内容のうち少な
くとも一方の内容に基づいて変更する変更手段と、前記
送信バッファ手段に保持されたシリアル伝送用パケット
を解析し、その解析結果および該シリアル伝送用パケッ
トの伝送先のパッケージに対応する前記記憶手段の領域
の内容にしたがって該シリアル伝送用パケットに対する
応答を生成して前記受信バッファ手段に書込む解析手段
とを設けたことを特徴とするシミュレート回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3273081A JP2754982B2 (ja) | 1991-09-25 | 1991-09-25 | シミュレート回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3273081A JP2754982B2 (ja) | 1991-09-25 | 1991-09-25 | シミュレート回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0588930A JPH0588930A (ja) | 1993-04-09 |
JP2754982B2 true JP2754982B2 (ja) | 1998-05-20 |
Family
ID=17522883
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3273081A Expired - Lifetime JP2754982B2 (ja) | 1991-09-25 | 1991-09-25 | シミュレート回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2754982B2 (ja) |
-
1991
- 1991-09-25 JP JP3273081A patent/JP2754982B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH0588930A (ja) | 1993-04-09 |
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