JP2753129B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2753129B2 JP2753129B2 JP2264875A JP26487590A JP2753129B2 JP 2753129 B2 JP2753129 B2 JP 2753129B2 JP 2264875 A JP2264875 A JP 2264875A JP 26487590 A JP26487590 A JP 26487590A JP 2753129 B2 JP2753129 B2 JP 2753129B2
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- cell array
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- G11C—STATIC STORES
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
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Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は半導体記憶装置に係わり、特にメモリセルを
ランダムにアクセスするRAMポートと、シリアルにアク
セスするSAMポートとを具備したマルチポート構成の半
導体記憶装置に関する。
ランダムにアクセスするRAMポートと、シリアルにアク
セスするSAMポートとを具備したマルチポート構成の半
導体記憶装置に関する。
（従来の技術） 従来のマルチポート構成の半導体記憶装置を第５図に
示す。メモリセルがマトリクス状に配置されており、こ
のメモリセルをランダムにアクセスできるメモリセルア
レイ61がRAMポートとして設けられている。このメモリ
セルアレイ61とは別に、一列分のデータを記憶し、シリ
アルにアクセスするデータレジスタ63がSAMポートとし
て設けられている。
示す。メモリセルがマトリクス状に配置されており、こ
のメモリセルをランダムにアクセスできるメモリセルア
レイ61がRAMポートとして設けられている。このメモリ
セルアレイ61とは別に、一列分のデータを記憶し、シリ
アルにアクセスするデータレジスタ63がSAMポートとし
て設けられている。
メモリセルアレイ61は、「０」の最上位カラムアドレ
スによってアクセスされる下位のメモリセルアレイ61a
と、「１」の最上位カラムアドレスによってアクセスさ
れる上位のメモリセルアレイ61bに二分割されている。
同様に、データレジスタ63が下位のデータレジスタ63a
と上位のデータレジスタ63bとに分割されている。そし
て、データレジスタ63aとメモリセルアレイ61aとの間で
データ転送を行うデータトランスファゲート62aが設け
られ、データレジスタ63bとメモリセルアレイ61bとの間
でデータ転送を行うデータトランスファゲート62bが設
けられている。
スによってアクセスされる下位のメモリセルアレイ61a
と、「１」の最上位カラムアドレスによってアクセスさ
れる上位のメモリセルアレイ61bに二分割されている。
同様に、データレジスタ63が下位のデータレジスタ63a
と上位のデータレジスタ63bとに分割されている。そし
て、データレジスタ63aとメモリセルアレイ61aとの間で
データ転送を行うデータトランスファゲート62aが設け
られ、データレジスタ63bとメモリセルアレイ61bとの間
でデータ転送を行うデータトランスファゲート62bが設
けられている。
ここで、点線で囲まれた箇所Ａにおけるデータトラン
スファゲート62aとデータレジスタ63aとの接続関係は、
第６図のようである。ビット線対71a及び▲▼
に、データトランスファゲート62aとしてトランジスタ7
6がそれぞれ接続されており、各ゲートに接続された信
号線75より駆動信号を与えられて導通する。
スファゲート62aとデータレジスタ63aとの接続関係は、
第６図のようである。ビット線対71a及び▲▼
に、データトランスファゲート62aとしてトランジスタ7
6がそれぞれ接続されており、各ゲートに接続された信
号線75より駆動信号を与えられて導通する。
（発明が解決しようとする課題） しかし、従来の装置ではRAMポート側のビット線対71a
及び▲▼と、SAMポート側の各データレジスタ77
とが一対一に対応していた。メモリセルアレイ61とデー
タレジスタ63との間で、上位と下位とに分けてスプリッ
ト転送を行う場合、データトランスファゲート62aを介
してメモリセルアレイ61aとデータレジスタ63aとの間で
データ転送が行われ、データトランスファゲート62bを
介してメモリセルアレイ61bとデータレジスタ63bとの間
でデータ転送が行われる。
及び▲▼と、SAMポート側の各データレジスタ77
とが一対一に対応していた。メモリセルアレイ61とデー
タレジスタ63との間で、上位と下位とに分けてスプリッ
ト転送を行う場合、データトランスファゲート62aを介
してメモリセルアレイ61aとデータレジスタ63aとの間で
データ転送が行われ、データトランスファゲート62bを
介してメモリセルアレイ61bとデータレジスタ63bとの間
でデータ転送が行われる。
また、SAMポートと外部との間でのデータ転送は、デ
ータレジスタ63aと63bのうち、交互にアクティブ状態に
なる一方との間で行われる。従って、SAMポートとRAMポ
ートとの間のデータ転送は、外部との間で転送を行って
いないスタンバイ状態のデータレジスタが交互に用いら
れる。
ータレジスタ63aと63bのうち、交互にアクティブ状態に
なる一方との間で行われる。従って、SAMポートとRAMポ
ートとの間のデータ転送は、外部との間で転送を行って
いないスタンバイ状態のデータレジスタが交互に用いら
れる。
このため、スプリット転送によりデータレジスタ63を
用いて連続的に読み出し、又は書き込みを行う場合は、
必ず下位のメモリセルアレイ61aと上位のメモリセルア
レイ61bとを交互にアクセスしなければならず、いずれ
か一方のメモリセルアレイを連続的にアクセスすること
はできなかった。即ち、SAMポートよりアクセスを行う
場合には、メモリセルアレイ61a又は61bのうちの一方を
連続的にアクセスすることができなかった。このため、
フレームバッファを構成する時に、画面とメモリとの間
のマッピングに制約があるという問題があった。
用いて連続的に読み出し、又は書き込みを行う場合は、
必ず下位のメモリセルアレイ61aと上位のメモリセルア
レイ61bとを交互にアクセスしなければならず、いずれ
か一方のメモリセルアレイを連続的にアクセスすること
はできなかった。即ち、SAMポートよりアクセスを行う
場合には、メモリセルアレイ61a又は61bのうちの一方を
連続的にアクセスすることができなかった。このため、
フレームバッファを構成する時に、画面とメモリとの間
のマッピングに制約があるという問題があった。
本発明は上記事情に鑑みてなされたものであり、カラ
ムアドレスにより分割されたメモリセルアレイとデータ
レジスタとの間でスプリット転送する場合に、同一メモ
リセルアレイを連続してアクセスできる半導体記憶装置
を提供することを目的とする。
ムアドレスにより分割されたメモリセルアレイとデータ
レジスタとの間でスプリット転送する場合に、同一メモ
リセルアレイを連続してアクセスできる半導体記憶装置
を提供することを目的とする。
（課題を解決するための手段） 本発明の半導体記憶装置は、メモリセルがマトリクス
状に配置され、外部との間でランダムにアクセスされる
メモリセルアレイと、前記メモリセルアレイの一列分の
データを保持し、外部との間でシリアルにアクセスされ
るデータレジスタユニットと、前記メモリセルアレイと
前記データレジスタユニットとの間でデータ転送を制御
する複数のデータトランスファゲートを含むデータトラ
ンスファゲートユニットとを備え、前記メモリセルアレ
イは、カラムアドレスにより分割された第１のメモリセ
ルアレイと第２のメモリセルアレイとがカラム方向に交
互に配置され、前記データレジスタは、第１のデータレ
ジスタと第２のデータレジスタとがカラム方向に交互に
配置され、前記データトランスファゲートユニットは、
前記複数のデータトランスファゲートが、前記第１のメ
モリセルアレイを第１のデータレジスタと直列接続する
ためのゲートと、前記第２のメモリセルアレイを第２の
データレジスタと直列接続するためのゲートと、さら
に、前記第１又は第２のメモリセルアレイとの間で連続
的にデータ転送できるように、前記第１のメモリセルア
レイを第２のデータレジスタと直列接続するためのゲー
トと、前記第２のメモリセルアレイを第１のデータレジ
スタと直列接続するためのゲートとを有することを特徴
としている。
状に配置され、外部との間でランダムにアクセスされる
メモリセルアレイと、前記メモリセルアレイの一列分の
データを保持し、外部との間でシリアルにアクセスされ
るデータレジスタユニットと、前記メモリセルアレイと
前記データレジスタユニットとの間でデータ転送を制御
する複数のデータトランスファゲートを含むデータトラ
ンスファゲートユニットとを備え、前記メモリセルアレ
イは、カラムアドレスにより分割された第１のメモリセ
ルアレイと第２のメモリセルアレイとがカラム方向に交
互に配置され、前記データレジスタは、第１のデータレ
ジスタと第２のデータレジスタとがカラム方向に交互に
配置され、前記データトランスファゲートユニットは、
前記複数のデータトランスファゲートが、前記第１のメ
モリセルアレイを第１のデータレジスタと直列接続する
ためのゲートと、前記第２のメモリセルアレイを第２の
データレジスタと直列接続するためのゲートと、さら
に、前記第１又は第２のメモリセルアレイとの間で連続
的にデータ転送できるように、前記第１のメモリセルア
レイを第２のデータレジスタと直列接続するためのゲー
トと、前記第２のメモリセルアレイを第１のデータレジ
スタと直列接続するためのゲートとを有することを特徴
としている。
ここで、前記複数のデータトランスファゲートは、前
記第１のメモリセルアレイと前記第１のデータレジスタ
とを接続する第１のビット線対に設けられたゲート対
と、前記第２のメモリセルアレイ前記第２のデータレジ
スタとを接続する第２のビット線対に設けられたゲート
対と、前記第１又は第２のメモリセルアレイとの間で連
続的にデータ転送できるように、前記第１のメモリセル
アレイと前記第２のデータレジスタとを接続するゲート
対と、前記第２のメモリセルアレイと前記第１のデータ
レジスタとを接続するゲート対とを有していてもよい。
記第１のメモリセルアレイと前記第１のデータレジスタ
とを接続する第１のビット線対に設けられたゲート対
と、前記第２のメモリセルアレイ前記第２のデータレジ
スタとを接続する第２のビット線対に設けられたゲート
対と、前記第１又は第２のメモリセルアレイとの間で連
続的にデータ転送できるように、前記第１のメモリセル
アレイと前記第２のデータレジスタとを接続するゲート
対と、前記第２のメモリセルアレイと前記第１のデータ
レジスタとを接続するゲート対とを有していてもよい。
あるいは、本発明の半導体記憶装置は、前記メモリセ
ルアレイト、前記データレジスタユニットと、前記デー
タトランスファゲートユニットとを備え、前記データト
ランスファゲートユニットは、前記複数のデータトラン
スファゲートが、前記第１のメモリセルアレイのそれぞ
れを第１のデータレジスタと直列接続するための第１の
ゲートと、前記第２のメモリセルアレイを第２のデータ
レジスタと直列接続するための第２のゲートと、さら
に、前記第１又は第２のメモリセルアレイとの間で連続
的にデータ転送できるように、前記第１のメモリセルア
レイを第２のデータレジスタと直列接続するための第３
のゲートと、前記第２のメモリセルアレイを第１のデー
タレジスタと直列接続するための第４のゲートとを有
し、前記第１及び第２のゲートが同時に開いたとき、前
記第１のメモリセルアレイと前記第１のデータレジスタ
との間でデータが転送され、前記第２のメモリセルアレ
イと前記第２のデータレジスタとの間でデータが転送さ
れ、前記第３及び第４のゲートが同時に開いたとき、前
記第１のメモリセルアレイと前記第２のデータレジスタ
との間でデータが転送され、前記第２のメモリセルアレ
イと前記第１のデータレジスタとの間でデータが転送さ
れることを特徴とする。
ルアレイト、前記データレジスタユニットと、前記デー
タトランスファゲートユニットとを備え、前記データト
ランスファゲートユニットは、前記複数のデータトラン
スファゲートが、前記第１のメモリセルアレイのそれぞ
れを第１のデータレジスタと直列接続するための第１の
ゲートと、前記第２のメモリセルアレイを第２のデータ
レジスタと直列接続するための第２のゲートと、さら
に、前記第１又は第２のメモリセルアレイとの間で連続
的にデータ転送できるように、前記第１のメモリセルア
レイを第２のデータレジスタと直列接続するための第３
のゲートと、前記第２のメモリセルアレイを第１のデー
タレジスタと直列接続するための第４のゲートとを有
し、前記第１及び第２のゲートが同時に開いたとき、前
記第１のメモリセルアレイと前記第１のデータレジスタ
との間でデータが転送され、前記第２のメモリセルアレ
イと前記第２のデータレジスタとの間でデータが転送さ
れ、前記第３及び第４のゲートが同時に開いたとき、前
記第１のメモリセルアレイと前記第２のデータレジスタ
との間でデータが転送され、前記第２のメモリセルアレ
イと前記第１のデータレジスタとの間でデータが転送さ
れることを特徴とする。
ここで、前記第１のゲートは、前記第１のメモリセル
アレイと前記第１のデータレジスタとを接続する第１の
ビット線対に設けられたゲート対と、前記第２のゲート
は、前記第２のメモリセルアレイのそれぞれと前記第２
のデータレジスタとを接続する第２のビット線対に設け
られたゲート対と、前記第１又は第２のメモリセルアレ
イとの間で連続的にデータ転送できるように、前記第３
のゲートは、前記第１のメモリセルアレイと前記第２の
データレジスタとを接続する第３のビット線対に設けら
れたゲート対と、前記第４のゲートは、前記第２のメモ
リセルアレイを前記第１のデータレジスタとを接続する
第４のビット線対に設けられたゲート対とを有するもの
であってもよい。
アレイと前記第１のデータレジスタとを接続する第１の
ビット線対に設けられたゲート対と、前記第２のゲート
は、前記第２のメモリセルアレイのそれぞれと前記第２
のデータレジスタとを接続する第２のビット線対に設け
られたゲート対と、前記第１又は第２のメモリセルアレ
イとの間で連続的にデータ転送できるように、前記第３
のゲートは、前記第１のメモリセルアレイと前記第２の
データレジスタとを接続する第３のビット線対に設けら
れたゲート対と、前記第４のゲートは、前記第２のメモ
リセルアレイを前記第１のデータレジスタとを接続する
第４のビット線対に設けられたゲート対とを有するもの
であってもよい。
（作 用） データトランスファゲートによって、各々の第１のメ
モリセルアレイと対応する各々の第１のデータレジスタ
とが接続され、各々の第２のメモリセルアレイと対応す
る各々の第２のデータレジスタとが接続されることによ
って、第１のメモレセルアレイと第１のデータレジスタ
との間と、第２のメモリセルアレイと第２のデータレジ
スタとの間でのデータ転送が行われる。
モリセルアレイと対応する各々の第１のデータレジスタ
とが接続され、各々の第２のメモリセルアレイと対応す
る各々の第２のデータレジスタとが接続されることによ
って、第１のメモレセルアレイと第１のデータレジスタ
との間と、第２のメモリセルアレイと第２のデータレジ
スタとの間でのデータ転送が行われる。
またデータトランスファゲートにより、各々の第１の
メモリセルアレイと対応する第１のデータレジスタとが
接続され、次に第１のメモリセルアレイと対応していな
い第２のデータレジスタとが接続されることによって、
第１のメモリセルアレイと第１又は第２のデータレジス
タとの間でデータ転送が行われる。同様にデータトラン
スファゲートにより、各々の第２のメモリセルアレイと
対応していない第１のデータレジスタとが接続され、次
に第２のメモリセルアレイと対応する第２のデータレジ
スタとが接続されることによって、第２のメモリセルア
レイと第１又は第２のデータレジスタとの間でデータ転
送が行われる。このようにして、第１又は第２のメモリ
セルアレイのうちのいずれか一方とデータレジスタとの
間で連続的なデータの転送が可能となる。
メモリセルアレイと対応する第１のデータレジスタとが
接続され、次に第１のメモリセルアレイと対応していな
い第２のデータレジスタとが接続されることによって、
第１のメモリセルアレイと第１又は第２のデータレジス
タとの間でデータ転送が行われる。同様にデータトラン
スファゲートにより、各々の第２のメモリセルアレイと
対応していない第１のデータレジスタとが接続され、次
に第２のメモリセルアレイと対応する第２のデータレジ
スタとが接続されることによって、第２のメモリセルア
レイと第１又は第２のデータレジスタとの間でデータ転
送が行われる。このようにして、第１又は第２のメモリ
セルアレイのうちのいずれか一方とデータレジスタとの
間で連続的なデータの転送が可能となる。
（実施例） 以下、本発明の実施例について図面を参照して説明す
る。第１図に、本実施例による半導体記憶装置の構成を
示す。従来は上述したように、最上位のカラムアドレス
によってメモリセルアレイが二分割されていた。これに
対し本実施例では、最上位のカラムアドレスが「０」が
メモリセルアレイ1a,1b、1c,…と、「１」のメモリセル
アレイ2a,2b,2c,…とが細分化されて、列線の方向に交
互に配列されている。
る。第１図に、本実施例による半導体記憶装置の構成を
示す。従来は上述したように、最上位のカラムアドレス
によってメモリセルアレイが二分割されていた。これに
対し本実施例では、最上位のカラムアドレスが「０」が
メモリセルアレイ1a,1b、1c,…と、「１」のメモリセル
アレイ2a,2b,2c,…とが細分化されて、列線の方向に交
互に配列されている。
同様に、データレジスタも下位のデータレジスタ４と
上位のデータレジスタ５とに細分化されて、交互に配置
されている。メモリセルアレイ1a及び2aとデータレジス
タ４及び５との間に、データトランスファゲート3aが設
けれて、メモリセルアレイ1b及び2bとデータレジスタ４
及び５との間に、データトランスファゲート3bが設けら
れている。
上位のデータレジスタ５とに細分化されて、交互に配置
されている。メモリセルアレイ1a及び2aとデータレジス
タ４及び５との間に、データトランスファゲート3aが設
けれて、メモリセルアレイ1b及び2bとデータレジスタ４
及び５との間に、データトランスファゲート3bが設けら
れている。
またこの装置では、１ビットのデータは１本のビット
線で転送し、メモリセルアレイ1a,2a,1b,2b,…には、そ
れぞれビット線11a,11b,12a,12b,…が接続されている。
線で転送し、メモリセルアレイ1a,2a,1b,2b,…には、そ
れぞれビット線11a,11b,12a,12b,…が接続されている。
このデータトランスファゲート3a及び3bの構成を第２
図に示す。カラムアドレスの最上位ビットが共に「０」
であるメモリセルアレイ1aとデータレジスタ4aとの間に
トランジスタ25が接続され、最上位ビットが「１」であ
るメモリセルアレイ2aとデータレジスタ5aとがトランジ
スタ27より接続されている。さらに、最上位ビットの異
なるメモリセルアレイ1aとデータレジスタ5aとがトラン
ジスタ26により接続され、メモリセルアレイ2aとデータ
レジスタ4aとがトランジスタ28によって接続されてい
る。トランジスタ25、26、27及び28のゲートには、それ
ぞれ信号線21、23、22及び24が接続されている。
図に示す。カラムアドレスの最上位ビットが共に「０」
であるメモリセルアレイ1aとデータレジスタ4aとの間に
トランジスタ25が接続され、最上位ビットが「１」であ
るメモリセルアレイ2aとデータレジスタ5aとがトランジ
スタ27より接続されている。さらに、最上位ビットの異
なるメモリセルアレイ1aとデータレジスタ5aとがトラン
ジスタ26により接続され、メモリセルアレイ2aとデータ
レジスタ4aとがトランジスタ28によって接続されてい
る。トランジスタ25、26、27及び28のゲートには、それ
ぞれ信号線21、23、22及び24が接続されている。
通常の転送の場合には、最上位ビットが同一のもの同
志が接続されるように、各トランジスタの導通が制御さ
れる。例えば、信号線21及び22よりトランジスタ25及び
27のゲートに制御信号が与えられて導通し、メモリセル
アレイ1aとデータレジスタ4a、メモリセルアレイ2aとデ
ータレジスタ5aがそれぞれ電気的に接続される。この場
合には、トランジスタ26及び28はオフしており、最上位
ビットが異なるものは分離された状態にある。これによ
り、最上位ビットが「０」のメモリセルアレイ1a,1b,…
と下位のデータレジスタ4a,4b,…との間でのデータ転送
と、最上位ビットが「１」のメモリセルアレイ2a,2b,…
と上位のデータレジスタ5a,5b,…との間でのデータ転送
が、従来の装置と同様に行われる。
志が接続されるように、各トランジスタの導通が制御さ
れる。例えば、信号線21及び22よりトランジスタ25及び
27のゲートに制御信号が与えられて導通し、メモリセル
アレイ1aとデータレジスタ4a、メモリセルアレイ2aとデ
ータレジスタ5aがそれぞれ電気的に接続される。この場
合には、トランジスタ26及び28はオフしており、最上位
ビットが異なるものは分離された状態にある。これによ
り、最上位ビットが「０」のメモリセルアレイ1a,1b,…
と下位のデータレジスタ4a,4b,…との間でのデータ転送
と、最上位ビットが「１」のメモリセルアレイ2a,2b,…
と上位のデータレジスタ5a,5b,…との間でのデータ転送
が、従来の装置と同様に行われる。
そして、最上位ビットが例えば「０」のセモリセルア
レイ1a,1b,…を連続的にアクセスする場合は次のようで
ある。例えばデータレジスタ4a,4b、…とデータレジス
タ5a,5b、…のうち、データレジスタ4a,4b、…がスタン
バイ状態にある場合は、信号線21によりトランジスタ25
が導通し、データレジスタ4a,4b,…とメモリセルアレイ
1aとの間でデータ転送が行われる。その後、データレジ
スタ5a,5b,…がスタンバイ状態になると、信号線23によ
りトランジスタ26が導通して、メモリセルアレイ1a,1b,
…とデータレジスタ5a,5b,…との間でデータ転送が行わ
れる。
レイ1a,1b,…を連続的にアクセスする場合は次のようで
ある。例えばデータレジスタ4a,4b、…とデータレジス
タ5a,5b、…のうち、データレジスタ4a,4b、…がスタン
バイ状態にある場合は、信号線21によりトランジスタ25
が導通し、データレジスタ4a,4b,…とメモリセルアレイ
1aとの間でデータ転送が行われる。その後、データレジ
スタ5a,5b,…がスタンバイ状態になると、信号線23によ
りトランジスタ26が導通して、メモリセルアレイ1a,1b,
…とデータレジスタ5a,5b,…との間でデータ転送が行わ
れる。
同様に、最上位ビットが「１」のメモリセルアレイ2
a,2b,…を連続してアクセスするときは、トランジスタ2
7又は28が交互に導通して、データレジスタ4a,4b,…又
は5a,5b,…のうちスタンバイ状態にある方との間で、デ
ータ転送が行われる。
a,2b,…を連続してアクセスするときは、トランジスタ2
7又は28が交互に導通して、データレジスタ4a,4b,…又
は5a,5b,…のうちスタンバイ状態にある方との間で、デ
ータ転送が行われる。
次に、本発明の他の実施例について説明する。上述し
た実施例と比較し、１ビットのデータを１組のビット線
対で転送する点が異なっている。この装置のデータトラ
ンスファゲートの構成は、第３図のようである。例え
ば、最上位ビットが「０」同志のメモリセルアレイ1aと
データレジスタ4aがビット線対31a及び▲▼で接
続され、最上位ビット「１」同志のメモリセルアレイ2a
とデータレジスタデータ5aがビット線対32a及び▲
▼とで接続されている。
た実施例と比較し、１ビットのデータを１組のビット線
対で転送する点が異なっている。この装置のデータトラ
ンスファゲートの構成は、第３図のようである。例え
ば、最上位ビットが「０」同志のメモリセルアレイ1aと
データレジスタ4aがビット線対31a及び▲▼で接
続され、最上位ビット「１」同志のメモリセルアレイ2a
とデータレジスタデータ5aがビット線対32a及び▲
▼とで接続されている。
データトランスファゲートとして、最上位ビットが共
に「０」であるメモリセルアレイ1aとデータレジスタ4a
との間にトランジスタ43及び45が設けられ、最上位ビッ
トが共に「１」であるメモリセルアレイ2aとデータレジ
スタ5aとの間にトランジスタ47及び49が設けられてい
る。さらに、最上位ビットが異なるメモリセルアレイ1a
とデータレジスタ5aとがトランジスタ44及び46で接続さ
れ、メモリセルアレイ2aとデータレジスタ4aとがトラン
ジスタ48及び50で接続されている。トランジスタ43及び
45のゲートには信号線35が接続され、トランジスタ44及
び46のゲートには信号線37が接続されている。トランジ
スタ47及び49のゲートには信号線36が接続され、トラン
ジスタ48及び50のゲートには信号線38が接続されてい
る。
に「０」であるメモリセルアレイ1aとデータレジスタ4a
との間にトランジスタ43及び45が設けられ、最上位ビッ
トが共に「１」であるメモリセルアレイ2aとデータレジ
スタ5aとの間にトランジスタ47及び49が設けられてい
る。さらに、最上位ビットが異なるメモリセルアレイ1a
とデータレジスタ5aとがトランジスタ44及び46で接続さ
れ、メモリセルアレイ2aとデータレジスタ4aとがトラン
ジスタ48及び50で接続されている。トランジスタ43及び
45のゲートには信号線35が接続され、トランジスタ44及
び46のゲートには信号線37が接続されている。トランジ
スタ47及び49のゲートには信号線36が接続され、トラン
ジスタ48及び50のゲートには信号線38が接続されてい
る。
通常の運転の時には、最上位ビットが同一のもの同志
が接続される。例えば、信号線35及び36より制御信号を
与えられていて、トランジスタ43及び45、トランジスタ
47及び49が導通し、メモリセルアレイ1aとデータレジス
タ4aとが接続され、メモリセルアレイ2aとデータレジス
タ5aとが接続される。これにより、メモリセルアレイ1a
とデータレジスタ4a、メモリセルアレイ2aとデータレジ
スタ5aの間でデータ転送が行われる。
が接続される。例えば、信号線35及び36より制御信号を
与えられていて、トランジスタ43及び45、トランジスタ
47及び49が導通し、メモリセルアレイ1aとデータレジス
タ4aとが接続され、メモリセルアレイ2aとデータレジス
タ5aとが接続される。これにより、メモリセルアレイ1a
とデータレジスタ4a、メモリセルアレイ2aとデータレジ
スタ5aの間でデータ転送が行われる。
次に、例えばカラムアドレスの最上位ビットが「０」
のメモリセルアレイ1a,1b,1c,…を連続的にアクセスす
る場合は、データレジスタ4a,4b,…がスタンバイ状態の
とき、トランジスタ43及び45が導通してメモリセルアレ
イ1aとデータレジスタ4a、メモリセルアレイ1bとメモリ
セルアレイ4bとが接続されてデータ転送が行われる。そ
の後、データレジスタ5a,5b,…がスタンバイ状態になる
と、トランジスタ44及び46が導通してメモリセルアレイ
1aとデータレジスタ5a、メモリセルアレイ1bとデータ5b
とが接続され、データ転送が行われる。
のメモリセルアレイ1a,1b,1c,…を連続的にアクセスす
る場合は、データレジスタ4a,4b,…がスタンバイ状態の
とき、トランジスタ43及び45が導通してメモリセルアレ
イ1aとデータレジスタ4a、メモリセルアレイ1bとメモリ
セルアレイ4bとが接続されてデータ転送が行われる。そ
の後、データレジスタ5a,5b,…がスタンバイ状態になる
と、トランジスタ44及び46が導通してメモリセルアレイ
1aとデータレジスタ5a、メモリセルアレイ1bとデータ5b
とが接続され、データ転送が行われる。
この実施例では、メモリセルアレイ1aにはデータレジ
スタ4aの他に、データレジスタ5aが接続されているとい
うように、１カラム毎に他のデータレジスタに接続され
た関係になっている。これに対し第４図に示された実施
例では、１カラムおきにメモリセルアレイとデータレジ
スタが接続されている。例えばメモリセルアレイ1aは、
トランジスタ63及び65を介してデータレジスタ4aに接続
されている他に、トランジスタ64及び66を介してデータ
レジスタ5aに接続されている。メモリセルアレイ1bは、
トランジスタ63及び65を介してデータレジスタ4bに接続
され、トランジスタ64及び66を介してデータレジスタ5b
に接続されている。
スタ4aの他に、データレジスタ5aが接続されているとい
うように、１カラム毎に他のデータレジスタに接続され
た関係になっている。これに対し第４図に示された実施
例では、１カラムおきにメモリセルアレイとデータレジ
スタが接続されている。例えばメモリセルアレイ1aは、
トランジスタ63及び65を介してデータレジスタ4aに接続
されている他に、トランジスタ64及び66を介してデータ
レジスタ5aに接続されている。メモリセルアレイ1bは、
トランジスタ63及び65を介してデータレジスタ4bに接続
され、トランジスタ64及び66を介してデータレジスタ5b
に接続されている。
同様に、メモリセルアレイ2aはデータレジスタ5aとト
ランジスタ67及び69を介して接続され、データレジスタ
4aとはトランジスタ68及び70を介して接続されている。
さらにメモリセルアレイ2bはトランジスタ67及び69を介
してデータレジスタ5bと接続され、トランジスタ68及び
70を介してデータレジスタ4bと接続されている。
ランジスタ67及び69を介して接続され、データレジスタ
4aとはトランジスタ68及び70を介して接続されている。
さらにメモリセルアレイ2bはトランジスタ67及び69を介
してデータレジスタ5bと接続され、トランジスタ68及び
70を介してデータレジスタ4bと接続されている。
通常のデータ転送では上述した実施例と同様に、例え
ばメモリセルアレイ1aとデータレジスタ4a、メモリセル
アレイ2aとデータレジスタ5aとが接続される。カラムア
ドレスの最上位ビットが「０」のメモリセルアレイを連
続してアクセスする場合は、例えばデータレジスタ4a又
は5aのうちスタンバイ状態にある方と、メモリセルアレ
イ1aとが交互に接続される。
ばメモリセルアレイ1aとデータレジスタ4a、メモリセル
アレイ2aとデータレジスタ5aとが接続される。カラムア
ドレスの最上位ビットが「０」のメモリセルアレイを連
続してアクセスする場合は、例えばデータレジスタ4a又
は5aのうちスタンバイ状態にある方と、メモリセルアレ
イ1aとが交互に接続される。
このように、いずれの実施例においても、SAMポート
を用いてスプリット転送によりアクセスする場合、上位
のメモリセルアレイと下位のメモリセルアレイとを交互
に行う必要はなく、いずれか一方のみを連続て行うこと
が可能である。従って、フレームバッファを構成する場
合にも、画面とメモリとの間で、制約を与えることなく
自由にマッピングを行うことが可能である。
を用いてスプリット転送によりアクセスする場合、上位
のメモリセルアレイと下位のメモリセルアレイとを交互
に行う必要はなく、いずれか一方のみを連続て行うこと
が可能である。従って、フレームバッファを構成する場
合にも、画面とメモリとの間で、制約を与えることなく
自由にマッピングを行うことが可能である。
上述した実施例はいずれも一例であり、本発明を限定
するものではない。例えば、データトランスファゲート
の構成は第２図から第４図に示されたものに限らず、各
々のメモリセルアレイとデータレジスタとの接続を制御
し得るものであればよい。
するものではない。例えば、データトランスファゲート
の構成は第２図から第４図に示されたものに限らず、各
々のメモリセルアレイとデータレジスタとの接続を制御
し得るものであればよい。
以上説明したように本発明の半導体記憶装置によれ
ば、データトランスファゲートによって、カラムアドレ
スにより分割された第１又は第２のメモリセルアレイと
第１又は第２のデータレジスタとの間で、例えば第１の
メモリセルアレイと対応する第１のデータレジスタとが
接続され、さらに第１のメモリセルアレイと対応関係に
ない第２のデータレジスタとが接続されることにより、
いずれか一方のメモリセルアレイを連続的にアクセスす
ることができ、フレームバッファを構成する場合にも、
画面とメモリとの間で制約を与えることなく自由なマッ
ピングが可能となる。
ば、データトランスファゲートによって、カラムアドレ
スにより分割された第１又は第２のメモリセルアレイと
第１又は第２のデータレジスタとの間で、例えば第１の
メモリセルアレイと対応する第１のデータレジスタとが
接続され、さらに第１のメモリセルアレイと対応関係に
ない第２のデータレジスタとが接続されることにより、
いずれか一方のメモリセルアレイを連続的にアクセスす
ることができ、フレームバッファを構成する場合にも、
画面とメモリとの間で制約を与えることなく自由なマッ
ピングが可能となる。
第１図は本発明の一実施例による半導体記憶装置の構成
を示すブロック図、第２図は同装置のデータトランスフ
ァゲートの構成を示すブロック図、第３図は本発明の他
の実施例による半導体記憶装置のデータトランスファゲ
ートの構成を示すブロック図、第４図は本発明のさらに
他の実施例による半導体記憶装置のデータトランスファ
ゲートの構成を示すブロック図、第５図は従来の半導体
記憶装置の構成を示すブロック図、第６図は同装置のデ
ータトランスファゲートの構成を示すブロック図であ
る。 1a,1b,2a,2b,……メモリセルアレイ、11a,11b,12a,12b,
31a,▲▼,32a,▲▼,31b,▲▼,32b,
▲▼,51a,▲▼,51b,▲▼,52a,▲
▼,52b,▲▼……ビット線、3a,3b……データ
トランスファゲート、4,4a,4b……データレジスタ、5,5
a,5b……データレジスタ、25〜28,43〜50,67〜70……ト
ランジスタ。
を示すブロック図、第２図は同装置のデータトランスフ
ァゲートの構成を示すブロック図、第３図は本発明の他
の実施例による半導体記憶装置のデータトランスファゲ
ートの構成を示すブロック図、第４図は本発明のさらに
他の実施例による半導体記憶装置のデータトランスファ
ゲートの構成を示すブロック図、第５図は従来の半導体
記憶装置の構成を示すブロック図、第６図は同装置のデ
ータトランスファゲートの構成を示すブロック図であ
る。 1a,1b,2a,2b,……メモリセルアレイ、11a,11b,12a,12b,
31a,▲▼,32a,▲▼,31b,▲▼,32b,
▲▼,51a,▲▼,51b,▲▼,52a,▲
▼,52b,▲▼……ビット線、3a,3b……データ
トランスファゲート、4,4a,4b……データレジスタ、5,5
a,5b……データレジスタ、25〜28,43〜50,67〜70……ト
ランジスタ。
Claims (4)
- 【請求項１】メモリセルがマトリクス状に配置され、外
部との間でランダムにアクセスされるメモリセルアレイ
と、 前記メモリセルアレイの一列分のデータを保持し、外部
との間でシリアルにアクセスされるデータレジスタユニ
ットと、 前記メモリセルアレイと前記データレジスタユニットと
の間でデータ転送を制御する複数のデータトランスファ
ゲートを含むデータトランスファゲートユニットとを備
えた半導体記憶装置において、 前記メモリセルアレイは、カラムアドレスにより分割さ
れた第１のメモリセルアレイと第２のメモリセルアレイ
とがカラム方向に交互に配置され、 前記データレジスタは、第１のデータレジスタと第２の
データレジスタとがカラム方向に交互に配置され、 前記データトランスファゲートユニットは、前記複数の
データトランスファゲートが、前記第１のメモリセルア
レイを第１のデータレジスタと直列接続するためのゲー
トと、前記第２のメモリセルアレイを第２のデータレジ
スタと直列接続するためのゲートと、さらに、前記第１
又は第２のメモリセルアレイとの間で連続的にデータ転
送できるように、前記第１のメモリセルアレイを第２の
データレジスタと直列接続するためのゲートと、前記第
２のメモリセルアレイを第１のデータレジスタと直列接
続するためのゲートとを有することを特徴とする半導体
記憶装置。 - 【請求項２】前記複数のデータトランスファゲートは、
前記第１のメモリセルアレイと前記第１のデータレジス
タとを接続する第１のビット線対に設けられたゲート対
と、前記第２のメモリセルアレイと前記第２のデータレ
ジスタとを接続する第２のビット線対に設けられたゲー
ト対と、前記第１又は第２のメモリセルアレイとの間で
連続的にデータ転送できるように、前記第１のメモリセ
ルアレイと前記第２のデータレジスタとを接続するゲー
ト対と、前記第２のメモリセルアレイと前記第１のデー
タレジスタとを接続するゲート対とを有することを特徴
とする請求項１記載の半導体記憶装置。 - 【請求項３】メモリセルがマトリクス状に配置され、外
部との間でランダムにアクセスされるメモリセルアレイ
と、 前記メモリセルアレイの一列分のデータを保持し、外部
との間でシリアルにアクセスされるデータレジスタユニ
ットと、 前記メモリセルアレイと前記データレジスタユニットと
の間でデータ転送を制御する複数のデータトランスファ
ゲートを含むデータトランスファゲートユニットとを備
えた半導体記憶装置において、 前記メモリセルアレイは、カラムアドレスにより分割さ
れた第１のメモリセルアレイと第２のメモリセルアレイ
とがカラム方向に交互に配置され、 前記データレジスタは、第１のデータレジスタと第２の
データレジスタとがカラム方向に交互に配置され、 前記データトランスファゲートユニットは、前記複数の
データトランスファゲートが、前記第１のメモリセルア
レイを第１のデータレジスタと直列接続するための第１
のゲートと、前記第２のメモリセルアレイを第２のデー
タレジスタと直列接続するための第２のゲートと、さら
に、前記第１又は第２のメモリセルアレイとの間で連続
的にデータ転送できるように、前記第１のメモリセルア
レイを第２のデータレジスタと直列接続するための第３
のゲートと、前記第２のメモリセルアレイを第１のデー
タレジスタと直列接続するための第４のゲートとを有
し、 前記第１及び第２のゲートが同時に開いたとき、前記第
１のメモリセルアレイと前記第１のデータレジスタとの
間でデータが転送され、前記第２のメモリセルアレイと
前記第２のデータレジスタとの間でデータが転送され、
前記第３及び第４のゲートが同時に開いたとき、前記第
１のメモリセルアレイと前記第２のデータレジスタとの
間でデータが転送され、前記第２のメモリセルアレイと
前記第１のデータレジスタとの間でデータが転送される
ことを特徴とする半導体記憶装置。 - 【請求項４】前記第１のゲートは、前記第１のメモリセ
ルアレイと前記第１のデータレジスタとを接続する第１
のビット線対に設けられたゲート対と、前記第２のゲー
トは、前記第２のメモリセルアレイと前記第２のデータ
レジスタとを接続する第２のビット線対に設けられたゲ
ート対と、前記第１又は第２のメモリセルアレイとの間
で連続的にデータ転送できるように、前記第３のゲート
は、前記第１のメモリセルアレイと前記第２のデータレ
ジスタとを接続する第３のビット線対に設けられたゲー
ト対と、前記第４のゲートは、前記第２のメモリセルア
レイと前記第１のデータレジスタとを接続する第４のビ
ット線対に設けられたゲート対とを有することを特徴と
する請求項１記載の半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2264875A JP2753129B2 (ja) | 1990-10-02 | 1990-10-02 | 半導体記憶装置 |
| KR1019910017193A KR950001426B1 (ko) | 1990-10-02 | 1991-10-01 | 반도체 기억장치 |
| EP91116839A EP0479274B1 (en) | 1990-10-02 | 1991-10-02 | Semiconductor memory device |
| DE69128400T DE69128400T2 (de) | 1990-10-02 | 1991-10-02 | Halbleiterspeicheranordnung |
| US08/199,974 US5418745A (en) | 1990-10-02 | 1994-02-22 | Semiconductor memory device for continuously accessing a memory cell array divided according to a column address |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2264875A JP2753129B2 (ja) | 1990-10-02 | 1990-10-02 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04141888A JPH04141888A (ja) | 1992-05-15 |
| JP2753129B2 true JP2753129B2 (ja) | 1998-05-18 |
Family
ID=17409440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2264875A Expired - Fee Related JP2753129B2 (ja) | 1990-10-02 | 1990-10-02 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5418745A (ja) |
| EP (1) | EP0479274B1 (ja) |
| JP (1) | JP2753129B2 (ja) |
| KR (1) | KR950001426B1 (ja) |
| DE (1) | DE69128400T2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5490112A (en) * | 1993-02-05 | 1996-02-06 | Micron Technology, Inc. | Multi-port memory device with multiple sets of columns |
| JP3319637B2 (ja) * | 1993-11-10 | 2002-09-03 | 松下電器産業株式会社 | 半導体記憶装置及びその制御方法 |
| JP3251421B2 (ja) * | 1994-04-11 | 2002-01-28 | 株式会社日立製作所 | 半導体集積回路 |
| JPH08212132A (ja) * | 1995-02-07 | 1996-08-20 | Mitsubishi Electric Corp | 記憶装置 |
| KR100368132B1 (ko) | 2000-03-27 | 2003-01-15 | 한국과학기술원 | 메모리 어드레싱 방법 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6194295A (ja) * | 1984-10-16 | 1986-05-13 | Fujitsu Ltd | 半導体記憶装置 |
| JPS62287497A (ja) * | 1986-06-06 | 1987-12-14 | Fujitsu Ltd | 半導体記憶装置 |
| KR960001106B1 (ko) * | 1986-12-17 | 1996-01-18 | 가부시기가이샤 히다찌세이사꾸쇼 | 반도체 메모리 |
| JP2591010B2 (ja) * | 1988-01-29 | 1997-03-19 | 日本電気株式会社 | シリアルアクセスメモリ装置 |
| KR950003605B1 (ko) * | 1990-04-27 | 1995-04-14 | 가부시키가이샤 도시바 | 반도체 기억장치 |
| JP2592986B2 (ja) * | 1990-09-29 | 1997-03-19 | 株式会社東芝 | 半導体記憶装置 |
-
1990
- 1990-10-02 JP JP2264875A patent/JP2753129B2/ja not_active Expired - Fee Related
-
1991
- 1991-10-01 KR KR1019910017193A patent/KR950001426B1/ko not_active IP Right Cessation
- 1991-10-02 EP EP91116839A patent/EP0479274B1/en not_active Expired - Lifetime
- 1991-10-02 DE DE69128400T patent/DE69128400T2/de not_active Expired - Lifetime
-
1994
- 1994-02-22 US US08/199,974 patent/US5418745A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE69128400T2 (de) | 1998-04-30 |
| EP0479274A2 (en) | 1992-04-08 |
| US5418745A (en) | 1995-05-23 |
| JPH04141888A (ja) | 1992-05-15 |
| DE69128400D1 (de) | 1998-01-22 |
| EP0479274B1 (en) | 1997-12-10 |
| EP0479274A3 (en) | 1993-07-21 |
| KR930008840A (ko) | 1993-05-22 |
| KR950001426B1 (ko) | 1995-02-24 |
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Legal Events
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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