JP2749819B2 - 共有メモリ制御方式 - Google Patents
共有メモリ制御方式Info
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、共有メモリを用いて複数のCPUの間で相互
に情報の受け渡しを行うマルチCPUシステムにおける共
有メモリ制御方式に関するものである。
に情報の受け渡しを行うマルチCPUシステムにおける共
有メモリ制御方式に関するものである。
［従来の技術］ 従来の共有メモリを用いて複数のCPUの間で相互に情
報の受け渡しを行うマルチCPUシステムとしては、特開
昭60−243763号公報、あるいは特開昭60−245063号公報
に記載されたものがある。
報の受け渡しを行うマルチCPUシステムとしては、特開
昭60−243763号公報、あるいは特開昭60−245063号公報
に記載されたものがある。
第10図は特開昭60−243763号公報に記載されたマルチ
CPUシステムであり、共有メモリ３をワード単位でアク
セスするワードCPU1と、共有メモリ３をバイト（ワード
の半分の長さ）単位でアクセスするバイトCPU2との間で
相互に情報の受け渡しを行うものである。なお、共有メ
モリ３は１バイトのデータを記憶する２個のデュアルポ
ートメモリ31，32で構成してある。このマルチCPUシス
テムにおいては、バイトCPU2から１ワードのデータを共
有メモリ３に書き込む場合、まず１ワードのデータの最
初の１バイトを例えば共有メモリ３の一方のデュアルポ
ートメモリ31に記憶し、その後次の１バイトをデュアル
ポートメモリ32に書き込むようにする。ところが、次の
１バイトを共有メモリ３に書き込もうとする間に、ワー
ドCPU1が共有メモリ３の同じアドレスをアクセスした場
合、上記バイトCPU2が書き込もうとする１ワードのデー
タを壊したり、１バイトしか更新されていないデータを
読み込んだりする虞れがある。また、これとは逆にバイ
トCPU2が１ワードのデータを共有メモリ３から読み出す
場合には、最初の１バイトを読み出した後に、次の１バ
イトを読み出す。この場合にもバイトCPU2が次の１バイ
トを読み出そうとするときに、ワードCPU1が同一アドレ
スにデータの書き込みを行うと、バイトCPU2が読み込も
うとするデータを壊す虞れがある。
CPUシステムであり、共有メモリ３をワード単位でアク
セスするワードCPU1と、共有メモリ３をバイト（ワード
の半分の長さ）単位でアクセスするバイトCPU2との間で
相互に情報の受け渡しを行うものである。なお、共有メ
モリ３は１バイトのデータを記憶する２個のデュアルポ
ートメモリ31，32で構成してある。このマルチCPUシス
テムにおいては、バイトCPU2から１ワードのデータを共
有メモリ３に書き込む場合、まず１ワードのデータの最
初の１バイトを例えば共有メモリ３の一方のデュアルポ
ートメモリ31に記憶し、その後次の１バイトをデュアル
ポートメモリ32に書き込むようにする。ところが、次の
１バイトを共有メモリ３に書き込もうとする間に、ワー
ドCPU1が共有メモリ３の同じアドレスをアクセスした場
合、上記バイトCPU2が書き込もうとする１ワードのデー
タを壊したり、１バイトしか更新されていないデータを
読み込んだりする虞れがある。また、これとは逆にバイ
トCPU2が１ワードのデータを共有メモリ３から読み出す
場合には、最初の１バイトを読み出した後に、次の１バ
イトを読み出す。この場合にもバイトCPU2が次の１バイ
トを読み出そうとするときに、ワードCPU1が同一アドレ
スにデータの書き込みを行うと、バイトCPU2が読み込も
うとするデータを壊す虞れがある。
そこで、このマルチCPUシステムにおいては、少なく
ともバイトCPU2が共有メモリ３に対して１ワードのデー
タをアクセスする場合は、ワードCPU1による共有メモリ
３のアクセスを禁止すると共に、このワードCPU1を待機
状態にするようにしてある。なお、ここで少なくともと
述べているのは、少なくとも上記のようにすれば上述し
た問題点を解決することができるということを意味し、
実際のこの第10図のマルチCPUシステムではワードCPU1
により共有メモリ３をアクセスしている場合にも、バイ
トCPU2を待機状態にするようにしてある。具体的には、
ワードCPU1及びバイトCPU2から夫々共有メモリ３をアク
セスする場合には、夫々のアクセス要求信号S1，S2をフ
リップフロップ回路で構成されたインターロック回路20
の夫々の入力端子に入力し、インターロック回路20の両
出力のナイドをとった出力で共有メモリ３とワードCPU1
あるいはバイトCPU2とのアクセスが可能となるようにし
てある。ここで、ワードCPU1からのアクセス要求信号S2
は、バイトCPU2が１ワードのデータのアクセスを行う場
合に出力されるワードアクセス信号S3を反転した出力と
のアンドをとってインターロック回路20に入力してあ
る。つまり、これによりバイトCPU2が１ワードのデータ
のアクセスを行っている場合には、ワードCPU1からのア
クセス要求信号S2がインターロック回路20に入力されな
いようにし、バイトCPU2が１ワードのデータの残りの１
バイトをアクセスしようとしているときに、ワードCPU1
が共有メモリ３をアクセスすることがないようにしてあ
る。そして、夫々のインターロック回路20の出力を反転
した出力と、アクセス要求信号S1，S2とのアンドをとっ
て待機信号S4，S5を作成し、この待機信号S4，S5により
一方のCPUがアクセスしているときは、他方のCPUを待機
状態にするようにしてある。このようにしてこのマルチ
CPUシステムでは、バイトCPU2が１ワードのデータをア
クセスするときの共有メモリ３上の１ワードデータの保
証を行うようにしてある。
ともバイトCPU2が共有メモリ３に対して１ワードのデー
タをアクセスする場合は、ワードCPU1による共有メモリ
３のアクセスを禁止すると共に、このワードCPU1を待機
状態にするようにしてある。なお、ここで少なくともと
述べているのは、少なくとも上記のようにすれば上述し
た問題点を解決することができるということを意味し、
実際のこの第10図のマルチCPUシステムではワードCPU1
により共有メモリ３をアクセスしている場合にも、バイ
トCPU2を待機状態にするようにしてある。具体的には、
ワードCPU1及びバイトCPU2から夫々共有メモリ３をアク
セスする場合には、夫々のアクセス要求信号S1，S2をフ
リップフロップ回路で構成されたインターロック回路20
の夫々の入力端子に入力し、インターロック回路20の両
出力のナイドをとった出力で共有メモリ３とワードCPU1
あるいはバイトCPU2とのアクセスが可能となるようにし
てある。ここで、ワードCPU1からのアクセス要求信号S2
は、バイトCPU2が１ワードのデータのアクセスを行う場
合に出力されるワードアクセス信号S3を反転した出力と
のアンドをとってインターロック回路20に入力してあ
る。つまり、これによりバイトCPU2が１ワードのデータ
のアクセスを行っている場合には、ワードCPU1からのア
クセス要求信号S2がインターロック回路20に入力されな
いようにし、バイトCPU2が１ワードのデータの残りの１
バイトをアクセスしようとしているときに、ワードCPU1
が共有メモリ３をアクセスすることがないようにしてあ
る。そして、夫々のインターロック回路20の出力を反転
した出力と、アクセス要求信号S1，S2とのアンドをとっ
て待機信号S4，S5を作成し、この待機信号S4，S5により
一方のCPUがアクセスしているときは、他方のCPUを待機
状態にするようにしてある。このようにしてこのマルチ
CPUシステムでは、バイトCPU2が１ワードのデータをア
クセスするときの共有メモリ３上の１ワードデータの保
証を行うようにしてある。
ところが、このマルチCPUシステムにおいては、一方
のCPUがアクセスを行っている場合、そのアクセスする
アドレスが同一であるか否かに拘わらず、他方のCPUは
待機状態になり、情報処理に時間を要する問題があっ
た。
のCPUがアクセスを行っている場合、そのアクセスする
アドレスが同一であるか否かに拘わらず、他方のCPUは
待機状態になり、情報処理に時間を要する問題があっ
た。
第11図は特開昭60−245063号公報のマルチCPUシステ
ムであり、このマルチCPUシステム以前のマルチCPUシス
テムではデータの受け渡しに時間を要する点に着目し、
これを改善するようにしたものである。このマルチCPU
システムでは、非同期で共有メモリ３とのアクセスを行
う２つのCPU1,2が共有メモリ３をアクセスする時間帯を
交互に割付け、例えばCPU1が共有メモリ３とアクセスす
るように割付けた時間帯にCPU1からアクセス要求が為さ
れたときに、CPU1による共有メモリ３へのアクセスを許
容するようにしたものである。このマルチCPUシステム
では、連続パルスを発するパルス発生部21と、このパル
ス発生部21からの出力で交互にセット，リセットされる
フリップフロップ22と、フリップフロップ22の夫々の出
力とCPU1,2からのアクセス要求信号A,Bとのアンドをと
るアンドゲート23,24と、このアンドゲート23,24の夫々
の出力によりセットされるフリップフロップ25,26と、
フリップフロップ25,26のいずれがセットされているか
でCPU1,2のいずれかのアドレスを選択して、このアドレ
スへのCPU1,2のアクセスを許容するアドレスセレクタ27
とを備えている。つまり、CPU1,2に対応するフリップフ
ロップ22の出力Q,がハイレベルのときにCPU1,2からア
クセス要求信号A,Bが出力された場合、いずれかのフリ
ップフロップ25,26がセットされ、このときにCPU1,2に
ラッチしてあるアドレスへのアクセスが許容されるので
ある。なお、夫々のCPU1,2は周辺回路であるアドレスラ
ッチを含んたものでおり、このアドレスラッチにアクセ
スするアドレスをラッチするようにしてある。また、夫
々のフリップフロップ25,26の反転出力は他方のフリ
ップフロップ25,26に接続されたアンドゲート23,24のイ
ンヒビット端子に入力され、一方のCPUがアクセスして
いるときには、他方のCPUはアクセスすることができな
いようにしてある。さらに、アクセスが終了したときに
CPU1,2から出力される終了信号E1，E2によって夫々のフ
リップフロップ25,26がリセットされる。このマルチCPU
システムでは、割り当てられた時間帯にアクセスしなか
った場合に待ち時間が生じるだけで従来のマルチCPUシ
ステムよりはデータの受け渡し時間が改善されている。
ところが、このマルチCPUシステムにおいても、一方のC
PUがアクセスを行っている場合、そのアクセスするアド
レスが同一であるか否かに拘わらず、他方のCPUは待機
状態になり、情報処理に時間を要する問題は残ってい
る。
ムであり、このマルチCPUシステム以前のマルチCPUシス
テムではデータの受け渡しに時間を要する点に着目し、
これを改善するようにしたものである。このマルチCPU
システムでは、非同期で共有メモリ３とのアクセスを行
う２つのCPU1,2が共有メモリ３をアクセスする時間帯を
交互に割付け、例えばCPU1が共有メモリ３とアクセスす
るように割付けた時間帯にCPU1からアクセス要求が為さ
れたときに、CPU1による共有メモリ３へのアクセスを許
容するようにしたものである。このマルチCPUシステム
では、連続パルスを発するパルス発生部21と、このパル
ス発生部21からの出力で交互にセット，リセットされる
フリップフロップ22と、フリップフロップ22の夫々の出
力とCPU1,2からのアクセス要求信号A,Bとのアンドをと
るアンドゲート23,24と、このアンドゲート23,24の夫々
の出力によりセットされるフリップフロップ25,26と、
フリップフロップ25,26のいずれがセットされているか
でCPU1,2のいずれかのアドレスを選択して、このアドレ
スへのCPU1,2のアクセスを許容するアドレスセレクタ27
とを備えている。つまり、CPU1,2に対応するフリップフ
ロップ22の出力Q,がハイレベルのときにCPU1,2からア
クセス要求信号A,Bが出力された場合、いずれかのフリ
ップフロップ25,26がセットされ、このときにCPU1,2に
ラッチしてあるアドレスへのアクセスが許容されるので
ある。なお、夫々のCPU1,2は周辺回路であるアドレスラ
ッチを含んたものでおり、このアドレスラッチにアクセ
スするアドレスをラッチするようにしてある。また、夫
々のフリップフロップ25,26の反転出力は他方のフリ
ップフロップ25,26に接続されたアンドゲート23,24のイ
ンヒビット端子に入力され、一方のCPUがアクセスして
いるときには、他方のCPUはアクセスすることができな
いようにしてある。さらに、アクセスが終了したときに
CPU1,2から出力される終了信号E1，E2によって夫々のフ
リップフロップ25,26がリセットされる。このマルチCPU
システムでは、割り当てられた時間帯にアクセスしなか
った場合に待ち時間が生じるだけで従来のマルチCPUシ
ステムよりはデータの受け渡し時間が改善されている。
ところが、このマルチCPUシステムにおいても、一方のC
PUがアクセスを行っている場合、そのアクセスするアド
レスが同一であるか否かに拘わらず、他方のCPUは待機
状態になり、情報処理に時間を要する問題は残ってい
る。
そこで、一のCPUからアクセスされているときに、他
のCPUが同一アドレスに対してアクセスを行った（以
下、この状態を競合状態と呼ぶ）場合に、他のCPUのア
クセスを待たせる調停信号を出力して調停を行う競合調
停端子としてのビジー（Busy）端子を備えたデュアルポ
ートメモリである共有メモリ３を用いたマルチCPUシス
テムがある。この共有メモリ３としては例えば富士通製
MB8421がある。つまり、この共有メモリ３は、アドレス
とチップセレクト（▲▼）信号が競合した場合に、
先着したCPUに制御権を与え、他方のCPUに対してはビジ
ー信号▲▼をローレベルにしてアクセスを待た
せる。なお、このマルチCPUシステムでは、第12図に示
すように、この共有メモリ３を用いて、上記CPU1,2と共
有メモリ３を介して相互に情報の受け渡しを行うように
してある。ところで、上述したCPU1,2は例えばインテル
系8085,8086等で、これらのCPU1,2はレディー（Ready）
端子（アクセス可能であればハイレベルになる）を備え
ており、このレディー端子を共有メモリ３が備えるビジ
ー（▲▼）端子に直結することにより、共有メ
モリ３の競合調停を容易に実現することができるように
なっている。つまり、このマルチCPUシステムでは、例
えばCPU1が共有メモリ３とアクセスを行っており、CPU2
が共有メモリ３の同一アドレスをアクセスした場合、共
有メモリ３はCPUに対してビジー（Busy）信号▲
▼をローレベルにして、CPU2のアクセスをウエイト
状態にし、CPU1のアクセスが完了するまでCPU2のアクセ
スを待たせる。従って、CPU2はCPU1のアクセスが完了、
つまりビジー信号▲▼がハイレベルとなった
後初めてアクセスが開始される。つまり、上述のように
して共有メモリ３の同一アドレスに対する同時アクセス
が発生した場合の調停が行われていた。なお、第12図中
の制御信号Cntは、リード（Read）信号▲▼、ライ
ト（Write）信号▲▼、及びチップセレクト信号▲
▼などである。
のCPUが同一アドレスに対してアクセスを行った（以
下、この状態を競合状態と呼ぶ）場合に、他のCPUのア
クセスを待たせる調停信号を出力して調停を行う競合調
停端子としてのビジー（Busy）端子を備えたデュアルポ
ートメモリである共有メモリ３を用いたマルチCPUシス
テムがある。この共有メモリ３としては例えば富士通製
MB8421がある。つまり、この共有メモリ３は、アドレス
とチップセレクト（▲▼）信号が競合した場合に、
先着したCPUに制御権を与え、他方のCPUに対してはビジ
ー信号▲▼をローレベルにしてアクセスを待た
せる。なお、このマルチCPUシステムでは、第12図に示
すように、この共有メモリ３を用いて、上記CPU1,2と共
有メモリ３を介して相互に情報の受け渡しを行うように
してある。ところで、上述したCPU1,2は例えばインテル
系8085,8086等で、これらのCPU1,2はレディー（Ready）
端子（アクセス可能であればハイレベルになる）を備え
ており、このレディー端子を共有メモリ３が備えるビジ
ー（▲▼）端子に直結することにより、共有メ
モリ３の競合調停を容易に実現することができるように
なっている。つまり、このマルチCPUシステムでは、例
えばCPU1が共有メモリ３とアクセスを行っており、CPU2
が共有メモリ３の同一アドレスをアクセスした場合、共
有メモリ３はCPUに対してビジー（Busy）信号▲
▼をローレベルにして、CPU2のアクセスをウエイト
状態にし、CPU1のアクセスが完了するまでCPU2のアクセ
スを待たせる。従って、CPU2はCPU1のアクセスが完了、
つまりビジー信号▲▼がハイレベルとなった
後初めてアクセスが開始される。つまり、上述のように
して共有メモリ３の同一アドレスに対する同時アクセス
が発生した場合の調停が行われていた。なお、第12図中
の制御信号Cntは、リード（Read）信号▲▼、ライ
ト（Write）信号▲▼、及びチップセレクト信号▲
▼などである。
ところが、所謂１チップマイコンと呼ばれるCPU（例
えば、インテル系8031等）の場合には、上記レディー端
子及びそれに類する端子が設けられておらず、上述した
CPUのように共有メモリ３のビジー端子をCPUのレディー
端子と直結して共有メモリ３の競合調停を行うことがで
きなかった。
えば、インテル系8031等）の場合には、上記レディー端
子及びそれに類する端子が設けられておらず、上述した
CPUのように共有メモリ３のビジー端子をCPUのレディー
端子と直結して共有メモリ３の競合調停を行うことがで
きなかった。
［発明が解決しようとする課題］ 本発明は上述の点に鑑みて為されたものであり、その
目的とするところは、制御端子を備えていない所謂１チ
ップマイコンを用いた場合でも共有メモリの競合調停を
行うことができる共有メモリ制御方式を提供することに
ある。
目的とするところは、制御端子を備えていない所謂１チ
ップマイコンを用いた場合でも共有メモリの競合調停を
行うことができる共有メモリ制御方式を提供することに
ある。
［課題を解決するための手段］ 上記目的を達成するために、本発明はCPUと共有メモ
リとの間でデータの読み出しあるいは書き込みを行う際
に、上記データのアドレス及びそのデータを夫々一旦ラ
ッチするアクセス調停用ラッチと、上記共有メモリの競
合調停端子から出力される調停信号に応じて上記アクセ
ス調停用ラッチと共有メモリとの間でのデータの読み出
しあるいは書き込みのタイミングを制御するタイミング
制御回路とを制御端子を備えていないCPUと共有メモリ
との間に設けてある。
リとの間でデータの読み出しあるいは書き込みを行う際
に、上記データのアドレス及びそのデータを夫々一旦ラ
ッチするアクセス調停用ラッチと、上記共有メモリの競
合調停端子から出力される調停信号に応じて上記アクセ
ス調停用ラッチと共有メモリとの間でのデータの読み出
しあるいは書き込みのタイミングを制御するタイミング
制御回路とを制御端子を備えていないCPUと共有メモリ
との間に設けてある。
［作用］ 上述のように制御端子を備えていないCPUと共有メモ
リとの間にアクセス調停用ラッチとタイミング制御回路
とを備えることにより、制御端子を備えていないCPUと
共有メモリとの間でデータの読み出しあるいは書き込み
を行う場合に、共有メモリの競合調停端子出力を見て上
記タイミング制御回路が競合の有無に応じてアクセス調
停用ラッチと共有メモリとの間のデータの読み出しある
いは書き込みのタイミング制御を適宜行うことにより、
所謂１チップマイコンを用いた場合でも共有メモリの競
合調停を行うことができるようにしたものである。
リとの間にアクセス調停用ラッチとタイミング制御回路
とを備えることにより、制御端子を備えていないCPUと
共有メモリとの間でデータの読み出しあるいは書き込み
を行う場合に、共有メモリの競合調停端子出力を見て上
記タイミング制御回路が競合の有無に応じてアクセス調
停用ラッチと共有メモリとの間のデータの読み出しある
いは書き込みのタイミング制御を適宜行うことにより、
所謂１チップマイコンを用いた場合でも共有メモリの競
合調停を行うことができるようにしたものである。
（実施例１） 第１図乃至第７図に本発明の一実施例を示す。本実施
例も、共有メモリ３として他のCPUが共有メモリの同一
アドレスに対してアクセスを行った場合に、他のCPUの
アクセスを待たせる調停信号を出力して調停を行う競合
調停を備えたデュアルポートメモリを用いたものであ
り、上述したレディー端子及びそれに類する端子が設け
られてないな所謂１チップマイコンであるCPU1と、レデ
ィー端子を備えるCPU2との間で上記共有メモリ３を介し
て相互に情報の受け渡しを行うものである。そして、上
記CPU1と共有メモリ３の間で相互に情報の受け渡しを行
う場合には、CPU1,2との間での競合調停を行う必要があ
るので次の構成を備えている。つまり、本実施例におい
ては、CPU1と共有メモリ３との間でデータの読み出しあ
るいは書き込みを行う際に、上記データのアドレス及び
そのデータを夫々一旦ラッチするアクセス調停用ラッチ
を設けると共に、上記共有メモリ３の競合調停端子であ
るビジー端子▲▼から出力される調停信号に
応じて上記アクセス調停用ラッチと共有メモリ３との間
でのデータの読み出しあるいは書き込みのタイミングを
制御するタイミング制御回路18を設けてある。上記アク
セス調停用ラッチとしては、CPU1から共有メモリ３にデ
ータを書き込む場合及び読み出す場合に、そのデータの
アドレスをラッチするラッチ４と、共有メモリ３にその
データを書き込む場合にそのデータを一旦ラッチするＤ
フリップフロップ（以下、Ｄ−FFと呼び、これらＤ−FF
出力はスリーステート出力となっている）５と、共有メ
モリ３からデータを読み出す場合にそのデータを一旦ラ
ッチするＤ−FF6とで構成してある。タイミング制御回
路18は、CPU1からリード信号▲▼あるいはライト信
号▲▼が出されたときに、CPU2と競合（CPU2が先
着）している場合にビジー信号▲▼が競合な
しの状態になるまで、上記Ｄ−FF5,6と共有メモリ３と
のデータの受け渡しを待たせるもので、負論理のアンド
回路7,8、ノア回路９、オア回路10〜14、抵抗R1，R2及
びコンデンサC1，C2で構成してある。
例も、共有メモリ３として他のCPUが共有メモリの同一
アドレスに対してアクセスを行った場合に、他のCPUの
アクセスを待たせる調停信号を出力して調停を行う競合
調停を備えたデュアルポートメモリを用いたものであ
り、上述したレディー端子及びそれに類する端子が設け
られてないな所謂１チップマイコンであるCPU1と、レデ
ィー端子を備えるCPU2との間で上記共有メモリ３を介し
て相互に情報の受け渡しを行うものである。そして、上
記CPU1と共有メモリ３の間で相互に情報の受け渡しを行
う場合には、CPU1,2との間での競合調停を行う必要があ
るので次の構成を備えている。つまり、本実施例におい
ては、CPU1と共有メモリ３との間でデータの読み出しあ
るいは書き込みを行う際に、上記データのアドレス及び
そのデータを夫々一旦ラッチするアクセス調停用ラッチ
を設けると共に、上記共有メモリ３の競合調停端子であ
るビジー端子▲▼から出力される調停信号に
応じて上記アクセス調停用ラッチと共有メモリ３との間
でのデータの読み出しあるいは書き込みのタイミングを
制御するタイミング制御回路18を設けてある。上記アク
セス調停用ラッチとしては、CPU1から共有メモリ３にデ
ータを書き込む場合及び読み出す場合に、そのデータの
アドレスをラッチするラッチ４と、共有メモリ３にその
データを書き込む場合にそのデータを一旦ラッチするＤ
フリップフロップ（以下、Ｄ−FFと呼び、これらＤ−FF
出力はスリーステート出力となっている）５と、共有メ
モリ３からデータを読み出す場合にそのデータを一旦ラ
ッチするＤ−FF6とで構成してある。タイミング制御回
路18は、CPU1からリード信号▲▼あるいはライト信
号▲▼が出されたときに、CPU2と競合（CPU2が先
着）している場合にビジー信号▲▼が競合な
しの状態になるまで、上記Ｄ−FF5,6と共有メモリ３と
のデータの受け渡しを待たせるもので、負論理のアンド
回路7,8、ノア回路９、オア回路10〜14、抵抗R1，R2及
びコンデンサC1，C2で構成してある。
以下、本実施例の動作を説明する。まず、CPU1から共
有メモリ３にデータを書き込む場合で、CPU2と競合がな
いとき、あるいはCPU2との競合があってもCPU1の方が先
着であるときについて第２図に従って説明する。CPU1が
共有メモリ３をアクセスする場合、第２図（ｂ），
（ｃ）に示すように、CPU1のチップセレクト出力▲
▼とライト信号▲▼とがローレベルになり、このチ
ップセレクト出力▲▼とライト信号▲▼とのア
ンドをアンド回路８でとった出力▲▼が第２図
（ｅ）に示すようにローレベルになると共に、ノア回路
９出力CORWが同図（ｆ）に示すようにハイレベル状態に
なる。上記書き込まれるデータのアドレスは上記ノア回
路９出力のCORWの立ち上がりにより第２図（ｈ）に示す
ようにラッチ４にラッチされる。なお、書き込まれるデ
ータ自体は、アンド回路８出力▲▼の立ち上が
りによりＤ−FF5にラッチされる。
有メモリ３にデータを書き込む場合で、CPU2と競合がな
いとき、あるいはCPU2との競合があってもCPU1の方が先
着であるときについて第２図に従って説明する。CPU1が
共有メモリ３をアクセスする場合、第２図（ｂ），
（ｃ）に示すように、CPU1のチップセレクト出力▲
▼とライト信号▲▼とがローレベルになり、このチ
ップセレクト出力▲▼とライト信号▲▼とのア
ンドをアンド回路８でとった出力▲▼が第２図
（ｅ）に示すようにローレベルになると共に、ノア回路
９出力CORWが同図（ｆ）に示すようにハイレベル状態に
なる。上記書き込まれるデータのアドレスは上記ノア回
路９出力のCORWの立ち上がりにより第２図（ｈ）に示す
ようにラッチ４にラッチされる。なお、書き込まれるデ
ータ自体は、アンド回路８出力▲▼の立ち上が
りによりＤ−FF5にラッチされる。
次に、実際の共有メモリ３への書き込みについて説明
する。この実際のデータの書き込みは第２図（ｇ）に示
すオア回路13出力▲▼にて行われる。この場合に
は、CPU2との競合がないか、あるいはCPU1の方がCPU2よ
りも先着した場合であるから、ビジー信号▲
▼はハイレベルで、従ってオア回路13出力▲▼は
アンド回路８出力▲▼がローレベルとなると同
時にローレベルとなる。よって、上記オア回路13出力▲
▼が接続された共有メモリ３のライト端子▲
▼及びＤ−FF5の出力エネーブル▲▼がローレベ
ルとなる。また、このとき上記オア回路13出力▲
▼を一方の入力とするオア回路14出力もローレベルとな
り、オア回路14出力が接続された共有メモリ３のチップ
セレクト端子▲▼が第２図（ｊ）に示すようにロ
ーレベルになるので、CPU1からライト信号▲▼が入
力されると同時に共有メモリ３へのデータの書き込みが
可能となる。そして、CPU1のライト信号▲▼が立ち
上がると、アンド回路８出力▲▼も立ち上が
り、Ｄ−FF5にデータがラッチされる。このとき、オア
回路12に入力されるビジー信号▲▼及びアン
ド回路８出力▲▼が共にハイレベルとなるの
で、オア回路12出力はハイレベルになる。しかし、オア
回路13出力▲▼は、抵抗R2とコンデンサC2の時定
数τ2の期間ローレベルに保持され、この時定数τ2だけ
遅れて立ち上がるオア回路13出力▲▼にて共有メ
モリ３への実際のデータの書き込みが行われる。なお、
上記時定数τ2は共有メモリ３の書き込みに要する時間
に設定してある。ところで、上記CPU1が書き込みを行っ
ている期間に、CPU2から共有メモリ３の同一アドレスに
対する同時アクセスが発生した場合には、第２図（ｋ）
に示すように共有メモリ３のCPU2のレディー端子に直結
されたビジー端子▲▼がローレベルとなり、
CPU2のアクセスはCPU1の書き込みが終了するまで待たさ
れる。なお、競合がない場合には、第２図（ｋ）中の一
点鎖線に示すようにビジー信号▲▼はハイレ
ベル状態のままである。また、第２図（ｋ）中の時間t1
は、共有メモリ３の競合状態の解除に要する遅れ時間で
ある。
する。この実際のデータの書き込みは第２図（ｇ）に示
すオア回路13出力▲▼にて行われる。この場合に
は、CPU2との競合がないか、あるいはCPU1の方がCPU2よ
りも先着した場合であるから、ビジー信号▲
▼はハイレベルで、従ってオア回路13出力▲▼は
アンド回路８出力▲▼がローレベルとなると同
時にローレベルとなる。よって、上記オア回路13出力▲
▼が接続された共有メモリ３のライト端子▲
▼及びＤ−FF5の出力エネーブル▲▼がローレベ
ルとなる。また、このとき上記オア回路13出力▲
▼を一方の入力とするオア回路14出力もローレベルとな
り、オア回路14出力が接続された共有メモリ３のチップ
セレクト端子▲▼が第２図（ｊ）に示すようにロ
ーレベルになるので、CPU1からライト信号▲▼が入
力されると同時に共有メモリ３へのデータの書き込みが
可能となる。そして、CPU1のライト信号▲▼が立ち
上がると、アンド回路８出力▲▼も立ち上が
り、Ｄ−FF5にデータがラッチされる。このとき、オア
回路12に入力されるビジー信号▲▼及びアン
ド回路８出力▲▼が共にハイレベルとなるの
で、オア回路12出力はハイレベルになる。しかし、オア
回路13出力▲▼は、抵抗R2とコンデンサC2の時定
数τ2の期間ローレベルに保持され、この時定数τ2だけ
遅れて立ち上がるオア回路13出力▲▼にて共有メ
モリ３への実際のデータの書き込みが行われる。なお、
上記時定数τ2は共有メモリ３の書き込みに要する時間
に設定してある。ところで、上記CPU1が書き込みを行っ
ている期間に、CPU2から共有メモリ３の同一アドレスに
対する同時アクセスが発生した場合には、第２図（ｋ）
に示すように共有メモリ３のCPU2のレディー端子に直結
されたビジー端子▲▼がローレベルとなり、
CPU2のアクセスはCPU1の書き込みが終了するまで待たさ
れる。なお、競合がない場合には、第２図（ｋ）中の一
点鎖線に示すようにビジー信号▲▼はハイレ
ベル状態のままである。また、第２図（ｋ）中の時間t1
は、共有メモリ３の競合状態の解除に要する遅れ時間で
ある。
次に、CPU1,2が競合し、しかもCPU2が先着してアクセ
スした場合について第３図に従って説明する。この場合
にはラッチ４にラッチされたデータのアドレスが共有メ
モリ３に読み出された状態で、第３図（ｇ）に示すよう
にビジー信号▲▼がローレベルになるため、
同図（ｅ）に示すようにアンド回路８出力▲▼
が立ち上がっても、同図（ｈ）に示すようにオア回路13
出力▲▼が立ち上がらない。従って、CPU1からの
データの書き込みはCPU2のアクセスが終了するまで待た
されることになる。そして、ビジー信号▲▼
が第３図（ｇ）に示すように立ち上がると、上述したよ
うに時定数τ2遅れてオア回路13出力▲▼が立ち
上がる（同図（ｈ））ことにより、Ｄ−FF5にラッチさ
れたデータが共有メモリ３に書き込まれる。
スした場合について第３図に従って説明する。この場合
にはラッチ４にラッチされたデータのアドレスが共有メ
モリ３に読み出された状態で、第３図（ｇ）に示すよう
にビジー信号▲▼がローレベルになるため、
同図（ｅ）に示すようにアンド回路８出力▲▼
が立ち上がっても、同図（ｈ）に示すようにオア回路13
出力▲▼が立ち上がらない。従って、CPU1からの
データの書き込みはCPU2のアクセスが終了するまで待た
されることになる。そして、ビジー信号▲▼
が第３図（ｇ）に示すように立ち上がると、上述したよ
うに時定数τ2遅れてオア回路13出力▲▼が立ち
上がる（同図（ｈ））ことにより、Ｄ−FF5にラッチさ
れたデータが共有メモリ３に書き込まれる。
CPU1にて共有メモリ３からデータの読み出しを行う動
作について説明する。なお、まず競合がないか、あるい
は競合があってもCPU1の方が先着である場合について第
４図に従って説明する。データの読み出しを行う場合、
第４図（ｂ），（ｃ）に示すようにCPU1のリード信号▲
▼及びチップセレクト信号▲▼が共にローレベ
ルとなり、従って同図（ｅ）に示すようにアンド回路７
出力▲▼がローレベルになる。このとき、ノア
回路９出力CORWが第４図（ｆ）に示すようにハイレベル
に立ち上がるため、読み出しを行うデータのアドレスは
ラッチ４にラッチされる。また、読み出すデータをラッ
チするＤ−FF6の出力イネーブル端子▲▼には、ア
ンド回路７出力▲▼が入力されているので、ア
ンド回路７出力▲▼によりＤ−FF6にラッチさ
れたデータがCPU1に読み出される。なお、このときＤ−
FF6には共有メモリ３との間で前回に読み出し動作を行
ったときのデータがラッチされており、従って上記CPU1
による読み出し動作では１回前にアクセスしたときのデ
ータを読み出すことになる。このように、本実施例にお
ける読み出しについては、共有メモリ３の２回のアクセ
スによりデータの読み出しが行われる。そして、第４図
（ｅ）に示すようにアンド回路７出力▲▼が立
ち上がると、抵抗R1及びコンデンサC1の時定数τ1だけ
遅れて第４図（ｇ）に示すようにオア回路11出力▲
▼が立ち上がり、このオア回路11出力▲▼がＤ
−FF6のクロック端子CKに入力されることにより、共有
メモリ３からのデータがＤ−FF6に書き込まれる。な
お、上記時定数τ1は共有メモリ３の読み出しに要する
時間に設定してある。また、共有メモリ３の出力イネー
ブル端子▲▼にはオア回路11出力▲▼が入
力され、チップセレクト端子▲▼にはオア回路14
出力が入力されている。なお、CPU2が競合した場合に
は、上述した書き込み動作時の場合と同様に第４図
（ｌ）に示すようにビジー端子▲▼がローレ
ベルになる。
作について説明する。なお、まず競合がないか、あるい
は競合があってもCPU1の方が先着である場合について第
４図に従って説明する。データの読み出しを行う場合、
第４図（ｂ），（ｃ）に示すようにCPU1のリード信号▲
▼及びチップセレクト信号▲▼が共にローレベ
ルとなり、従って同図（ｅ）に示すようにアンド回路７
出力▲▼がローレベルになる。このとき、ノア
回路９出力CORWが第４図（ｆ）に示すようにハイレベル
に立ち上がるため、読み出しを行うデータのアドレスは
ラッチ４にラッチされる。また、読み出すデータをラッ
チするＤ−FF6の出力イネーブル端子▲▼には、ア
ンド回路７出力▲▼が入力されているので、ア
ンド回路７出力▲▼によりＤ−FF6にラッチさ
れたデータがCPU1に読み出される。なお、このときＤ−
FF6には共有メモリ３との間で前回に読み出し動作を行
ったときのデータがラッチされており、従って上記CPU1
による読み出し動作では１回前にアクセスしたときのデ
ータを読み出すことになる。このように、本実施例にお
ける読み出しについては、共有メモリ３の２回のアクセ
スによりデータの読み出しが行われる。そして、第４図
（ｅ）に示すようにアンド回路７出力▲▼が立
ち上がると、抵抗R1及びコンデンサC1の時定数τ1だけ
遅れて第４図（ｇ）に示すようにオア回路11出力▲
▼が立ち上がり、このオア回路11出力▲▼がＤ
−FF6のクロック端子CKに入力されることにより、共有
メモリ３からのデータがＤ−FF6に書き込まれる。な
お、上記時定数τ1は共有メモリ３の読み出しに要する
時間に設定してある。また、共有メモリ３の出力イネー
ブル端子▲▼にはオア回路11出力▲▼が入
力され、チップセレクト端子▲▼にはオア回路14
出力が入力されている。なお、CPU2が競合した場合に
は、上述した書き込み動作時の場合と同様に第４図
（ｌ）に示すようにビジー端子▲▼がローレ
ベルになる。
また、CPU1,2が競合し、CPU2の方が先着である場合に
は、第５図（ｇ）に示すようにビジー信号▲
▼が立ち上がった後時定数τ1遅れた時に、共有メモリ
３からＤ−FF6にデータが読み出される。このように本
実施例によれば、レディー端子を備えていないCPU1と共
有メモリ３との間でデータの読み出しあるいは書き込み
を行う場合に、共有メモリ３のビジー端子の出力を見て
上記タイミング制御回路18が競合の有無に応じてラッチ
４と共有メモリ３との間のデータの読み出しあるいは書
き込みのタイミング制御を適宜行うことができ、このた
め所謂１チップマイコンを用いた場合でも共有メモリ３
の競合調停を行うことができる。
は、第５図（ｇ）に示すようにビジー信号▲
▼が立ち上がった後時定数τ1遅れた時に、共有メモリ
３からＤ−FF6にデータが読み出される。このように本
実施例によれば、レディー端子を備えていないCPU1と共
有メモリ３との間でデータの読み出しあるいは書き込み
を行う場合に、共有メモリ３のビジー端子の出力を見て
上記タイミング制御回路18が競合の有無に応じてラッチ
４と共有メモリ３との間のデータの読み出しあるいは書
き込みのタイミング制御を適宜行うことができ、このた
め所謂１チップマイコンを用いた場合でも共有メモリ３
の競合調停を行うことができる。
ところで、第６図に示す回路としても同様の効果が得
られる。このタイミング制御回路18では、アンド回路８
の夫々の出力▲▼でプリセットされ、アンド回
路７の出力▲▼でクリアされるＤ−FF15を備
え、夫々の出力Q,とビジー信号▲▼とのア
ンドをアンド回路16,17でとり、このアンド回路16,17の
出力をオア回路10,12に入力するようにし、CPU1のデー
タの読み出し及び書き込み動作の夫々の動作時にビジー
信号▲▼が後段回路の読み出し側及び書き込
み側だけに供給されるようにしたものであり、アンド回
路16,17の出力タイミングはビジー信号▲▼
と同じである。従って、この回路の動作は、ビジー信号
▲▼がアンド回路16,17の出力に変わるだけ
で、上述の実施例と同じ動作となる。
られる。このタイミング制御回路18では、アンド回路８
の夫々の出力▲▼でプリセットされ、アンド回
路７の出力▲▼でクリアされるＤ−FF15を備
え、夫々の出力Q,とビジー信号▲▼とのア
ンドをアンド回路16,17でとり、このアンド回路16,17の
出力をオア回路10,12に入力するようにし、CPU1のデー
タの読み出し及び書き込み動作の夫々の動作時にビジー
信号▲▼が後段回路の読み出し側及び書き込
み側だけに供給されるようにしたものであり、アンド回
路16,17の出力タイミングはビジー信号▲▼
と同じである。従って、この回路の動作は、ビジー信号
▲▼がアンド回路16,17の出力に変わるだけ
で、上述の実施例と同じ動作となる。
（実施例２） 第８図及び第９図に本発明の他の実施例を示す。上述
の実施例でのCPU1の共有メモリ３への書き込み動作をプ
ログラムで示すと次のようになる。なお、このプログラ
ム例はインテル系8031を用いた場合を示す。
の実施例でのCPU1の共有メモリ３への書き込み動作をプ
ログラムで示すと次のようになる。なお、このプログラ
ム例はインテル系8031を用いた場合を示す。
MOV A,＃DATA1 …step1 MOV DPTR,＃Add.1 …step2 MOVX ＠DPTR,A …step3 MOV A,＃DATA2 …step4 MOV DPTR,＃Add.2 …step5 MOVX ＠DPTR,A …step6 つまり、上記プログラムの動作は、 step1で書き込みデータ（DATA1）を設定 step2で書き込みアドレス（add.1）を設定 step3でadd.1へのデータ（DATA1）の書き込み step4で次の書き込みデータ（DATA2）を設定 step5で次の買い込みアドレス（add.2）を設定 step6でaad.2へのデータ（DATA2）の書き込み というものである。
上述の第１図実施例では、第７図（ａ）に示すように
CPU1が書き込み実行する（step3）前に、同図（ｅ）に
示すようにCPU2が同一アドレスに対してアクセスを始め
ている場合、同図（ｄ）に示すように共有メモリ３のビ
ジー端子▲▼はローレベルとなる。そして、
CPU2のアクセスが完了すると、遅れ時間t1にビジー端子
▲▼がハイレベルに戻る。その後、上述のタ
イミング制御回路18により共有メモリ３への書き込み可
能時間τ2後にライト端子▲▼，チップセレク端
子▲▼はハイレベルに戻る。
CPU1が書き込み実行する（step3）前に、同図（ｅ）に
示すようにCPU2が同一アドレスに対してアクセスを始め
ている場合、同図（ｄ）に示すように共有メモリ３のビ
ジー端子▲▼はローレベルとなる。そして、
CPU2のアクセスが完了すると、遅れ時間t1にビジー端子
▲▼がハイレベルに戻る。その後、上述のタ
イミング制御回路18により共有メモリ３への書き込み可
能時間τ2後にライト端子▲▼，チップセレク端
子▲▼はハイレベルに戻る。
ところで、このようにライト端子▲▼等がハイ
レベルに戻るまでに第２図（ａ）の破線にて示すように
次の書き込みが開始される（step6）と、同図（ｃ），
（ｄ）に示すようにライト端子▲▼及びチップセ
レクト▲▼は破線で示すようにローレベルのまま
で、次のデータ（DATA2）の書き込み動作に入ってしま
う。つまり、このような場合、先のデータ（DATA1）の
書き込みができなくなるのである。このような状態が発
生するのは、 T2＋t1＋τ2＞T1 となる場合がある。通常、CPU2としては任意のCPUを想
定しているので、アクセス時間T2の長いCPU2である場合
は上記条件を満たし、CPU1からの書き込みは保証されな
いことになる。このことは、読み出し時にも同様に発生
する可能性がある。
レベルに戻るまでに第２図（ａ）の破線にて示すように
次の書き込みが開始される（step6）と、同図（ｃ），
（ｄ）に示すようにライト端子▲▼及びチップセ
レクト▲▼は破線で示すようにローレベルのまま
で、次のデータ（DATA2）の書き込み動作に入ってしま
う。つまり、このような場合、先のデータ（DATA1）の
書き込みができなくなるのである。このような状態が発
生するのは、 T2＋t1＋τ2＞T1 となる場合がある。通常、CPU2としては任意のCPUを想
定しているので、アクセス時間T2の長いCPU2である場合
は上記条件を満たし、CPU1からの書き込みは保証されな
いことになる。このことは、読み出し時にも同様に発生
する可能性がある。
そこで、本実施例ではラッチ４にラッチされたアドレ
スのデータの共有メモリ３への書き込みあるいは読み出
しが完了したことを、CPU1がタイミング制御回路18のオ
ア回路14の出力▲▼から検知し、上記書き込みあ
るいは読み出しが完了しない限り、次のアクセスを行わ
ないようにしてある。このため、CPU1の入力ポートPort
1にタイミング制御回路18のオア回路14の出力▲
▼を入力して、書き込み完了を検知し、ラッチ４にラッ
チされたアドレスのデータの共有メモリ３への書き込み
あるいは読み出しが完了しない限り、次のアクセスを行
わないようにする制御手段をCPU1のロジック回路でソフ
トウェア的に構成してある。
スのデータの共有メモリ３への書き込みあるいは読み出
しが完了したことを、CPU1がタイミング制御回路18のオ
ア回路14の出力▲▼から検知し、上記書き込みあ
るいは読み出しが完了しない限り、次のアクセスを行わ
ないようにしてある。このため、CPU1の入力ポートPort
1にタイミング制御回路18のオア回路14の出力▲
▼を入力して、書き込み完了を検知し、ラッチ４にラッ
チされたアドレスのデータの共有メモリ３への書き込み
あるいは読み出しが完了しない限り、次のアクセスを行
わないようにする制御手段をCPU1のロジック回路でソフ
トウェア的に構成してある。
本実施例の書き込み動作のプログラムは次のようにな
る。
る。
MOV A,＃DATA1 …step1 MOV DPTR,＃Add.1 …step2 MOVX ＠DPTR,A …step3 MOV A,＃DATA2 …step4 MOV DPTR,＃Add.2 …step5 JNB Port1,＄ …step6 MOVX ＠DPTA,A …step7 このプログラムのstep1〜step5までは上述の第１の実
施例の場合と同様であり、 step6で前回の書き込み（Add.1）が完了するまで待つ step7でAdd.2へのデータ（DATA2）の書き込み というプログラムを実行する。つまり、上述の第１の実
施例の動作で説明したような場合にも、CPU1は次のアク
セス（step7）を始める前に、先のアクセス（step3）の
完了を検知し、即ちオア回路14の出力▲▼が第９
図（ｃ）に示すようにハイレベルになったことを、この
出力▲▼が入力される入力ポートPort1の入力信
号状態から知り、書き込みの実行の完了後に、同図
（ａ）に示すように次のアクセスを実行するようにして
ある。従って、第１の実施例のように先のアクセスが実
行できなくなるということがない。
施例の場合と同様であり、 step6で前回の書き込み（Add.1）が完了するまで待つ step7でAdd.2へのデータ（DATA2）の書き込み というプログラムを実行する。つまり、上述の第１の実
施例の動作で説明したような場合にも、CPU1は次のアク
セス（step7）を始める前に、先のアクセス（step3）の
完了を検知し、即ちオア回路14の出力▲▼が第９
図（ｃ）に示すようにハイレベルになったことを、この
出力▲▼が入力される入力ポートPort1の入力信
号状態から知り、書き込みの実行の完了後に、同図
（ａ）に示すように次のアクセスを実行するようにして
ある。従って、第１の実施例のように先のアクセスが実
行できなくなるということがない。
［発明の効果］ 本発明は上述のように、制御端子を備えていないCPU
と共有メモリとの間でデータの読み出しあるいは書き込
みを行う際に、上記データのアドレス及びそのデータを
夫々一旦ラッチするアクセス調停用ラッチを設けると共
に、上記共有メモリの競合調停端子から出力される調停
信号に応じて上記アクセス調停用ラッチと共有メモリと
の間でのデータの読み出しあるいは書き込みのタイミン
グを制御するタイミング制御回路を設けてあるので、上
記制御端子を備えていないCPUと共有メモリとの間でデ
ータの読み出しあるいは書き込みを行う場合に、共有メ
モリの競合調停端子出力を見て上記タイミング制御回路
が競合の有無に応じてアクセス調停用ラッチと共有メモ
リとの間のデータの読み出しあるいは書き込みのタイミ
ング制御を適宜行うことができ、このため所謂１チップ
マイコンを用いた場合でも共有メモリの競合調停を行う
ことができるという効果がある。
と共有メモリとの間でデータの読み出しあるいは書き込
みを行う際に、上記データのアドレス及びそのデータを
夫々一旦ラッチするアクセス調停用ラッチを設けると共
に、上記共有メモリの競合調停端子から出力される調停
信号に応じて上記アクセス調停用ラッチと共有メモリと
の間でのデータの読み出しあるいは書き込みのタイミン
グを制御するタイミング制御回路を設けてあるので、上
記制御端子を備えていないCPUと共有メモリとの間でデ
ータの読み出しあるいは書き込みを行う場合に、共有メ
モリの競合調停端子出力を見て上記タイミング制御回路
が競合の有無に応じてアクセス調停用ラッチと共有メモ
リとの間のデータの読み出しあるいは書き込みのタイミ
ング制御を適宜行うことができ、このため所謂１チップ
マイコンを用いた場合でも共有メモリの競合調停を行う
ことができるという効果がある。
第１図は本発明の一実施例の回路図、第２図及び第３図
は同上の書き込み動作の説明図、第４図及び第５図は同
上の読み出し動作の説明図、第６図は別のタイミング制
御回路を示す回路図、第７図は同上の動作説明図、第８
図は他の実施例の回路図、第９図は同上の動作説明図、
第10図は従来例の回路図、第11図は他の従来例の回路
図、第12図はさらに他の従来例の概略構成図である。1,
2はCPU、３は共有メモリ、４はラッチ、5,6はＤ−FF、1
8はタイミング制御回路、▲▼，▲
▼はビジー端子である。
は同上の書き込み動作の説明図、第４図及び第５図は同
上の読み出し動作の説明図、第６図は別のタイミング制
御回路を示す回路図、第７図は同上の動作説明図、第８
図は他の実施例の回路図、第９図は同上の動作説明図、
第10図は従来例の回路図、第11図は他の従来例の回路
図、第12図はさらに他の従来例の概略構成図である。1,
2はCPU、３は共有メモリ、４はラッチ、5,6はＤ−FF、1
8はタイミング制御回路、▲▼，▲
▼はビジー端子である。
Claims (3)
- 【請求項１】共有メモリを用いて複数のCPUの間で相互
に情報の受け渡しを行うマルチCPUシステムにおいて、
共有メモリが一のCPUからアクセスされているときに、
他のCPUが共有メモリの同一アドレスに対してアクセス
を行った場合に、他のCPUのアクセスを待たせる調停信
号を出力して調停を行う競合調停端子を上記共有メモリ
が備え、この競合調停端子に直結してCPU側のアクセス
を待たせる制御端子を備えたCPUと、上記制御端子を備
えていないCPUとの間で、上記共有メモリを用いて相互
に情報の受け渡しを行う場合の競合調停を行う共有メモ
リ制御方式であって、上記制御端子を備えていないCPU
と共有メモリとの間でデータの読み出しあるいは書き込
みを行う際に、上記データのアドレス及びそのデータを
夫々一旦ラッチするアクセス調停用ラッチと、上記共有
メモリの競合調停端子から出力される調停信号に応じて
上記アクセス調停用ラッチと共有メモリとの間でのデー
タの読み出しあるいは書き込みのタイミングを制御する
タイミング制御回路とを上記制御端子を備えていないCP
Uと共有メモリとの間に設けて成る共有メモリ制御方
式。 - 【請求項２】共有メモリを用いて複数のCPUの間で相互
に情報の受け渡しを行うマルチCPUシステムにおいて、
共有メモリが一のCPUからアクセスされているときに、
他のCPUが共有メモリの同一アドレスに対してアクセス
を行った場合に、他のCPUのアクセスを待たせる調停信
号を出力して調停を行う競合調停端子を上記共有メモリ
が備え、この競合調停端子に直結してCPU側のアクセス
を待たせる制御端子を備えていない複数のCPUの間で、
上記共有メモリを用いて相互に情報の受け渡しを行う場
合の競合調停を行う共有メモリ制御方式であって、上記
CPUと共有メモリとの間でデータの読み出しあるいは書
き込みを行う際に、上記データのアドレス及びそのデー
タを夫々一旦ラッチするアクセス調停用ラッチと、上記
共有メモリの競合調停端子から出力される調停信号に応
じて上記アクセス調停用ラッチと共有メモリとの間での
データの読み出しあるいは書き込みのタイミングを制御
するタイミング制御回路とを夫々のCPUと共有メモリと
の間に設けて成る共有メモリ制御方式。 - 【請求項３】上記アクセス調停用ラッチに夫々一旦ラッ
チされたアドレスのデータが、共有メモリから読み出さ
れあるいは共有メモリに書き込まれたことを上記タイミ
ング制御回路の出力から検出し、上記アクセス調停用ラ
ッチにラッチされたアドレスのデータの共有メモリから
の読み出しあるいは共有メモリへの書き込みが行われな
い限り、次のアクセスを行わないようにする制御手段を
上記制御端子を備えていないCPUに設けて成る請求項１
または請求項２記載の共有メモリ制御方式。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63158840A JP2749819B2 (ja) | 1987-10-26 | 1988-06-27 | 共有メモリ制御方式 |
| DE3850212T DE3850212T2 (de) | 1987-10-26 | 1988-10-25 | Vielfach-CPU-System mit gemeinschaftlichem Speicher. |
| EP88117755A EP0314069B1 (en) | 1987-10-26 | 1988-10-25 | Multi-CPU system using common memory |
| US07/262,908 US5155855A (en) | 1987-10-26 | 1988-10-26 | Multi-cpu system using common memory and having access mediation latch |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62-269574 | 1987-10-26 | ||
| JP26957487 | 1987-10-26 | ||
| JP63158840A JP2749819B2 (ja) | 1987-10-26 | 1988-06-27 | 共有メモリ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01199261A JPH01199261A (ja) | 1989-08-10 |
| JP2749819B2 true JP2749819B2 (ja) | 1998-05-13 |
Family
ID=26485834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63158840A Expired - Lifetime JP2749819B2 (ja) | 1987-10-26 | 1988-06-27 | 共有メモリ制御方式 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5155855A (ja) |
| EP (1) | EP0314069B1 (ja) |
| JP (1) | JP2749819B2 (ja) |
| DE (1) | DE3850212T2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5341473A (en) * | 1990-08-09 | 1994-08-23 | Nec Corporation | System of transferring data in a multi-CPU arrangement using address generators |
| GB9018992D0 (en) * | 1990-08-31 | 1990-10-17 | Ncr Co | Internal bus for work station interfacing means |
| WO1993025945A1 (en) * | 1992-06-12 | 1993-12-23 | The Dow Chemical Company | Stealth interface for process control computers |
| US5495588A (en) * | 1993-11-18 | 1996-02-27 | Allen-Bradley Company, Inc. | Programmable controller having joined relay language processor and general purpose processor |
| US5732757A (en) * | 1996-05-10 | 1998-03-31 | Jvm Innovation & Design Llc | Slotted panel and strap combination |
| FR2765006B1 (fr) * | 1997-06-18 | 1999-07-16 | Schlumberger Ind Sa | Dispositif d'echange de donnees asynchrones entre deux microprocesseurs |
| JP3938471B2 (ja) * | 1998-06-30 | 2007-06-27 | 三菱電機株式会社 | マルチｃｐｕユニット |
| KR100598488B1 (ko) | 2004-11-03 | 2006-07-11 | 주식회사 팬택 | 원격 함수 제어 기능을 가지는 개인 휴대 단말기 및 그 방법 |
Family Cites Families (21)
| Publication number | Priority date | Publication date | Assignee | Title |
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