JP2748532B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Description
xide Semiconductor)型電界効果トランジスタ(以下、
MOSFETと略称する)およびその製造方法に関し、特にソ
ース領域およびドレン領域の各接触用開口の直下の部分
における厚みを増すために、これらの各部分に付加ソー
ス領域、付加ドレン領域を形成し、さらに上記ソース領
域内、ドレン領域内に形成される接触抵抗の低減化用シ
リサイド層の上記接触用開口直下の部分にそれぞれ付加
シリサイド層を形成してなるMOSFETおよびその製造方法
に関するものである。
MOSFETの断面構造を示す図である。同図で、例えばp導
電型の半導体基板(1)上にはn型の不純物を例えば10
19乃至1021atoms/cm3程度導入して構成されたソース領
域(2)とドレン領域(3)とが形成されている。ソー
ス領域(2)およびドレン領域(3)以外の半導体基板
上には薄いゲート絶縁膜(4)を挾んでゲート電極
(5)が設けられている。ゲート電極(5)の側壁には
後述するシリサイド層の自己整合化(Self Aligned Sil
icide)に有効な絶縁物からなるスペーサ(6)が設け
られている。
(3)上には例えばチタンシリサイド層(7s),(7d)
がそれぞれ設けられている。このチタンシリサイド層
(7s)、(7d)は図示のようにスペーサ(6)の下に入
り込まないようにその位置が定められている。また、ゲ
ート電極(5)の上には同様にチタンシリサイド層(7
g)が設けられている。チタンシリサイド層(7s)、(7
d)、(7g)およびスペーサ(6)を覆って絶縁膜
(8)が設けられ、該絶縁膜(8)にはソース領域
(2)、ドレン電極(3)およびゲート電極(5)上の
各チタンシリサイド層を露出させる接触用開口(13)が
形成され、各接触用開口には配線層(9)が設けられて
いる。なお、図にはゲート電極(5)を露出させる接触
用開口、この接触用開口中に設けられる配線層は省略さ
れている。
(5)に正の電圧を印加すると、p型の基板(1)の表
面に近い領域にキャリア(電子)が誘引され、その部分
はソース領域(2)およびドレン領域(3)と同じn導
電型に反転される。これによってソース領域(2)とド
レン領域(3)との間に電流が流れるチャンネルが形成
される。また、基板(1)の上記表面に近い領域に誘引
されるn型キャリアの濃度は電圧によって変化するの
で、上記チャンネルを流れる電流の大きさをゲート電圧
によって制御することが出来る。また、ソース領域
(2)、ドレン領域(3)およびゲート電極(5)上に
設けられたチタンシリサイド層(7s)、(7d)、(7g)
は、これらソース領域、ドレン領域、ゲート電極の接触
抵抗および電極−チャンネル間抵抗を引下げて、MOSFET
の駆動力を向上させることが出来る。
5図A乃至Dを参照して説明する。
(4)、ゲート電極(5)を形成した後、n型不純物で
あるヒ素あるいはリンをイオン注入法によりソース領域
(2)、ドレン領域(3)となる部分に注入し、熱処理
を行なってソース領域(2)、ドレン領域(3)を形成
する。次にゲート電極(5)、ソース領域(2)、ドレ
ン領域(3)を覆って絶縁膜(図示せず)を形成し、反
応性イオンエッチング(RIE)を行ない、不要な絶縁膜
を除去すると、ゲート電極(5)の側壁にサイドウオー
ル・スペーサ(6)が形成される(第5図A)。
にチタン層(12)を形成し、熱処理を行ない、ソース領
域(2)、ドレン領域(3)およびゲート電極(5)上
の部分を選択的にシリサイド化し、上記ソース領域
(2)、ドレン領域(3)、ゲート電極(5)上にそれ
ぞれチタンシリサイド層(7s)、(7d)、(7g)を形成
する。このとき、スペーサ(6)上には未反応のチタン
層(12)が残る(第5図C)。この未反応のチタン層
(12)を除去すると第5図Dに示すようなシリサイド層
(7s)、(7d)、(7g)が形成された半製品が得られ
る。
接触用開口を形成し、この接触用開口に上記シリサイド
層(7s)、(7d)、(7g)に接触する配線層を設けるこ
とにより第4図のNチャンネルMOSFETが得られる。
で、絶縁層(8)に接触用開口(13)を形成する際にエ
ッチングの行過ぎ(オーバーエッチング)によりシリサ
イド層(7s)、(7d)、(7g)も同時にエッチングさ
れ、特に上記シリサイド層(7s)、(7d)、(7g)が薄
い場合は、これらのシリサイド層が消滅し、ソース領
域、ドレン領域、ゲート電極の接触抵抗を低くするとい
う目的を達成できなくなるいう欠点がある。また、この
ような半導体装置を製造する際に、通常、接触用開口
(13)から上記ソース領域(2)、ドレン領域(3)と
同じ導電型のイオンを注入し、上記ソース領域とドレン
領域とを深くして配線層(9)がシリコン基板(1)と
反応したときに生ずるアロイスパイク(ソース領域、ド
レン領域を貫通して基板(1)にまで達するくさび状生
成物)により回路が短絡するのを防ぐ処理がとられる
が、上記のような従来の製造方法では、上記イオンの注
入後の熱処理でチタンシリサイド層(7s)、(7d)の表
面に絶縁体が出来てこの部分が劣化し、電気的に良好な
接続が得られなくなるという欠点もある。
で、シリサイド層がオーバーエッチングにより消滅する
のを防止し、また、接触用開口へのイオン注入後の熱処
理による上記シリサイド層の劣化をその後の付加シリサ
イド層の形成時に回復させて安定した特性の半導体装置
を提供することを目的としたものである。
ン領域の各接触用開口直下の部分に、これらの各部分の
厚みを増すための付加ソース領域、付加ドレン領域が形
成されており、また上記ソース領域内、ドレン領域内に
形成されたシリサイド層の、上記各接触用開口直下の部
分におけるシリサイド層の厚みを増すために、これらの
部分に付加シリサイド層が形成されている。
レン領域およびゲート電極を覆って全面に絶縁膜を形成
し、該絶縁膜に上記ソース領域、ドレン領域およびゲー
ト電極にそれぞれ通ずる各別の接触用開口を形成した
後、上記ソース領域、ドレン領域に通じる各接触用開口
を通して所定の導電形式の不純物を注入して、上記各接
触用開口直下の部分のソース領域およびドレン領域の厚
みを増すための付加ソース領域、付加ドレン領域をそれ
ぞれ形成し、さらに上記各接触用開口直下のシリサイド
層にそれぞれ付加シリサイド層を形成してこれらの部分
のシリサイド層の厚みを厚くする工程を含んでいる。
じる各接触用開口の形成時に多少のオーバーエッチング
が生じても、上記付加シリサイド層が存在することによ
り、シリサイド層が所望の厚みに維持され、各領域に対
する接触抵抗を小さく維持することができ、また不純物
を注入して付加ソース領域、付加ドレン領域を形成する
際に生じる上記シリサイド層の劣化を上記付加シリサイ
ド層を形成することにより回復させることができる。
図で第4図に示す従来の半導体装置と同等部分には同一
番号を付し、それに関する説明を省略する。
(3)にはそれぞれ厚みを増すための付加ソース領域
(21)、付加ドレン領域(31)が形成されている。(7
s)、(7d)、(7g)はソース領域(2)、ドレン領域
(3)およびゲート電極(5)内にそれぞれ形成された
シリサイド層で、接触用開口(13)の直下の部分にはそ
れぞれ付加シリサイド層(10s)、(10d)が形成され、
各接触用開口(13)の直下のシリサイド層の厚みを厚く
している。(8)は絶縁膜、(9)は配線層である。
第2図Dを参照して説明する。先に説明した従来の製造
方法で、第5図Dの半製品上に絶縁膜(8)を形成し、
ソース領域(2)、ドレン領域(3)およびゲート電極
(5)の上に接触用開口(13)を形成するまでの工程は
そのままこの発明の方法にも適用される。なお、ゲート
電極(5)の上の接触用開口は図には示されていない。
接触用開口(13)を形成した後、これを通してソース領
域(2)、ドレン領域(3)と同じ導電型の不純物のイ
オンを注入し、熱処理すると上記ソース領域(2)、ド
レン領域(3)に付加ソース領域(21)、付加ドレン領
域(31)が形成される(第2図A)。
にチタン層(20)をスパッタ法あるいはCVD法により形
成する(第2図B)。
℃乃至800℃の熱処理を行なうと、チタンと基板のシリ
コンとが反応して接触用開口(13)の直下のシリサイド
層(7s)、(7d)に付加チタンシリサイド層(10s)、
(10d)が形成され、上記接触用開口(13)の直下の各
シリサイド層の実効厚みが厚くなる。接触用開口(13)
の部分以外のチタン層(20)は未反応のままで残る(第
2図C)。
水との混合液を用いて除去する(第2図D)。これにソ
ース領域(2)、ドレン領域(3)の各シリサイド層に
接触する配線層を設けると第1図の半導体装置が得られ
る。
を形成する際に、オーバーエッチングによりシリサイド
層(7s)、(7d)がエッチングされても、次の工程(第
2図C)で付加シリサイド層(10s)、(10d)が形成さ
れるから、各々のシリサイド層(7s)、(7d)として充
分の有効厚みが保たれ、ソース領域(2)、ドレン領域
(3)における接触抵抗の増加を防止することができ
る。
えばアルミニウムで形成され、通常焼きしめ工程がある
が、この際アルミニウムがシリコン基板(1)と反応し
て合金化し、ソース領域、ドレン領域を貫通して基板
(1)に達する前述のアロイスパイクが生ずることがあ
る。このため、一般に、第2図Aに示すように接触用開
口(13)を通してソース領域(2)およびドレン領域
(3)にこれと同じ導電型の不純物イオンを追加注入し
て前述の付加ソース領域(21)、付加ドレン領域(31)
を設け、電気的短絡が生ずるのを防ぐための処理が行な
われる。このとき、不純物活性化のための熱処理を必要
とするが、この熱処理によりシリサイド層(7s)、(7
d)が酸素等と反応して絶縁物が生成されて劣化し、配
設層(9)との電気的接続が不良になることがある。こ
の発明では、前述のように、上記不純物活性化の熱処理
後に第2図Cの工程で接触用開口(13)の直下のシリサ
イド層に付加チタンシリサイド層(10s)、(10d)が形
成されるから、シリサイド層(7s)、(7d)の表面の劣
化が回復され、配線層(9)との電気的接続が安定化す
る。
製造方法の第2の実施例を示す。
行ない、付加ソース領域(21)、付加ドレン領域(31)
を形成した後、チタン層(20)をスパッタ法またはCVD
法で形成する(第3図A)。
約30秒間熱処理すると、付加チタンシリサイド層(10
s)、(10d)が形成される。また絶縁膜(8)上にはチ
タンが窒素と反応して生成された窒化チタン層(15)が
形成される(第3図B)。
(15)上に形成し、最後にこのアルミニウム層と窒化チ
タン層(15)とを開口(13)の部分を除いて同時にエッ
チングして除去すると第3図Cに示す構造の半導体装置
が得られる。
等の配線層(9)とシリコン基板(1)とが反応するの
を防止する反応防止壁として作用し、前述のアロイスパ
イクが生ずるのを防止することができる。
のにチタンを使用したが、これ以外にシリコンと反応し
てシリコン基板上に選択的にシリサイド層を形成するこ
とのできる金属であれば、例えばタンタル、コバルト、
ニッケル、クロム、白金、パラジウム等いかなる金属で
も使用することができる。また、シリコン上に選択的に
堆積される金属、例えばタングステンを使用することも
できる。
igned Silicide)構造をもったMOSFETを製造するのに適
している。
ン領域に通じる各接触用開口(13)の直下の部分に付加
ソース領域、付加ドレン領域を形成し、これらの付加ソ
ース領域、付加ドレン領域におけるシリサイド層に付加
シリサイド(10s)、(10d)が形成されて、上記接触用
開口直下のシリサイド層が厚く形成されているから、上
記接触用開口を形成する際に上記シリサイド層が多少オ
ーバーエッチングされても、電極との接触抵抗が高くな
ることはない。また、付加ソース領域、付加ドレン領域
を形成するために各接触用開口を通して不純物のイオン
を注入し、熱処理を行ったたために層の表面が劣化して
も、次の付加シリサイド層を形成する際に上記劣化した
表面は回復され、安定した電気的特性が得られる。
示す断面図、第2図A乃至第2図Dは第1図に示すこの
発明の半導体装置の製造方法を工程順に示した図、第3
図A乃至第3図Cはこの発明の半導体装置の第2の実施
例の製造方法を工程順に示した図、第4図は従来の半導
体装置の構造を示す断面図、第5図A乃至第5図Dは第
4図に示す従来の半導体装置の製造方法を工程順に示す
図である。 (1)……シリコン基板、(2)……ソース領域(3)
……ドレン領域、(4)……ゲート絶縁膜、(5)……
ゲート電極、(7)……シリサイド層、(8)……絶縁
膜、(9)……配線層、(10s)、(10d)……付加シリ
サイド層、(13)……接触用開口、(20)……チタン
層、(21)……付加ソース領域、(31)……付加ドレン
領域。
Claims (2)
- 【請求項1】第1の導電型の半導体基板と、該半導体基
板内に形成された第2の導電型のソース領域およびドレ
イン領域と、上記半導体基板の少なくとも上記ソース領
域が形成される部分とドレン領域が形成される部分との
間に設けられたゲート電極絶縁膜と、該ゲート電極絶縁
膜上に形成されたゲート電極と、少なくとも上記ソース
領域内およびドレン領域内で上記半導体基板の表面に近
い部分に形成されたシリサイド層と、上記半導体基板お
よびゲート電極の表面を覆って形成された絶縁膜と、該
絶縁膜の上記ソース領域、ドレン領域およびゲート電極
と対向する部分に形成された接触用開口と、該接触用開
口中に形成され、上記ソース領域、ドレン領域およびゲ
ート電極とそれぞれ接触する配線層とからなり、 特徴として、上記ソース領域およびドレン領域の上記各
接触用開口直下の部分には、これらの各部分の厚みを増
大させるための付加ソース領域、付加ドレン領域がそれ
ぞれ形成されており、また上記シリサイド層の上記付加
ソース領域、付加ドレン領域が形成された部分にはそれ
ぞれ付加シリサイド層が形成されていて、上記シリサイ
ド層の上記各接触用開口と対向する部分が他の部分より
も厚くされている、半導体装置。 - 【請求項2】第1の導電型の半導体基板上にゲート絶縁
膜を形成し、該ゲート絶縁膜上にゲート電極を形成する
工程と、 上記半導体基板中の所定位置に第2の導電型のソース領
域およびドレン領域を形成する工程と、 少なくとも上記ソース領域、ドレン領域を覆って第1の
金属層を形成する工程と、 上記第1の金属層を熱処理して少なくとも上記ソース領
域内およびドレン領域内にシリサイド層を形成する工程
と、 上記シリサイド層を残して未反応金属層を除去する工程
と、 上記ソース領域、ドレン領域およびゲート電極を覆って
全面に絶縁膜を形成する工程と、 上記絶縁膜の上記ソース領域、ドレン領域およびゲート
電極と対向する部分にそれぞれ接触用開口を形成する工
程と、 上記ソース電極およびドレン領域と対向する部分の各接
触用開口を通して上記第2の導電型の不純物を注入し
て、上記各接触用開口直下の部分のソース領域およびド
レン領域の厚みを増大させるための付加ソース領域、付
加ドレン領域をそれぞれ形成する工程と、 上記各接触用開口が形成された絶縁膜および各接触用開
口を覆って第2の金属層を形成する工程と、 上記第2の金属層を熱処理して上記ソース領域およびド
レイン領域と対向する各接触用開口直下における上記ソ
ース領域およびドレン領域内にそれぞれ付加シリサイド
層を形成してこれらの部分のシリサイド層を他の部分よ
りも厚くする工程と、 上記各接触用開口に配線層を形成する工程と、 からなる半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10092289A JP2748532B2 (ja) | 1989-04-19 | 1989-04-19 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10092289A JP2748532B2 (ja) | 1989-04-19 | 1989-04-19 | 半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02278728A JPH02278728A (ja) | 1990-11-15 |
JP2748532B2 true JP2748532B2 (ja) | 1998-05-06 |
Family
ID=14286839
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10092289A Expired - Lifetime JP2748532B2 (ja) | 1989-04-19 | 1989-04-19 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2748532B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3514500B2 (ja) * | 1994-01-28 | 2004-03-31 | 株式会社ルネサステクノロジ | 半導体装置及びその製造方法 |
-
1989
- 1989-04-19 JP JP10092289A patent/JP2748532B2/ja not_active Expired - Lifetime
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Publication number | Publication date |
---|---|
JPH02278728A (ja) | 1990-11-15 |
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