JP2001167596A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
- G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Read Only Memory (AREA)
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】
【課題】 この発明は、通常の書き込み動作及び消去前
の書き込み動作におけるアルゴリズムの複雑化を回避す
ることを課題とする。 【解決手段】 この発明は、通常の書き込み動作ならび
に消去前の書き込み動作において、各行の“１”の要素
が検査ビットを発生させのに最低必要となる個数を満た
す奇数個とした検査ビット発生行列を使用して検査ビッ
トを発生させるように構成される。
の書き込み動作におけるアルゴリズムの複雑化を回避す
ることを課題とする。 【解決手段】 この発明は、通常の書き込み動作ならび
に消去前の書き込み動作において、各行の“１”の要素
が検査ビットを発生させのに最低必要となる個数を満た
す奇数個とした検査ビット発生行列を使用して検査ビッ
トを発生させるように構成される。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置に関し、特に誤り訂正回路（以下ＥＣＣ回路と呼
ぶ）に使用されるものである。
憶装置に関し、特に誤り訂正回路（以下ＥＣＣ回路と呼
ぶ）に使用されるものである。
【０００２】
【従来の技術】高信頼性の装置に搭載されるフラッシュ
メモリ等の不揮発性メモリにおいては、不良率（故障
率）が問題となっていた。したがって、高信頼性用途向
けの不揮発性メモリにあっては誤り訂正機能を備えたも
のが開発されている。この誤り訂正機能における誤り訂
正方法は、例えば特願平３−１５１８０９号公報にも記
載されているように、アクセスされる情報ビットに対し
て複数の冗長ビットを付加してハミングコードにするこ
とにより行われるものがある。Ｎビットの情報ビットに
対して１ビットの誤り訂正を行う場合には、Ｘビットの
誤り訂正コード（検査ビット）が必要となり、検査ビッ
トは、（Ｎ＋Ｘ）＋１≦２Ｘにより求められる。例え
ば、３２ビットの情報ビットに対して１ビットの誤り訂
正を行う場合には、上式により６ビットの誤り訂正コー
ド（検査ビット）が必要となる。この検査ビットを発生
する検査ビット発生行列（Ａ）は、式１に示す６行×３
２列の行列で決定され、検査ビット（Ｐ）は検査ビット
発生行列（Ａ）と３２ビットの情報ビット（Ｄ０〜Ｄ３
１）の式２に示す論理演算により求められる。
メモリ等の不揮発性メモリにおいては、不良率（故障
率）が問題となっていた。したがって、高信頼性用途向
けの不揮発性メモリにあっては誤り訂正機能を備えたも
のが開発されている。この誤り訂正機能における誤り訂
正方法は、例えば特願平３−１５１８０９号公報にも記
載されているように、アクセスされる情報ビットに対し
て複数の冗長ビットを付加してハミングコードにするこ
とにより行われるものがある。Ｎビットの情報ビットに
対して１ビットの誤り訂正を行う場合には、Ｘビットの
誤り訂正コード（検査ビット）が必要となり、検査ビッ
トは、（Ｎ＋Ｘ）＋１≦２Ｘにより求められる。例え
ば、３２ビットの情報ビットに対して１ビットの誤り訂
正を行う場合には、上式により６ビットの誤り訂正コー
ド（検査ビット）が必要となる。この検査ビットを発生
する検査ビット発生行列（Ａ）は、式１に示す６行×３
２列の行列で決定され、検査ビット（Ｐ）は検査ビット
発生行列（Ａ）と３２ビットの情報ビット（Ｄ０〜Ｄ３
１）の式２に示す論理演算により求められる。
【０００３】
【数１】
【数２】 一方、誤り検出時には、式３に示す６行×３８列の行列
（Ｂ）と、３２ビットの情報ビット（Ｄ０〜Ｄ３１）に
６ビットの検査ビット（Ｐ０〜Ｐ５）を含むデータを式
４に示す論理演算して誤りビットの位置の特定が可能と
なる。
（Ｂ）と、３２ビットの情報ビット（Ｄ０〜Ｄ３１）に
６ビットの検査ビット（Ｐ０〜Ｐ５）を含むデータを式
４に示す論理演算して誤りビットの位置の特定が可能と
なる。
【０００４】
【数３】
【数４】 このような機能を備えた従来のＥＣＣ回路は、書き込み
時に書き換えデータに対して検査ビットを発生する検査
ビット発生回路と、読み出し時に情報ビットと検査ビッ
トとにより誤りの有無を判別するシンドローム計算回
路、ならびに誤りがあった場合に情報ビットを反転させ
て訂正を行う訂正回路とを備えている。
時に書き換えデータに対して検査ビットを発生する検査
ビット発生回路と、読み出し時に情報ビットと検査ビッ
トとにより誤りの有無を判別するシンドローム計算回
路、ならびに誤りがあった場合に情報ビットを反転させ
て訂正を行う訂正回路とを備えている。
【０００５】次に、このようなＥＣＣ回路を備えて、複
数のアドレス単位（ブロック）で消去を行う不揮発性メ
モリ（ＦＬＡＳＨ ＥＥＰＲＯＭ）のアクセス動作につ
いて説明する。まず読み出し動作は、外部から入力され
たアドレスに対して選択された３２ビットの情報ビット
と、それに付随した６ビットの検査ビットが同時にアク
セスされ、読み出し回路を介して読み出される。読み出
し結果がシンドローム計算回路の入力となり、前記式４
に示す論理演算が行われ、読み出された情報ビットに誤
りがあるか否かが検査される。シンドローム計算結果に
おいて、情報ビットに誤りが検出された場合には、その
検出結果に基づいて訂正回路において情報ビットが訂正
され出力される。次に書き込み動作では、外部から入力
された３２ビットの書き込みデータに対して、検査ビッ
ト発生回路において前記式２に示すように６ビットの検
査ビットが生成される。１つのアドレスに対して書き込
みデータを３８ビットとし、３２ビットの情報ビットと
６ビットの検査ビットをそれぞれ別々に保持する。
数のアドレス単位（ブロック）で消去を行う不揮発性メ
モリ（ＦＬＡＳＨ ＥＥＰＲＯＭ）のアクセス動作につ
いて説明する。まず読み出し動作は、外部から入力され
たアドレスに対して選択された３２ビットの情報ビット
と、それに付随した６ビットの検査ビットが同時にアク
セスされ、読み出し回路を介して読み出される。読み出
し結果がシンドローム計算回路の入力となり、前記式４
に示す論理演算が行われ、読み出された情報ビットに誤
りがあるか否かが検査される。シンドローム計算結果に
おいて、情報ビットに誤りが検出された場合には、その
検出結果に基づいて訂正回路において情報ビットが訂正
され出力される。次に書き込み動作では、外部から入力
された３２ビットの書き込みデータに対して、検査ビッ
ト発生回路において前記式２に示すように６ビットの検
査ビットが生成される。１つのアドレスに対して書き込
みデータを３８ビットとし、３２ビットの情報ビットと
６ビットの検査ビットをそれぞれ別々に保持する。
【０００６】消去動作においては、情報ビットと検査ビ
ットが同時に消去される。消去を行った時点でのそれぞ
れのビットの値を“１”とすると、情報ビットと検査ビ
ット全ての値が“１”となる。当然のことながら、この
状態でそれぞれのビットの読み出しを行い、情報ビット
が全て“１”及び検査ビットが全て“１”となれば、外
部に読み出されるビットは全て“１”となり、これはシ
ンドローム計算において誤りが検出されなかったことを
意味することになる。
ットが同時に消去される。消去を行った時点でのそれぞ
れのビットの値を“１”とすると、情報ビットと検査ビ
ット全ての値が“１”となる。当然のことながら、この
状態でそれぞれのビットの読み出しを行い、情報ビット
が全て“１”及び検査ビットが全て“１”となれば、外
部に読み出されるビットは全て“１”となり、これはシ
ンドローム計算において誤りが検出されなかったことを
意味することになる。
【０００７】本来、シンドローム計算時の前記式３に示
す行列（Ｂ）は任意に設定することができるが、上述し
た消去状態に対して矛盾が発生する場合がある。これら
を回避するために、消去状態のデータが全て“０”とな
るように、内部でデータを反転すれば、どのような行列
を設定してもシンドローム結果は“０”となり、矛盾を
回避することができる。
す行列（Ｂ）は任意に設定することができるが、上述し
た消去状態に対して矛盾が発生する場合がある。これら
を回避するために、消去状態のデータが全て“０”とな
るように、内部でデータを反転すれば、どのような行列
を設定してもシンドローム結果は“０”となり、矛盾を
回避することができる。
【０００８】一方、インテリジェントな制御を行ってい
るフラッシュＥＥＰＲＯＭ等の不揮発性メモリにあって
は、消去動作を行う前に全アドレスに対して書き込みを
行い、消去前のセルのしきい値を均一化しておき、その
後消去動作を行うことにより消去後のしきい値分布を狭
める方式を採用しているものがある。
るフラッシュＥＥＰＲＯＭ等の不揮発性メモリにあって
は、消去動作を行う前に全アドレスに対して書き込みを
行い、消去前のセルのしきい値を均一化しておき、その
後消去動作を行うことにより消去後のしきい値分布を狭
める方式を採用しているものがある。
【０００９】このような方式において、消去前の書き込
み動作では、全て“１”の情報ビットに対して全て
“１”の検査ビット、あるいは全て“０”の情報ビット
に対して全て“０”の検査ビットを書き込む必要が生じ
る。したがって、全て“１”の情報ビットに対して全て
“１”の検査ビット、全て“０”の情報ビットに対して
全て“０”の検査ビットを発生させる検査ビット発生行
列が必要となる。一方、通常の書き込み動作において
は、検査ビット発生行列は任意に設定されているので、
全て“１”の情報ビットに対して検査ビットは全て
“１”になるとは限らない。したがって、通常の書き込
み動作に用いられている検査ビット発生行列は消去前の
書き込み動作には使用することができなかった。このた
め、上記方式を採用したものにおいては、採用していな
いものに対して消去前の書き込み動作を含めた消去動作
のアルゴリズムを変更する必要があった。
み動作では、全て“１”の情報ビットに対して全て
“１”の検査ビット、あるいは全て“０”の情報ビット
に対して全て“０”の検査ビットを書き込む必要が生じ
る。したがって、全て“１”の情報ビットに対して全て
“１”の検査ビット、全て“０”の情報ビットに対して
全て“０”の検査ビットを発生させる検査ビット発生行
列が必要となる。一方、通常の書き込み動作において
は、検査ビット発生行列は任意に設定されているので、
全て“１”の情報ビットに対して検査ビットは全て
“１”になるとは限らない。したがって、通常の書き込
み動作に用いられている検査ビット発生行列は消去前の
書き込み動作には使用することができなかった。このた
め、上記方式を採用したものにおいては、採用していな
いものに対して消去前の書き込み動作を含めた消去動作
のアルゴリズムを変更する必要があった。
【００１０】一方、上記消去動作において、ＥＣＣ回路
を備えたフラッシュＥＥＰＲＯＭ等の不揮発性メモリに
あっては、情報ビットと検査ビットを同時に消去してい
た。このため、消去動作時の電流が多くなり、消費電流
が増大していた。さらに、情報ビットと検査ビットを同
時に読み出していたので、読み出し時の電流が多くな
り、消費電流が増大していた。
を備えたフラッシュＥＥＰＲＯＭ等の不揮発性メモリに
あっては、情報ビットと検査ビットを同時に消去してい
た。このため、消去動作時の電流が多くなり、消費電流
が増大していた。さらに、情報ビットと検査ビットを同
時に読み出していたので、読み出し時の電流が多くな
り、消費電流が増大していた。
【００１１】
【発明が解決しようとする課題】以上説明したように、
ＥＣＣ回路を備えた従来の不揮発性メモリにおいて、消
去後のしきい値分布を調整する方式を採用したものにあ
っては、通常の書き込み動作と消去前の書き込み動作で
同様の検査ビット発生行列を使用することができなかっ
た。このため、消去動作におけるアルゴリズムが複雑化
するといった不具合を招いていた。また。情報ビットと
検査ビットが同時に消去又は読み出されていたので、消
費電力が増大するといった不具合を招いていた。
ＥＣＣ回路を備えた従来の不揮発性メモリにおいて、消
去後のしきい値分布を調整する方式を採用したものにあ
っては、通常の書き込み動作と消去前の書き込み動作で
同様の検査ビット発生行列を使用することができなかっ
た。このため、消去動作におけるアルゴリズムが複雑化
するといった不具合を招いていた。また。情報ビットと
検査ビットが同時に消去又は読み出されていたので、消
費電力が増大するといった不具合を招いていた。
【００１２】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、通常の書き込
み動作、ならびにセルのしきい値調整のための消去前の
書き込み動作におけるアルゴリズムの複雑化を回避し、
低消費電力化を達成し得る不揮発性半導体記憶装置を提
供することにある。
たものであり、その目的とするところは、通常の書き込
み動作、ならびにセルのしきい値調整のための消去前の
書き込み動作におけるアルゴリズムの複雑化を回避し、
低消費電力化を達成し得る不揮発性半導体記憶装置を提
供することにある。
【００１３】
【課題を解決するための手段】上記目的を達成するため
に、課題を解決するための第１の手段は、入力されるそ
れぞれの情報データに対応して誤り訂正を行うために必
要となる誤り訂正コード（検査ビット）を検査ビット発
生行列に基づいて発生させ、前記検査ビット発生行列
は、各行の“１”の要素が検査ビットを発生させるのに
最低必要となる個数を満たす奇数個とした行列からなる
検査ビット発生回路と、前記情報データと前記検査ビッ
ト発生回路によって発生された誤り訂正コードが書き込
まれ、書き込まれた前記情報データと前記誤り訂正コー
ドを保持する保持部と、前記情報データと前記誤り訂正
コードを前記保持部に書き込む書き込み回路と、前記保
持部に保持された前記情報データと前記誤り訂正コード
を消去する消去回路と、前記保持部に保持された前記情
報データと前記誤り訂正コードを読み出す読み出し回路
と、前記読み出し回路によって読み出された前記誤り訂
正コードに基づいて、前記読み出し回路によって読み出
された情報データに誤りがないか否かを検査する検査回
路と、前記検査回路の検査結果において誤りがある場合
には、誤りがある情報データに対して訂正を行う訂正回
路とを有することを特徴とする。
に、課題を解決するための第１の手段は、入力されるそ
れぞれの情報データに対応して誤り訂正を行うために必
要となる誤り訂正コード（検査ビット）を検査ビット発
生行列に基づいて発生させ、前記検査ビット発生行列
は、各行の“１”の要素が検査ビットを発生させるのに
最低必要となる個数を満たす奇数個とした行列からなる
検査ビット発生回路と、前記情報データと前記検査ビッ
ト発生回路によって発生された誤り訂正コードが書き込
まれ、書き込まれた前記情報データと前記誤り訂正コー
ドを保持する保持部と、前記情報データと前記誤り訂正
コードを前記保持部に書き込む書き込み回路と、前記保
持部に保持された前記情報データと前記誤り訂正コード
を消去する消去回路と、前記保持部に保持された前記情
報データと前記誤り訂正コードを読み出す読み出し回路
と、前記読み出し回路によって読み出された前記誤り訂
正コードに基づいて、前記読み出し回路によって読み出
された情報データに誤りがないか否かを検査する検査回
路と、前記検査回路の検査結果において誤りがある場合
には、誤りがある情報データに対して訂正を行う訂正回
路とを有することを特徴とする。
【００１４】第２の手段は、前記第１の手段において、
前記消去回路は、前記保持部に保持された前記情報デー
タと前記誤り訂正コードをそれぞれ別々に消去すること
を特徴とする。
前記消去回路は、前記保持部に保持された前記情報デー
タと前記誤り訂正コードをそれぞれ別々に消去すること
を特徴とする。
【００１５】第３の手段は、前記第１又は第２の手段に
おいて、前記読み出し回路は、前記保持部に保持された
前記情報データと前記誤り訂正コードをそれぞれ別々に
読み出すことを特徴とする。
おいて、前記読み出し回路は、前記保持部に保持された
前記情報データと前記誤り訂正コードをそれぞれ別々に
読み出すことを特徴とする。
【００１６】
【発明の実施の形態】以下、図面を用いてこの発明の実
施形態を説明する。
施形態を説明する。
【００１７】図１はこの発明の一実施形態に係る不揮発
性半導体記憶装置の構成を示す図である。図１におい
て、この実施形態の不揮発性半導体記憶装置は、入力さ
れるそれぞれの情報ビットに対応して誤り訂正を行うた
めに必要となる誤り訂正コード（検査ビット）を検査ビ
ット発生行列に基づいて発生し、検査ビット発生行列
は、各行の“１”の要素が検査ビットを発生させのに最
低必要となる個数を満たす奇数個とした行列からなる検
査ビット発生回路１と、情報ビットと検査ビット発生回
路１によって発生された検査ビットが書き込まれ、書き
込まれた情報ビットを保持する情報ビット保持部２なら
びに検査ビットを保持する検査ビット保持部３と、情報
ビットと検査ビットを保持部２、３にそれぞれ書き込む
書き込み回路４と、保持部２、３に保持された情報ビッ
トと検査ビットをそれぞれ別々に消去可能な消去回路５
と、アドレスを受けてアクセスされる保持部２、３を選
択するデコーダ６と、保持部２、３に保持された情報ビ
ットと検査ビットをそれぞれ別々に読み出し可能な読み
出し回路７と、読み出し回路７によって検査ビット保持
部３から読み出された検査ビットに基づいて、読み出し
回路７によって情報ビット保持部２から読み出された情
報ビットに誤りがないか否かを検査する検査回路となる
シンドローム計算回路８と、シンドローム計算回路８の
検査結果において情報ビットに誤りがある場合には、誤
りがある情報ビットに対して訂正を行う訂正回路９とを
備えて構成されている。以下、前述したと同様に、３２
ビットの情報ビットに対して１ビットの誤り訂正を行う
際に６ビットの検査ビットを発生する場合について説明
する。
性半導体記憶装置の構成を示す図である。図１におい
て、この実施形態の不揮発性半導体記憶装置は、入力さ
れるそれぞれの情報ビットに対応して誤り訂正を行うた
めに必要となる誤り訂正コード（検査ビット）を検査ビ
ット発生行列に基づいて発生し、検査ビット発生行列
は、各行の“１”の要素が検査ビットを発生させのに最
低必要となる個数を満たす奇数個とした行列からなる検
査ビット発生回路１と、情報ビットと検査ビット発生回
路１によって発生された検査ビットが書き込まれ、書き
込まれた情報ビットを保持する情報ビット保持部２なら
びに検査ビットを保持する検査ビット保持部３と、情報
ビットと検査ビットを保持部２、３にそれぞれ書き込む
書き込み回路４と、保持部２、３に保持された情報ビッ
トと検査ビットをそれぞれ別々に消去可能な消去回路５
と、アドレスを受けてアクセスされる保持部２、３を選
択するデコーダ６と、保持部２、３に保持された情報ビ
ットと検査ビットをそれぞれ別々に読み出し可能な読み
出し回路７と、読み出し回路７によって検査ビット保持
部３から読み出された検査ビットに基づいて、読み出し
回路７によって情報ビット保持部２から読み出された情
報ビットに誤りがないか否かを検査する検査回路となる
シンドローム計算回路８と、シンドローム計算回路８の
検査結果において情報ビットに誤りがある場合には、誤
りがある情報ビットに対して訂正を行う訂正回路９とを
備えて構成されている。以下、前述したと同様に、３２
ビットの情報ビットに対して１ビットの誤り訂正を行う
際に６ビットの検査ビットを発生する場合について説明
する。
【００１８】検査ビット発生回路１は、前述した式１に
示す検査ビット発生行列（Ａ）に基づいて前述した式２
にしたがって６ビットの検査ビット（Ｐ）を生成する。
式２に示すように、検査ビットの各ビットＰ０〜Ｐ５
は、｛ａ（０〜５，０）×Ｄ０＋ａ（０〜５，１）×Ｄ
１＋……＋ａ（０〜５，３１）×Ｄ３１｝の論理演算式
により求められる。ここで、上式の＋は排他的論理和を
示す。したがって、上記論理演算の解を求めるには、排
他的論理和（ＥＸ−ＯＲ）ゲートを用いればよい。ＥＸ
−ＯＲゲートを用いた場合に、回路を簡略化して演算速
度を速めるためには、検査ビット発生行列（Ｐ）の各行
の要素ａ（０〜５，０〜３１）の“１”の個数を極力少
なくしてＥＸ−ＯＲゲートの入力を減らす必要がある。
しかし、３２ビットの情報ビットに対して１ビットの誤
り訂正を行う際に６ビットの検査ビットを発生させるた
めには、各行の上記“１”の個数は最低でも１４個が必
要となる。そこで、従来と同様に検査ビット発生行列の
各行の“１”の個数が１４個となるように、例えば図２
に示す検査行列式の中から、誤り検査時の誤りなし用コ
ード（図２のＮＯ１）及び式３のｂ（０〜５，３２〜３
７）の誤り検査用のコード（図２のＮＯ２〜７）を除い
て各行の“１”の個数が少なく各行の“１”の個数が同
じとなるように任意の行列を選択し（図２のＮＯ８〜１
９，２３〜４２を選択）、例えば以下の式５に示す検査
ビット発生行列が設定され、式５に示す検査ビット発生
行列に誤り検査用のコード（図２のＮＯ２〜７）が加わ
り前述した式３の誤り検出行列（Ｂ）が式６に示すよう
に設定されて誤り検出が行われる。
示す検査ビット発生行列（Ａ）に基づいて前述した式２
にしたがって６ビットの検査ビット（Ｐ）を生成する。
式２に示すように、検査ビットの各ビットＰ０〜Ｐ５
は、｛ａ（０〜５，０）×Ｄ０＋ａ（０〜５，１）×Ｄ
１＋……＋ａ（０〜５，３１）×Ｄ３１｝の論理演算式
により求められる。ここで、上式の＋は排他的論理和を
示す。したがって、上記論理演算の解を求めるには、排
他的論理和（ＥＸ−ＯＲ）ゲートを用いればよい。ＥＸ
−ＯＲゲートを用いた場合に、回路を簡略化して演算速
度を速めるためには、検査ビット発生行列（Ｐ）の各行
の要素ａ（０〜５，０〜３１）の“１”の個数を極力少
なくしてＥＸ−ＯＲゲートの入力を減らす必要がある。
しかし、３２ビットの情報ビットに対して１ビットの誤
り訂正を行う際に６ビットの検査ビットを発生させるた
めには、各行の上記“１”の個数は最低でも１４個が必
要となる。そこで、従来と同様に検査ビット発生行列の
各行の“１”の個数が１４個となるように、例えば図２
に示す検査行列式の中から、誤り検査時の誤りなし用コ
ード（図２のＮＯ１）及び式３のｂ（０〜５，３２〜３
７）の誤り検査用のコード（図２のＮＯ２〜７）を除い
て各行の“１”の個数が少なく各行の“１”の個数が同
じとなるように任意の行列を選択し（図２のＮＯ８〜１
９，２３〜４２を選択）、例えば以下の式５に示す検査
ビット発生行列が設定され、式５に示す検査ビット発生
行列に誤り検査用のコード（図２のＮＯ２〜７）が加わ
り前述した式３の誤り検出行列（Ｂ）が式６に示すよう
に設定されて誤り検出が行われる。
【００１９】
【数５】
【数６】 したがって、このような場合には、検査ビット発生回路
１は、１４入力のＥＸ−ＯＲゲートにより構成されて６
ビットの検査ビットを生成することになる。
１は、１４入力のＥＸ−ＯＲゲートにより構成されて６
ビットの検査ビットを生成することになる。
【００２０】しかしながら、検査ビット発生回路１を構
成する１４入力のＥＸ−ＯＲゲートの全ての入力を
“１”とすると、出力は全て“０”となる。したがっ
て、前述した消去前の書き込みにおいて、全て“１”の
情報ビットに対して検査ビット発生回路１として上記１
４入力のＥＸ−ＯＲゲートを使用した場合には、６ビッ
トの検査ビットは全て“０”となってしまう。このた
め、検査ビット発生回路１を１４入力のＥＸ−ＯＲゲー
トで構成した場合には、全て“１”の情報ビットに対し
て全て“１”の検査ビットを発生させることはできず、
消去前書き込みにおいて全て“１”の情報ビットならび
に全て“１”の検査ビットを書き込むことはできなくな
る。
成する１４入力のＥＸ−ＯＲゲートの全ての入力を
“１”とすると、出力は全て“０”となる。したがっ
て、前述した消去前の書き込みにおいて、全て“１”の
情報ビットに対して検査ビット発生回路１として上記１
４入力のＥＸ−ＯＲゲートを使用した場合には、６ビッ
トの検査ビットは全て“０”となってしまう。このた
め、検査ビット発生回路１を１４入力のＥＸ−ＯＲゲー
トで構成した場合には、全て“１”の情報ビットに対し
て全て“１”の検査ビットを発生させることはできず、
消去前書き込みにおいて全て“１”の情報ビットならび
に全て“１”の検査ビットを書き込むことはできなくな
る。
【００２１】そこで、この実施形態の検査ビット発生回
路１では、検査ビット発生行列（Ｐ）の各行の“１”の
個数を、３２ビットの情報ビットに対して１ビットの誤
り訂正を行う際に６ビットの検査ビットを発生させるた
めに最低必要となる１４個を満足させ、かつ全て“１”
の情報ビットに対して全て“１”の検査ビットを発生さ
せることが可能となる奇数個の１５個（少なくとも１５
個以上の奇数個）とし、図２に示す検査行列式の中から
上述したと同様に任意の行列を選択して（図２のＮＯ８
〜１９，２３〜３４，４１〜４８を選択）、例えば以下
の式７に示すように設定される。
路１では、検査ビット発生行列（Ｐ）の各行の“１”の
個数を、３２ビットの情報ビットに対して１ビットの誤
り訂正を行う際に６ビットの検査ビットを発生させるた
めに最低必要となる１４個を満足させ、かつ全て“１”
の情報ビットに対して全て“１”の検査ビットを発生さ
せることが可能となる奇数個の１５個（少なくとも１５
個以上の奇数個）とし、図２に示す検査行列式の中から
上述したと同様に任意の行列を選択して（図２のＮＯ８
〜１９，２３〜３４，４１〜４８を選択）、例えば以下
の式７に示すように設定される。
【００２２】
【数７】 したがって、式７に示すように設定された検査ビット発
生行列において、検査ビット（Ｐ０〜Ｐ５）は、以下の
式８に示す論理演算によって算出される。また、式７に
示す検査ビット発生行列に誤り検査用のコード（図２の
ＮＯ２〜７）が加わり前述した式３の誤り検出行列
（Ｂ）が以下の式９に示すように設定されて誤り検出が
行われる。
生行列において、検査ビット（Ｐ０〜Ｐ５）は、以下の
式８に示す論理演算によって算出される。また、式７に
示す検査ビット発生行列に誤り検査用のコード（図２の
ＮＯ２〜７）が加わり前述した式３の誤り検出行列
（Ｂ）が以下の式９に示すように設定されて誤り検出が
行われる。
【００２３】
【数８】
【数９】 ここで、上式の＋は排他的論理和を示す。したがって、
上記論理演算の解は、それぞれの検査ビットに対して式
８に示す１５個の情報ビットを入力とする１５入力の排
他的論理和（ＥＸ−ＯＲ）ゲートにより求めることがで
きる。すなわち、検査ビット発生回路１を１５入力のＥ
Ｘ−ＯＲゲートで構成すればよいことになる。検査ビッ
ト発生回路１を１５入力のＥＸ−ＯＲゲートで構成した
場合に、ＥＸ−ＯＲゲートの全ての入力を“１”とする
と出力は“１”となり、また全ての入力を“０”とする
と出力は“０”となる。
上記論理演算の解は、それぞれの検査ビットに対して式
８に示す１５個の情報ビットを入力とする１５入力の排
他的論理和（ＥＸ−ＯＲ）ゲートにより求めることがで
きる。すなわち、検査ビット発生回路１を１５入力のＥ
Ｘ−ＯＲゲートで構成すればよいことになる。検査ビッ
ト発生回路１を１５入力のＥＸ−ＯＲゲートで構成した
場合に、ＥＸ−ＯＲゲートの全ての入力を“１”とする
と出力は“１”となり、また全ての入力を“０”とする
と出力は“０”となる。
【００２４】したがって、消去回路５によって情報ビッ
ト保持部２ならびに検査ビット保持部３を消去する前に
書き込みを行う場合に、書き込み用の入力データとして
全て“１”の情報ビットを検査ビット発生回路１に与え
ると、検査ビット発生回路１を構成する１５入力のＥＸ
−ＯＲゲートにより６ビット全て“１”の検査ビットが
発生され、発生された全て“１”の検査ビットは３２ビ
ット全て“１”の情報ビットとともに書き込み回路４を
介してそれぞれ対応した情報ビット保持部２、検査ビッ
ト保持部３に書き込まれる。なお、“０”を書き込む場
合にも同様にして行うことが可能である。これにより、
通常の書き込み動作、ならびにセルのしきい値の調整の
ための消去前の書き込み動作において、同じ検査ビット
発生行列を使用することができ、書き込み動作における
アルゴリズムの複雑化を回避することが可能となる。
ト保持部２ならびに検査ビット保持部３を消去する前に
書き込みを行う場合に、書き込み用の入力データとして
全て“１”の情報ビットを検査ビット発生回路１に与え
ると、検査ビット発生回路１を構成する１５入力のＥＸ
−ＯＲゲートにより６ビット全て“１”の検査ビットが
発生され、発生された全て“１”の検査ビットは３２ビ
ット全て“１”の情報ビットとともに書き込み回路４を
介してそれぞれ対応した情報ビット保持部２、検査ビッ
ト保持部３に書き込まれる。なお、“０”を書き込む場
合にも同様にして行うことが可能である。これにより、
通常の書き込み動作、ならびにセルのしきい値の調整の
ための消去前の書き込み動作において、同じ検査ビット
発生行列を使用することができ、書き込み動作における
アルゴリズムの複雑化を回避することが可能となる。
【００２５】また、ＥＣＣ回路を搭載することによる情
報ビットの反転、消去アルゴリズムの変更等が不要にな
り、従来のＥＣＣ回路がない場合と同一の思想で周辺回
路を構成することができる。さらに、ＥＣＣ回路の搭載
前後であっても、書き換えのシーケンサ及び変換回路等
の周辺回路は、変更が不要であるとともに、書き込み、
消去、読み出し回路といった特性に影響を及ぼす回路
は、情報ビット保持用と検査ビット保持用の記憶セルに
対しても、書き込み回数、消去回数のストレス数は同じ
であるため、信頼性の面においてもＥＣＣ回路の搭載前
のデータが使用可能となる。一方、検査ビット保持部の
記憶セルの書き込み／消去テストにおいても、全ビット
書き込み及び消去は、テストのための設定が必要なく、
通常動作と同一にすることができる。さらに、ＥＣＣ回
路の搭載前のテストベクタがそのまま使用でき、特性評
価の面においても既存データとの比較が容易にできる。
報ビットの反転、消去アルゴリズムの変更等が不要にな
り、従来のＥＣＣ回路がない場合と同一の思想で周辺回
路を構成することができる。さらに、ＥＣＣ回路の搭載
前後であっても、書き換えのシーケンサ及び変換回路等
の周辺回路は、変更が不要であるとともに、書き込み、
消去、読み出し回路といった特性に影響を及ぼす回路
は、情報ビット保持用と検査ビット保持用の記憶セルに
対しても、書き込み回数、消去回数のストレス数は同じ
であるため、信頼性の面においてもＥＣＣ回路の搭載前
のデータが使用可能となる。一方、検査ビット保持部の
記憶セルの書き込み／消去テストにおいても、全ビット
書き込み及び消去は、テストのための設定が必要なく、
通常動作と同一にすることができる。さらに、ＥＣＣ回
路の搭載前のテストベクタがそのまま使用でき、特性評
価の面においても既存データとの比較が容易にできる。
【００２６】また、情報ビット保持部２に保持された情
報ビットならびに検査ビット保持部３に保持された検査
ビットは、消去回路５によりそれぞれ別々に消去される
ので、消去時の動作電流が削減され、低消費電力化を図
ることができる。さらに、情報ビット保持部２に保持さ
れた情報ビットならびに検査ビット保持部３に保持され
た検査ビットは、読み出し回路７によりそれぞれ別々に
読み出されるので、読み出し時の動作電流が削減され、
低消費電力化を図ることができる。
報ビットならびに検査ビット保持部３に保持された検査
ビットは、消去回路５によりそれぞれ別々に消去される
ので、消去時の動作電流が削減され、低消費電力化を図
ることができる。さらに、情報ビット保持部２に保持さ
れた情報ビットならびに検査ビット保持部３に保持され
た検査ビットは、読み出し回路７によりそれぞれ別々に
読み出されるので、読み出し時の動作電流が削減され、
低消費電力化を図ることができる。
【００２７】
【発明の効果】以上説明したように、この発明によれ
ば、通常の書き込み動作、ならびにセルのしきい値の調
整のための消去前の書き込み動作において、同じ検査ビ
ット発生行列を使用することができ、書き込み動作にお
けるアルゴリズムの複雑化を回避することが可能とな
る。これにより、書き込み動作、消去動作の制御はＥＣ
Ｃ回路の搭載前後でも同一となり、ＥＣＣ回路搭載前の
ものが流用可能となる。また、情報ビット、検査ビット
に付随する回路は、書き込み、消去、読み出し回路全て
において同回路が使用でき、特性の均一化及び設計負荷
の低減が図れる。
ば、通常の書き込み動作、ならびにセルのしきい値の調
整のための消去前の書き込み動作において、同じ検査ビ
ット発生行列を使用することができ、書き込み動作にお
けるアルゴリズムの複雑化を回避することが可能とな
る。これにより、書き込み動作、消去動作の制御はＥＣ
Ｃ回路の搭載前後でも同一となり、ＥＣＣ回路搭載前の
ものが流用可能となる。また、情報ビット、検査ビット
に付随する回路は、書き込み、消去、読み出し回路全て
において同回路が使用でき、特性の均一化及び設計負荷
の低減が図れる。
【００２８】一方、情報ビット及び検査ビットの消去又
は読み出しをそれぞれ別々に行うようにしているので、
低消費電力化を達成することができる。
は読み出しをそれぞれ別々に行うようにしているので、
低消費電力化を達成することができる。
【図１】この発明の一実施形態に係る不揮発性半導体記
憶装置の構成を示す図である。
憶装置の構成を示す図である。
【図２】検査行列式の一例を示す図である。
１ 検査ビット発生回路 ２ 情報ビット保持部 ３ 検査ビット保持部 ４ 書き込み回路 ５ 消去回路 ６ デコーダ ７ 読み出し回路 ８ シンドローム計算回路 ９ 訂正回路
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B025 AD00 AD08 AE06 5L106 AA10 BB01 BB12 GG05 GG07
Claims (3)
- 【請求項１】 入力されるそれぞれの情報データに対応
して誤り訂正を行うために必要となる誤り訂正コードを
検査ビット発生行列に基づいて発生させ、前記検査ビッ
ト発生行列は、各行の“１”の要素が検査ビットを発生
させるのに最低必要となる個数を満たす奇数個とした行
列からなる検査ビット発生回路と、 前記情報データと前記検査ビット発生回路によって発生
された誤り訂正コードが書き込まれ、書き込まれた前記
情報データと前記誤り訂正コードを保持する保持部と、 前記情報データと前記誤り訂正コードを前記保持部に書
き込む書き込み回路と、 前記保持部に保持された前記情報データと前記誤り訂正
コードを消去する消去回路と、 前記保持部に保持された前記情報データと前記誤り訂正
コードを読み出す読み出し回路と、 前記読み出し回路によって読み出された前記誤り訂正コ
ードに基づいて、前記読み出し回路によって読み出され
た情報データに誤りがないか否かを検査する検査回路
と、 前記検査回路の検査結果において誤りがある場合には、
誤りがある情報データに対して訂正を行う訂正回路とを
有することを特徴とする不揮発性半導体記憶装置。 - 【請求項２】 前記消去回路は、前記保持部に保持され
た前記情報データと前記誤り訂正コードをそれぞれ別々
に消去することを特徴とする請求項１記載の不揮発性半
導体記憶装置。 - 【請求項３】 前記読み出し回路は、前記保持部に保持
された前記情報データと前記誤り訂正コードをそれぞれ
別々に読み出すことを特徴とする請求項１又は２記載の
不揮発性半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35065599A JP2001167596A (ja) | 1999-12-09 | 1999-12-09 | 不揮発性半導体記憶装置 |
| US09/732,478 US6331948B2 (en) | 1999-12-09 | 2000-12-07 | Error correcting circuit for making efficient error correction, and involatile semiconductor memory device incorporating the same error correcting circuit |
| KR10-2000-0074918A KR100377490B1 (ko) | 1999-12-09 | 2000-12-09 | 비휘발성 반도체 기억 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35065599A JP2001167596A (ja) | 1999-12-09 | 1999-12-09 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001167596A true JP2001167596A (ja) | 2001-06-22 |
| JP2001167596A5 JP2001167596A5 (ja) | 2006-11-24 |
Family
ID=18411967
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35065599A Pending JP2001167596A (ja) | 1999-12-09 | 1999-12-09 | 不揮発性半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2001167596A (ja) |
| KR (1) | KR100377490B1 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006202457A (ja) * | 2004-12-20 | 2006-08-03 | Fujitsu Ltd | 半導体メモリ |
| JP2008525937A (ja) * | 2004-12-22 | 2008-07-17 | サンディスク コーポレイション | 消去されたセクタの検出メカニズム |
| JP2010198657A (ja) * | 2009-02-23 | 2010-09-09 | Oki Semiconductor Co Ltd | メモリ装置 |
| JP2010287305A (ja) * | 2009-06-10 | 2010-12-24 | Numonyx Bv | 多値レベルメモリデバイスにおける増大した記憶容量のための誤り訂正符号 |
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| WO2014109107A1 (ja) * | 2013-01-09 | 2014-07-17 | セイコーインスツル株式会社 | 不揮発性半導体記憶装置及びそのテスト方法 |
| JP2015072727A (ja) * | 2013-10-03 | 2015-04-16 | 富士通セミコンダクター株式会社 | 強誘電体メモリ装置及びメモリ書き込み方法 |
Citations (5)
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-
1999
- 1999-12-09 JP JP35065599A patent/JP2001167596A/ja active Pending
-
2000
- 2000-12-09 KR KR10-2000-0074918A patent/KR100377490B1/ko not_active IP Right Cessation
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| US8370702B2 (en) | 2009-06-10 | 2013-02-05 | Micron Technology, Inc. | Error correcting codes for increased storage capacity in multilevel memory devices |
| US8745463B2 (en) | 2009-06-10 | 2014-06-03 | Micron Technology, Inc. | Error correcting codes for increased storage capacity in multilevel memory devices |
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| US9875154B2 (en) | 2013-01-09 | 2018-01-23 | Sii Semiconductor Corporation | Non-volatile semiconductor storage device and method of testing the same |
| JP2015072727A (ja) * | 2013-10-03 | 2015-04-16 | 富士通セミコンダクター株式会社 | 強誘電体メモリ装置及びメモリ書き込み方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010070291A (ko) | 2001-07-25 |
| KR100377490B1 (ko) | 2003-03-26 |
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