JP2740474B2 - 電源制御回路 - Google Patents
電源制御回路Info
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- JP2740474B2 JP2740474B2 JP7192244A JP19224495A JP2740474B2 JP 2740474 B2 JP2740474 B2 JP 2740474B2 JP 7192244 A JP7192244 A JP 7192244A JP 19224495 A JP19224495 A JP 19224495A JP 2740474 B2 JP2740474 B2 JP 2740474B2
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- Japan
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- channel mosfet
- circuit
- power
- power supply
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- Charge And Discharge Circuits For Batteries Or The Like (AREA)
Description
【0001】
【発明の属する技術分野】本発明は電源制御回路に関
し、特に電池駆動装置等の非動作時の消費電流をゼロと
する電源制御回路に関する。
し、特に電池駆動装置等の非動作時の消費電流をゼロと
する電源制御回路に関する。
【0002】
【従来の技術】従来の電源制御回路は、例えば特開平0
5−336655号公報に見るように、ポータブル端末
の回路部への電源供給を制御するスイッチング素子と、
そのスイッチング素子を制御する制御用LSIと、制御
用LSIの各動作の基準となる基準電圧生成部とから構
成されており、非動作時においても制御用LSIやラッ
チ回路、バッファ回路等のICに電源を供給していた。
5−336655号公報に見るように、ポータブル端末
の回路部への電源供給を制御するスイッチング素子と、
そのスイッチング素子を制御する制御用LSIと、制御
用LSIの各動作の基準となる基準電圧生成部とから構
成されており、非動作時においても制御用LSIやラッ
チ回路、バッファ回路等のICに電源を供給していた。
【0003】
【発明が解決しようとする課題】従来の電源制御回路で
は、電源制御用LSI等を使用して電源制御を行ってい
るため、非電源投入時においてもこの電源制御LSIに
は電流を供給する必要がある。また、スイッチによる波
形の割れ(チャタリング)の影響を受けないようにチャ
タリングをフリップ・フロップ等でマスクする必要があ
り、フリップ・フロップのICにも電源を供給する必要
があった。このように本体の電源がオフの状態でも電池
が常時消耗され、本体の運用時間が短縮されてしまうと
いう課題がある。
は、電源制御用LSI等を使用して電源制御を行ってい
るため、非電源投入時においてもこの電源制御LSIに
は電流を供給する必要がある。また、スイッチによる波
形の割れ(チャタリング)の影響を受けないようにチャ
タリングをフリップ・フロップ等でマスクする必要があ
り、フリップ・フロップのICにも電源を供給する必要
があった。このように本体の電源がオフの状態でも電池
が常時消耗され、本体の運用時間が短縮されてしまうと
いう課題がある。
【0004】
【課題を解決するための手段】本発明の電源制御回路
は、電池により動作し、ポータブル端末の論理負荷回路
への電源供給を制御する電源制御回路であって、電源ス
イッチと、前記電源スイッチで発生するチャタリングを
除去するとともに前記電源スイッチのオン,オフを一定
の幅のパルス波形に整形するパルス整形回路部と、前記
パルス整形回路部のパルス信号によってDC/DCコン
バータに電源を供給するスイッチング部と、前記DC/
DCコンバータの出力を帰還させ前記スイッチング部を
ラッチする帰還部と、前記論理負荷回路への電源のオフ
制御を行う電源オフ回路部とを有し、前記パルス整形回
路部は、前記電源スイッチの一方の端子を負極側が接地
された前記電池の正極側に,他方の端子を片方が接地さ
れた第1の抵抗に接続し、前記電源スイッチの他方の端
子を第2の抵抗を介して第1のNチャネルMOSFET
のドレインに接続するとともに、第3の抵抗とコンデン
サによる積分回路に接続し、前記積分回路の出力を前記
第1のNチャネルMOSFETのゲートに接続するよう
構成し、前記スイッチング部は、前記第1のNチャネル
MOSFETのドレインに第1のダイオードのアノード
を接続し、前記第1のダイオードのカソードを第2のN
チャネルMOSFETのゲートに接続し、前記第2のN
チャネルMOSFETのドレインはPチャネルMOSF
ETのゲートに接続し、前記PチャネルMOSFETの
ソースは前記電池の正極側に接続し、前記PチャネルM
OSFETのゲートとソース間に第4の抵抗を接続する
よう構成し、前記帰還部は、前記PチャネルMOSFE
TのドレインをDC/DCコンバータの入力に接続し、
前記DC/DCコンバータの出力を第5の抵抗に接続
し、前記第5の抵抗のもう一方の端子を接地された第6
の抵抗に接続し、前記第5,第6の抵抗の接続点から分
圧された信号が第2のダイオードを介して前記第2のN
チャネルMOSFETのゲートに接続されるよう構成
し、前記電源オフ回路部は、前記DC/DCコンバータ
の出力をポータブル端末の論理負荷回路に入力し、前記
ポータブル端末の論理負荷回路と前記パルス整形回路部
の第1のNチャネルMOSFETのドレインを接続する
とともに、第3のNチャネルMOSFETのゲートに接
続し、前記第3のNチャネルMOSFETのドレインは
前記第2のNチャネルMOSFETのゲートに接続する
よう構成し、前記電源スイッチがオフの時には前記電池
の消費電流がゼロであることを特徴とする。
は、電池により動作し、ポータブル端末の論理負荷回路
への電源供給を制御する電源制御回路であって、電源ス
イッチと、前記電源スイッチで発生するチャタリングを
除去するとともに前記電源スイッチのオン,オフを一定
の幅のパルス波形に整形するパルス整形回路部と、前記
パルス整形回路部のパルス信号によってDC/DCコン
バータに電源を供給するスイッチング部と、前記DC/
DCコンバータの出力を帰還させ前記スイッチング部を
ラッチする帰還部と、前記論理負荷回路への電源のオフ
制御を行う電源オフ回路部とを有し、前記パルス整形回
路部は、前記電源スイッチの一方の端子を負極側が接地
された前記電池の正極側に,他方の端子を片方が接地さ
れた第1の抵抗に接続し、前記電源スイッチの他方の端
子を第2の抵抗を介して第1のNチャネルMOSFET
のドレインに接続するとともに、第3の抵抗とコンデン
サによる積分回路に接続し、前記積分回路の出力を前記
第1のNチャネルMOSFETのゲートに接続するよう
構成し、前記スイッチング部は、前記第1のNチャネル
MOSFETのドレインに第1のダイオードのアノード
を接続し、前記第1のダイオードのカソードを第2のN
チャネルMOSFETのゲートに接続し、前記第2のN
チャネルMOSFETのドレインはPチャネルMOSF
ETのゲートに接続し、前記PチャネルMOSFETの
ソースは前記電池の正極側に接続し、前記PチャネルM
OSFETのゲートとソース間に第4の抵抗を接続する
よう構成し、前記帰還部は、前記PチャネルMOSFE
TのドレインをDC/DCコンバータの入力に接続し、
前記DC/DCコンバータの出力を第5の抵抗に接続
し、前記第5の抵抗のもう一方の端子を接地された第6
の抵抗に接続し、前記第5,第6の抵抗の接続点から分
圧された信号が第2のダイオードを介して前記第2のN
チャネルMOSFETのゲートに接続されるよう構成
し、前記電源オフ回路部は、前記DC/DCコンバータ
の出力をポータブル端末の論理負荷回路に入力し、前記
ポータブル端末の論理負荷回路と前記パルス整形回路部
の第1のNチャネルMOSFETのドレインを接続する
とともに、第3のNチャネルMOSFETのゲートに接
続し、前記第3のNチャネルMOSFETのドレインは
前記第2のNチャネルMOSFETのゲートに接続する
よう構成し、前記電源スイッチがオフの時には前記電池
の消費電流がゼロであることを特徴とする。
【0005】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。図1は本発明の一実施例の回路構成を示す
回路図である。
て説明する。図1は本発明の一実施例の回路構成を示す
回路図である。
【0006】本実施の形態において、1は電源スイッ
チ、2はDC/DCコンバータ、3はポータブル端末の
論理回路、4は電池、R1〜R6は抵抗、C1はコンデ
ンサ、D1〜D2はダイオード、Q1〜Q4はFET
(スイッチング素子)である。
チ、2はDC/DCコンバータ、3はポータブル端末の
論理回路、4は電池、R1〜R6は抵抗、C1はコンデ
ンサ、D1〜D2はダイオード、Q1〜Q4はFET
(スイッチング素子)である。
【0007】このスイッチング制御回路に当たっては、
まず非動作において電池4から流れる電流のルートは無
く、消費電流はゼロとなっている。次に電源スイッチ1
を閉じることによって逆流防止用のダイオードD1に対
して、積分回路の抵抗R3とコンデンサC1によりスイ
ッチング素子Q1がオンの状態となり、一定のパルスが
入力される。このパルス時間をtonとする。ton時間の
パルスにてスイッチング素子Q2がオンの状態となり、
さらにスイッチング素子Q3がオン状態となる。Q3が
オン状態になることによりDC/DCコンバータ2に電
源が供給され、DC/DCコンバータ2が動作する。t
on時間内にDC/DCコンバータ2の出力が安定すると
帰還回路によりスイッチング素子Q2はオフ状態となる
ことはなく、スイッチング素子Q3もオン状態を保ちD
C/DCコンバータ2に電源を供給し続ける。
まず非動作において電池4から流れる電流のルートは無
く、消費電流はゼロとなっている。次に電源スイッチ1
を閉じることによって逆流防止用のダイオードD1に対
して、積分回路の抵抗R3とコンデンサC1によりスイ
ッチング素子Q1がオンの状態となり、一定のパルスが
入力される。このパルス時間をtonとする。ton時間の
パルスにてスイッチング素子Q2がオンの状態となり、
さらにスイッチング素子Q3がオン状態となる。Q3が
オン状態になることによりDC/DCコンバータ2に電
源が供給され、DC/DCコンバータ2が動作する。t
on時間内にDC/DCコンバータ2の出力が安定すると
帰還回路によりスイッチング素子Q2はオフ状態となる
ことはなく、スイッチング素子Q3もオン状態を保ちD
C/DCコンバータ2に電源を供給し続ける。
【0008】図2は図1の回路構成図中のA、B、C、
D点およびE点の波形を示しており、これに従って、本
実施例の動作を説明する。電源スイッチが押されるとA
点がハイレベルとなると共に、ほぼ同時にC点がハイレ
ベルとなりスイッチング素子Q2がオン状態となる。同
時に積分回路によりB点の電圧が上昇し、スイッチング
素子Q1のオン電圧に達するとC点の波形はローレベル
となり、パルスが生成される。このパルス幅ton時間内
にDC/DCコンバータ2から直流電圧が出力され、E
の電圧が安定するとD点はスイッチング素子Q2のオン
電圧を保つことができる。
D点およびE点の波形を示しており、これに従って、本
実施例の動作を説明する。電源スイッチが押されるとA
点がハイレベルとなると共に、ほぼ同時にC点がハイレ
ベルとなりスイッチング素子Q2がオン状態となる。同
時に積分回路によりB点の電圧が上昇し、スイッチング
素子Q1のオン電圧に達するとC点の波形はローレベル
となり、パルスが生成される。このパルス幅ton時間内
にDC/DCコンバータ2から直流電圧が出力され、E
の電圧が安定するとD点はスイッチング素子Q2のオン
電圧を保つことができる。
【0009】またこの場合には、パルス整形回路部にお
いてton時間は、
いてton時間は、
【0010】
【0011】の式で表すことができる。電源スイッチの
チャタリングに対して、スイッチを押したときに発生す
るものに対しては、図1のE点の波形がスイッチング素
子Q2のオン電圧に達するまでの間はラッチされないた
め、チャタリングは無視される。そして、スイッチを離
したときに発生するチャタリングに対しては、toff 時
間の間はマスクされる。また、toff 時間は、
チャタリングに対して、スイッチを押したときに発生す
るものに対しては、図1のE点の波形がスイッチング素
子Q2のオン電圧に達するまでの間はラッチされないた
め、チャタリングは無視される。そして、スイッチを離
したときに発生するチャタリングに対しては、toff 時
間の間はマスクされる。また、toff 時間は、
【0012】
【0013】の式で表すことができる。
【0014】波形EはDC/DCコンバータ2の出力電
圧を抵抗R5、R6で分圧しておりDC/DCコンバー
タ2の出力電圧が十分であるときに、スイッチング素子
Q2をオン状態となる電圧に設定する。これにより、電
池の残量が十分でなく、DC/DCコンバータの出力電
圧が一定レベルまで達しなかったり、ポータブル端末論
理回路3がショート状態等によりDC/DCコンバータ
の出力電圧が十分でないとき等に、スイッチング素子Q
2をラッチさせずに電源をオフさせることにより、ポー
タブル端末論理回路3に不安定な電圧を供給することを
禁じ、誤動作することを防ぐことができる。
圧を抵抗R5、R6で分圧しておりDC/DCコンバー
タ2の出力電圧が十分であるときに、スイッチング素子
Q2をオン状態となる電圧に設定する。これにより、電
池の残量が十分でなく、DC/DCコンバータの出力電
圧が一定レベルまで達しなかったり、ポータブル端末論
理回路3がショート状態等によりDC/DCコンバータ
の出力電圧が十分でないとき等に、スイッチング素子Q
2をラッチさせずに電源をオフさせることにより、ポー
タブル端末論理回路3に不安定な電圧を供給することを
禁じ、誤動作することを防ぐことができる。
【0015】装置の電源をオフするときは、電源スイッ
チを押すと図2のCのパルスがポータブル端末論理回路
3に入力され、論理回路内で電源オフの処理を行った
後、スイッチング素子Q4に対してハイレベルのオフ信
号を出力することにより、スイッチング素子Q4がオン
することにより、スイッチング素子Q2を保持していた
電圧が下がり、スイッチング素子Q2、Q3がオフする
ため、DC/DCコンバータ2がオフし、続いて装置の
電源がオフする。
チを押すと図2のCのパルスがポータブル端末論理回路
3に入力され、論理回路内で電源オフの処理を行った
後、スイッチング素子Q4に対してハイレベルのオフ信
号を出力することにより、スイッチング素子Q4がオン
することにより、スイッチング素子Q2を保持していた
電圧が下がり、スイッチング素子Q2、Q3がオフする
ため、DC/DCコンバータ2がオフし、続いて装置の
電源がオフする。
【0016】このようにすると、電源制御用LSIやフ
リップ・フロップを必要とせず、装置の電源がオフ状態
の時は消費電流はほとんどゼロとなるため、電池を電源
とするポータブル端末において実運用時間を長くするこ
とが可能となる。
リップ・フロップを必要とせず、装置の電源がオフ状態
の時は消費電流はほとんどゼロとなるため、電池を電源
とするポータブル端末において実運用時間を長くするこ
とが可能となる。
【0017】
【発明の効果】以上説明したように本発明は積分回路に
よりスイッチを押している時間に関係なく、一定のパル
スが出力され、そのパルス時間内に二次出力側(DC/
DCコンバータの出力側)から帰還させスイッチング素
子を保持させているので、電源制御用LSI等が必要な
く、非動作時に消費電流をゼロにすることができ、電池
の寿命が実質的に延長され、装置の実運用時間が延長さ
れるという効果を有する。
よりスイッチを押している時間に関係なく、一定のパル
スが出力され、そのパルス時間内に二次出力側(DC/
DCコンバータの出力側)から帰還させスイッチング素
子を保持させているので、電源制御用LSI等が必要な
く、非動作時に消費電流をゼロにすることができ、電池
の寿命が実質的に延長され、装置の実運用時間が延長さ
れるという効果を有する。
【図1】本発明の一実施例の回路構成を示す接続図
【図2】図1の接続図中の波形を示す波形図
R1〜R6 抵抗 C1 コンデンサ Q1〜Q4 FET(スイッチング素子) D1〜D2 ダイオード 1 電源スイッチ 2 DC/DCコンバータ 3 ポータブル端末論理回路 4 電池
Claims (1)
- 【請求項1】 電池により動作し、ポータブル端末の論
理負荷回路への電源供給を制御する電源制御回路であっ
て、電源スイッチと、前記電源スイッチで発生するチャ
タリングを除去するとともに前記電源スイッチのオン,
オフを一定の幅のパルス波形に整形するパルス整形回路
部と、前記パルス整形回路部のパルス信号によってDC
/DCコンバータに電源を供給するスイッチング部と、
前記DC/DCコンバータの出力を帰還させ前記スイッ
チング部をラッチする帰還部と、前記論理負荷回路への
電源のオフ制御を行う電源オフ回路部とを有し、 前記パルス整形回路部は、前記電源スイッチの一方の端
子を負極側が接地された前記電池の正極側に,他方の端
子を片方が接地された第1の抵抗に接続し、前記電源ス
イッチの他方の端子を第2の抵抗を介して第1のNチャ
ネルMOSFETのドレインに接続するとともに、第3
の抵抗とコンデンサによる積分回路に接続し、前記積分
回路の出力を前記第1のNチャネルMOSFETのゲー
トに接続するよう構成し、 前記スイッチング部は、前記第1のNチャネルMOSF
ETのドレインに第1のダイオードのアノードを接続
し、前記第1のダイオードのカソードを第2のNチャネ
ルMOSFETのゲートに接続し、前記第2のNチャネ
ルMOSFETのドレインはPチャネルMOSFETの
ゲートに接続し、前記PチャネルMOSFETのソース
は前記電池の正極側に接続し、前記PチャネルMOSF
ETのゲートとソース間に第4の抵抗を接続するよう構
成し、 前記帰還部は、前記PチャネルMOSFETのドレイン
をDC/DCコンバータの入力に接続し、前記DC/D
Cコンバータの出力を第5の抵抗に接続し、前記第5の
抵抗のもう一方の端子を接地された第6の抵抗に接続
し、前記第5,第6の抵抗の接続点から分圧された信号
が第2のダイオードを介して前記第2のNチャネルMO
SFETのゲートに接続されるよう構成し、 前記電源オフ回路部は、前記DC/DCコンバータの出
力をポータブル端末の論理負荷回路に入力し、前記ポー
タブル端末の論理負荷回路と前記パルス整形回路部の第
1のNチャネルMOSFETのドレインを接続するとと
もに、第3のNチャネルMOSFETのゲートに接続
し、前記第3のNチャネルMOSFETのドレインは前
記第2のNチャネルMOSFETのゲートに接続するよ
う構成し、 前記電源スイッチがオフの時には前記電池の消費電流が
ゼロであることを特徴とする電源制御回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7192244A JP2740474B2 (ja) | 1995-07-27 | 1995-07-27 | 電源制御回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7192244A JP2740474B2 (ja) | 1995-07-27 | 1995-07-27 | 電源制御回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0946900A JPH0946900A (ja) | 1997-02-14 |
JP2740474B2 true JP2740474B2 (ja) | 1998-04-15 |
Family
ID=16288067
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7192244A Expired - Fee Related JP2740474B2 (ja) | 1995-07-27 | 1995-07-27 | 電源制御回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2740474B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9590438B2 (en) | 2013-11-05 | 2017-03-07 | Abbott Diabetes Care Inc. | Systems, devices, and methods for control of a power supply connection |
JP2017093204A (ja) * | 2015-11-13 | 2017-05-25 | 立山科学工業株式会社 | 給電制御回路 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60240211A (ja) * | 1984-05-15 | 1985-11-29 | Seiko Epson Corp | 信号遅延回路 |
JPH0686460A (ja) * | 1992-08-28 | 1994-03-25 | Hitachi Ltd | 電源回路 |
-
1995
- 1995-07-27 JP JP7192244A patent/JP2740474B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH0946900A (ja) | 1997-02-14 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971216 |
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