JP2004040487A - クロック発振回路 - Google Patents
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- 230000010355 oscillation Effects 0.000 title claims abstract description 124
- 239000000919 ceramic Substances 0.000 claims abstract description 9
- 239000003990 capacitor Substances 0.000 claims description 9
- 239000010453 quartz Substances 0.000 claims description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 2
- 239000013078 crystal Substances 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 14
- 238000004519 manufacturing process Methods 0.000 description 6
- 230000007423 decrease Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
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- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B2200/00—Indexing scheme relating to details of oscillators covered by H03B
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Abstract
【課題】低電圧動作が可能で、消費電力の低減と発振開始時間の短縮化を図ることができるクロック発振回路を提供する。
【解決手段】水晶またはセラミックからなる振動子１と並列に、第１インバータ５、第２インバータ６および帰還抵抗２を接続する。発振開始までは第１インバータ５と第２インバータ６とを動作させて発振開始時間を短縮化し、発振開始後は第２インバータ６を停止させて消費電流を低減する。第２インバータ６は、クロックドインバータのように、電源電圧と接地電圧との間に出力に係るトランジスタ７〜１０が直列に接続されていないため、電源電圧が低い場合でも、大きな駆動電流を得ることができる。
【選択図】 図１
【解決手段】水晶またはセラミックからなる振動子１と並列に、第１インバータ５、第２インバータ６および帰還抵抗２を接続する。発振開始までは第１インバータ５と第２インバータ６とを動作させて発振開始時間を短縮化し、発振開始後は第２インバータ６を停止させて消費電流を低減する。第２インバータ６は、クロックドインバータのように、電源電圧と接地電圧との間に出力に係るトランジスタ７〜１０が直列に接続されていないため、電源電圧が低い場合でも、大きな駆動電流を得ることができる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、水晶またはセラミックからなる振動子を用いてクロック信号を発生させるクロック発振回路に関する。
【０００２】
【従来の技術】
従来から、水晶またはセラミックからなる振動子を用いたクロック発振回路が知られている。
【０００３】
図５は、従来のクロック発振回路の構成を示す回路図である。
【０００４】
このクロック発振回路３００は、水晶またはセラミックからなる振動子３１を有している。振動子３１の一方端にはインバータ３５の入力部が接続され、他方端にはそのインバータ３５の出力部が接続されている。また、インバータ３５と並列に帰還抵抗３２が接続されており、この帰還抵抗３２によってインバータ３５にバイアス電圧が印加されるようになっている。振動子３１の両端のそれぞれと接地電圧ＧＮＤとの間には、それぞれ、コンデンサ３３および３４が接続されており、これらのコンデンサ３３および３４は、インバータ３５から直接、または帰還抵抗３２を介して充放電されるようになっている。
【０００５】
このように構成された従来のクロック発振回路３００では、インバータ３５の駆動能力を大きくすることによって、クロック信号の発振が開始されるまでの時間を短くすることができる。しかしながら、インバータ３５の駆動能力を大きくした場合には、クロック発振回路３００の消費電流が増加するという問題がある。
【０００６】
そこで、発振開始時間の短縮化と消費電流の削減を図るために、例えば特開平４−２００００９号公報には、発振動作開始時から所定時間のみ動作するクロックドインバータを用いたクロック発振回路が提案されている。
【０００７】
図７は、クロックドインバータを用いた従来のクロック発振回路の構成を示す回路図である。
【０００８】
このクロック発振回路４００は、水晶またはセラミックからなる振動子３１と並列に、インバータ３５、帰還抵抗３２およびクロックドインバータ３６がそれぞれ接続されている。クロックドインバータ３６は、制御信号ＥＮ１によって制御されており、発振動作開始時には、制御信号ＥＮ１によってクロックドインバータ３６を動作させ、所定時間経過後に制御信号ＥＮ１によってクロックドインバータ３６の動作を終了させる。
【０００９】
このように、発振動作開始時には、インバータ３５とクロックドインバータ３６とを動作させてクロック信号の発振が開始されるまでの時間を短縮することができ、その後、クロックドインバータ３６の動作が停止されるために消費電流を削減することができる。
【００１０】
【発明が解決しようとする課題】
しかしながら、図６に示す従来のクロック発振回路４００では、電源電圧が低い場合にはクロックドインバータ３６の駆動能力が大きく低下するため、低電源電圧動作と発振開始時間の短縮化とを両立させることが容易ではない。
【００１１】
以下に、この問題点について、さらに詳しく説明する。
【００１２】
図７は、一般的なクロックドインバータの構成を示す回路図である。
【００１３】
このクロックドインバータ３６は、ゲートがそれぞれ入力部ＩＮに接続され、ドレインがそれぞれ出力部ＯＵＴに接続されたＰチャネルＭＯＳトランジスタ４７およびＮチャネルＭＯＳトランジスタ４８を有している。また、電源電圧ＶＤＤとＰチャネルＭＯＳトランジスタ４７との間にはＰチャネルＭＯＳトランジスタ４９が接続され、接地電圧ＧＮＤとＮチャネルＭＯＳトランジスタ４８との間にはＮチャネルＭＯＳトランジスタ５０が設けられている。ＮチャネルＭＯＳトランジスタ５０のゲートにはクロック信号ＣＫが入力され、ＰチャネルＭＯＳトランジスタ４９のゲートには反転クロック信号ｎＣＫが入力されている。
【００１４】
このような構成のクロックドインバータ３６では、出力に係るトランジスタ４７〜５０が縦方向に繋がって電源電圧ＶＤＤと接地電圧ＧＮＤとの間に直列に接続されているため、電源電圧が低い場合には、各トランジスタ４７〜５０の抵抗値が増加し、大きな駆動電流を得ることができない。従って、クロックドインバータ３６によってクロック信号の発振が開始されるまでの時間を大幅に短縮化することができない。
【００１５】
本発明は、上記従来技術の課題に鑑みてなされたものであり、低電圧動作が可能であって、消費電力を大幅に削減することができると共に、発振開始時間を大幅に短縮化することができるクロック発振回路を提供することを目的とする。
【００１６】
【課題を解決するための手段】
本発明のクロック発振回路は、水晶またはセラミックからなる振動子と、該振動子の一方端に入力部が接続され、他方端に出力部が接続された第１インバータと、該第１インバータと並列に接続された帰還抵抗と、該振動子の両端のそれぞれと接地電圧との間にそれぞれ接続されたコンデンサと、該第１インバータと並列に接続され、電源投入時または発振動作開始時に動作を開始し、電源投入時または発振動作開始時から所定時間経過後に動作を終了するように制御される第２インバータとを具備し、そのことにより上記目的が達成される。
【００１７】
前記第２インバータは、ソースが電源電圧に接続され、ドレインが前記第１インバータの出力部に接続されたＰチャネルトランジスタと、ソースが接地電圧に接続され、ドレインが該第１インバータの出力部に接続されたＮチャネルトランジスタとを有し、電源投入時または発振動作開始時に該Ｐチャネルトランジスタおよび該Ｎチャネルトランジスタが導通状態となり、電源投入時または発振動作開始時から所定時間経過後に該Ｐチャネルトランジスタおよび該Ｎチャネルトランジスタが非導通状態となるように制御される。
【００１８】
好ましくは、前記第２インバータは、ソースが電源電圧に接続され、ドレインが前記第１インバータの出力部に接続された第１Ｐチャネルトランジスタと、ソースが電源電圧に接続され、ドレインが該第１Ｐチャネルトランジスタのゲートに接続された第２Ｐチャネルトランジスタと、入力端が該第１インバータの入力部に接続され、出力端が該第１Ｐチャネルトランジスタのゲートに接続された第１スイッチと、ソースが接地電圧に接続され、ドレインが該第１インバータの出力部に接続された第１Ｎチャネルトランジスタと、ソースが接地電圧に接続され、ドレインが該第１Ｎチャネルトランジスタのゲートに接続された第２Ｎチャネルトランジスタと、入力端が該第１インバータの入力部に接続され、出力端が該第１Ｎチャネルトランジスタのゲートに接続された第２スイッチとを有し、該第２Ｐチャネルトランジスタのゲート、該第１スイッチおよび該第２スイッチに供給される第１制御信号は、電源投入時または発振動作開始時にハイレベルであって、電源投入時または発振動作開始時から所定時間経過後にローレベルに切り替えられ、該第２Ｎチャネルトランジスタのゲートに供給される第２制御信号は、電源投入時または発振開始時にローレベルであって、電源投入時または発振動作開始時から所定時間経過後にハイレベルに切り替えられる。
【００１９】
好ましくは、前記第１インバータは、電源電圧とＰチャネルトランジスタとの間、および接地電圧とＮチャネルトランジスタとの間の少なくとも一方に電流制限抵抗が接続されている。
【００２０】
好ましくは、前記第１インバータと並列に、複数の第２インバータが接続され、各第２インバータは、それぞれが電源投入時または発振動作開始時に動作を開始し、それぞれが異なる時間に動作を終了するように制御される。
【００２１】
以下に、本発明の作用について説明する。
【００２２】
本発明にあっては、第１インバータと並列に第２インバータを接続し、電源投入時または発振動作開始時には第１インバータと第２インバータとを動作させて発振開始時間を短縮化し、所定時間経過後に第２インバータの動作を停止させて消費電流を削減することができる。
【００２３】
第２インバータは、例えば、ソースが電源電圧に接続され、ドレインが第１インバータの出力部に接続された第１Ｐチャネルトランジスタと、ソースが電源電圧に接続され、ドレインが第１Ｐチャネルトランジスタのゲートに接続された第２Ｐチャネルトランジスタと、入力端が第１インバータの入力部に接続され、出力端が第１Ｐチャネルトランジスタのゲートに接続された第１スイッチと、ソースが接地電圧に接続され、ドレインが第１インバータの出力部に接続された第１Ｎチャネルトランジスタと、ソースが接地電圧に接続され、ドレインが第１Ｎチャネルトランジスタのゲートに接続された第２Ｎチャネルトランジスタと、入力端が第１インバータの入力部に接続され、出力端が第１Ｎチャネルトランジスタのゲートに接続された第２スイッチとを有する構成とすることができる。そして、第２Ｐチャネルトランジスタのゲート、第１スイッチおよび第２スイッチに対して、電源投入時または発振動作開始時にハイレベルであって、電源投入時または発振動作開始時から所定時間経過後にローレベルに切り替えられる第１制御信号を入力し、第２Ｎチャネルトランジスタのゲートに対して、電源投入時または発振開始時にローレベルであって、電源投入時または発振動作開始時から所定時間経過後にハイレベルに切り替えられる第２制御信号を供給することによって、電源投入時または発振動作開始時に第２インバータを動作させ、所定時間経過後に第２インバータの動作を停止させることができる。この構成では、クロックドインバータを用いた従来のクロック発振回路のように、出力に係る第１Ｐチャネルトランジスタと第２Ｐチャネルトランジスタとが直列に接続されておらず、また、第１Ｎチャネルトランジスタと第２Ｎチャネルトランジスタとが直列に接続されていない。このため、トランジスタによる抵抗を小さくすることができ、電源電圧が低い場合でも、大きな駆動電流を得ることができる。従って、第２インバータによってクロック信号の発振が開始されるまでの時間を短縮化する効果が大きい。
【００２４】
また、製造ばらつきによって第１インバータを構成するトランジスタの駆動能力が変動すると、第１インバータの駆動電流を発振に必要とされる以上に大きくする必要が生じるため、消費電流の削減が容易ではなくなる。このような場合には、第１インバータを構成するＰチャネルトランジスタと電源電圧との間、およびＮチャネルトランジスタと接地電圧との間の少なくとも一方に電流制限抵抗を接続することが好ましい。第１インバータを構成するトランジスタの駆動能力を充分に大きくしておくことによって、製造ばらつきによってトランジスタの駆動能力が変動しても、電流制限抵抗によって消費電流を制限することが可能である。
【００２５】
さらに、電源投入時または発振動作開始時から所定時間経過後、発振途中に第２インバータの動作を終了させると、クロック発振回路の駆動電流が急激に減少して発振が停止してしまうおそれがある。このような場合には、第１インバータと並列に接続された第２インバータを複数設けて、各第２インバータを、それぞれが電源投入時または発振動作開始時に動作を開始し、それぞれが異なる時間に動作を終了するように制御することが好ましい。各第２インバータの動作を順次終了させることによって、クロック発振回路の駆動電流が緩やかに減少するため、クロック発振回路の駆動電流が急激に減少することによる発振停止を回避することができる。
【００２６】
【発明の実施の形態】
以下に、本発明の実施の形態について、図面に基づいて説明する。
【００２７】
（実施形態１）
図１は、本発明の一実施形態であるクロック発振回路の構成を示す回路図である。
【００２８】
このクロック発振回路１００は、水晶またはセラミックからなる振動子１を有している。振動子１の一方端には第１インバータ５の入力部が接続され、他方端には第１インバータ５の出力部が接続されている。また、第１インバータ５と並列に、電源投入時または発振動作開始時に動作を開始し、電源投入時または発振動作開始時から所定時間経過後に動作を終了するように制御される第２インバータ６が接続されている。さらに、第１インバータ５および第２インバータ６と並列に帰還抵抗２が接続されており、この帰還抵抗２によって第１インバータ５および第２インバータ６にバイアス電圧が印加されるようになっている。振動子１の両端のそれぞれと接地電圧ＧＮＤとの間には、それぞれ、コンデンサ３および４が接続されており、これらのコンデンサ３および４は第１インバータ５および第２インバータ６から直接、または帰還抵抗２を介して充放電されるようになっている。
【００２９】
上記第２インバータ６にはＰチャネルＭＯＳトランジスタ７が設けられており、ＰチャネルＭＯＳトランジスタ７は、電源電圧ＶＤＤと第１インバータ５の出力部との間に、ソースが電源電圧ＶＤＤに接続され、ドレインが第１インバータ５の出力部に接続されている。ＰチャネルＭＯＳトランジスタ７のゲートは、入力端が第１インバータ５の入力部に接続されたスイッチ１１の出力端、およびソースが電源電圧ＶＤＤに接続されたＰチャネルＭＯＳトランジスタ９のドレインに接続されている。ＰチャネルＭＯＳトランジスタ９のゲートには制御信号として信号ＥＮ１が供給され、スイッチ１１には制御信号として信号ＥＮ１が供給されるようになっている。
【００３０】
また、上記第２インバータ６には、ＮチャネルＭＯＳトランジスタ８が設けられており、ＮチャネルＭＯＳトランジスタ８は、接地電圧ＧＮＤと第１インバータ５の出力部との間に、ソースが接地電圧ＧＮＤに接続され、ドレインが第１インバータ５の出力部に接続されたＮチャネルＭＯＳトランジスタ８が設けられている。ＮチャネルＭＯＳトランジスタ８のゲートは、入力端が第１インバータ５の入力部に接続されたスイッチ１２の出力端、およびソースが接地電圧ＧＮＤに接続されたＮチャネルＭＯＳトランジスタ１０のドレインに接続されている。ＮチャネルＭＯＳトランジスタ１０のゲートには制御信号として信号ｎＥＮ１が供給され、スイッチ１２には制御信号として信号ＥＮ１が供給されるようになっている。
【００３１】
以下に、このように構成された本実施形態のクロック発振回路１００の動作について説明する。
【００３２】
クロック発振回路１００において、電源投入時または発振動作開始時には、信号ＥＮ１はハイレベル、信号ｎＥＮ１はローレベルとなり、スイッチ１１およびスイッチ１２はそれぞれ導通状態（ＯＮ状態）となる。これによって、ＰチャネルＭＯＳトランジスタ９とＮチャネルＭＯＳトランジスタ１０はそれぞれ非導通状態（ＯＦＦ状態）となり、第２インバータ６は通常のインバータとして動作する。この状態では、第１インバータ５と第２インバータ６とが活性化（動作）しており、クロック発振回路１００が大電流で駆動されるため、第１インバータ５の出力部に接続されたクロック信号の出力部（図示せず）が所定の電圧レベルまで充電されるまでの時間を短くすることができ、クロック信号の発振開始までの時間が短縮化される。
【００３３】
次に、クロック信号の発振が開始され、ある程度、信号発振状態が安定した後、クロック発振回路１００の外部に設けられたＥＮ信号を制御する回路がクロック信号出力を検出して、その制御回路によって、信号ＥＮ１はローレベル、信号ｎＥＮ１はハイレベルに切り替えられ、スイッチ１１およびスイッチ１２はそれぞれ非導通状態となる。これによって、ＰチャネルＭＯＳトランジスタ９とＮチャネルＭＯＳトランジスタ１０はそれぞれ導通状態となり、ＰチャネルＭＯＳトランジスタ７のゲートはハイレベル、ＮチャネルＭＯＳトランジスタ８のゲートはローレベルとなるため、第２インバータ６は、インバータとして動作せず、クロック発振回路１００から分離された状態となる。この状態では、第２インバータ６に貫通電流が流れないため、クロック発振回路１００全体の消費電流が削減される。
【００３４】
一般に、所定時間のみ動作するように制御されるインバータとしては、上述した図７に示すような構成のクロックドインバータ３６が用いられる。しかしながら、図７に示すクロックドインバータ３６では、出力に係るトランジスタ４７〜５０が電源電圧ＶＤＤと接地電圧ＧＮＤとの間に直列に接続されているため、低電源電圧動作時には各トランジスタ４７〜５０の抵抗値が増大して大きな駆動電流を得ることができず、発振開始時間を大幅に短縮化することができない。
【００３５】
これに対して、本実施形態では、図１に示すように、制御信号ＥＮ１およびｎＥＮ１によって所定時間のみ動作するように制御される第２インバータ６において、ＰチャネルＭＯＳトランジスタ７とＮチャネルトランジスタ８とが電源電圧ＶＤＤと接地電圧ＧＮＤとの間に直列に接続されており、ＰチャネルＭＯＳトランジスタ９のドレインがＰチャネルＭＯＳトランジスタ７のゲートに接続され、ＮチャネルＭＯＳトランジスタ１０のドレインがＮチャネルＭＯＳトランジスタ８のゲートに接続されている。この構成では、出力に係るトランジスタ７〜１０が電源電圧ＶＤＤと接地電圧ＧＮＤとの間に直列に接続されていないため、低電源電圧動作時においても大きな駆動電流を得ることができ、発振開始時間を短縮化することができる。
【００３６】
本実施形態のクロック発振回路１００において、第１インバータ５としては、電源電圧ＶＤＤと接地電圧ＧＮＤとの間に、ソースが電源電圧ＶＤＤに接続されたＰチャネル型ＭＯＳトランジスタと、ソースが接地電圧ＧＮＤに接続されたＮチャネル型ＭＯＳトランジスタとが設けられ、第１インバータ５の入力部にＰチャネル型ＭＯＳトランジスタおよびＮチャネル型ＭＯＳトランジスタのゲートが接続され、第１インバータ５の出力部にＰチャネル型ＭＯＳトランジスタおよびＮチャネル型ＭＯＳトランジスタのドレインが接続された一般的な構成のインバータを用いることができる。
【００３７】
しかしながら、一般的な構成のインバータでは、トランジスタの製造ばらつきによって駆動能力が変動するおそれがあるため、第１インバータ５の駆動電流を発振に必要とされる駆動電流以上に大きくする必要があり、消費電流を削減することが容易ではない。
【００３８】
そこで、図１に示す第１インバータ５において、ＰチャネルＭＯＳトランジスタのソースと電源電圧ＶＤＤとの間、およびＮチャネルＭＯＳトランジスタのソースと接地電圧ＧＮＤとの間の少なくとも一方に、電流を制限するための抵抗を挿入した構成としてもよい。この構成について、以下に説明する。
【００３９】
図２は、本実施形態のクロック発振回路におけるインバータの構成例を示す回路図である。
【００４０】
このインバータ１５は、ＰチャネルＭＯＳトランジスタ１７のソースと電源電圧ＶＤＤとの間に電流制限抵抗１９が設けられ、ＮチャネルＭＯＳトランジスタ１８のソースと接地電圧ＧＮＤとの間に電流制限抵抗２０が設けられている。
【００４１】
このインバータ１５では、トランジスタの製造ばらつきによってトランジスタ１７および１８の駆動能力が変動しても、電流制限抵抗１９によって電源電圧ＶＤＤとＰチャネルＭＯＳトランジスタ１７との間に流れる電流が制限され、電流制限抵抗２０によって接地電圧ＧＮＤとＮチャネルＭＯＳトランジスタ１８との間に流れる電流が制限されるため、トランジスタ１７および１８の駆動能力を充分に大きく設定しておくことができる。また、電流制限抵抗の抵抗値は、トランジスタの駆動能力に比べて、製造ばらつきが小さいため、容易に安定した駆動電流を得ることができる。
【００４２】
本実施形態のクロック発振回路１００において、図１に示す第２インバータ６を活性化（動作）状態から非活性化（停止）状態に切り替えることにより、クロック信号の発振が停止してしまう不具合が生じることがある。このような場合には、複数個の第２インバータ６を第１インバータ５と並列に接続して、各第２インバータ６を、所定時間毎に順次、活性化状態から非活性化状態に切り替えるように制御することもできる。この構成について、以下の実施形態２において説明する。
【００４３】
（実施形態２）
図３は、本実施形態のクロック発振回路の構成を示す回路図である。なお、この図３では、電源投入時または発振動作開始時に動作を開始し、電源投入時または発振動作開始時から所定時間経過後に動作を終了するように制御される第２インバータを３個並列に接続した例を示しているが、インバータの数はこれに限定されるものではない。
【００４４】
このクロック発振回路２００は、水晶またはセラミックからなる振動子２１を有している。振動子２１の一方端には第１インバータ２５の入力部が接続され、他方端には第１インバータ２５の出力部が接続されている。また、第１インバータ２５と並列に、電源投入時または発振動作開始時に動作を開始し、電源投入時または発振動作開始時から所定時間経過後に動作を終了するように制御される第２インバータ２６〜２８が接続されている。さらに、各インバータ２５〜２８と並列に帰還抵抗２が接続されており、この帰還抵抗２２によって各インバータ２５〜２８にバイアス電圧が印加されるようになっている。振動子２１の両端のそれぞれと接地電圧ＧＮＤとの間には、それぞれ、コンデンサ２３および２４が接続されており、これらのコンデンサ２３および２４は、各インバータ２５〜２８から直接、または帰還抵抗２２を介して充放電されるようになっている。
【００４５】
上記第２インバータ２６は、信号ＥＮ１がハイレベルのときにインバータとして動作し、信号ＥＮ１がローレベルのときにクロック発振回路２００から分離される。同様に、第２インバータ２７は信号ＥＮ２がハイレベルのときにインバータとして動作し、第２インバータ２８はＥＮ３がハイレベルのときにインバータとして動作する。各第２インバータ２６〜２８の構成は、図１に示す第２インバータ６と同様である。
【００４６】
以下に、このように構成された本実施形態のクロック発振回路２００の動作について説明する。
【００４７】
図４は、本実施形態のクロック発振回路の動作を説明するための信号波形図である。この図４では信号ＥＮ１、ＥＮ２およびＥＮ３を示しており、信号信号ｎＥＮ１、ｎＥＮ２およびｎＥＮ３は、信号ＥＮ１、ＥＮ２およびＥＮ３のローレベルとハイレベルとを反転させた信号とする。
【００４８】
クロック発振回路２００において、電源投入時または発振動作開始時（時刻０）には、信号ＥＮ１、ＥＮ２およびＥＮ３はそれぞれハイレベル、信号ｎＥＮ１、ｎＥＮ２およびｎＥＮ３はそれぞれローレベルとなり、第２インバータ２６〜２８は、それぞれ通常のインバータとして動作する。この状態では、第１インバータ２５と第２インバータ２６〜２８とが活性化（動作）しており、クロック発振回路２００が大電流で駆動されるため、クロック信号の発振開始時間が短縮化される。
【００４９】
次に、クロック信号の発振が開始され、ある程度、信号発振状態が安定した後（時刻Ｔ１）、信号ＥＮ１はローレベル、信号ｎＥＮ１はハイレベルに切り替えられる。この状態では、第２インバータ２６はインバータとして動作せず、クロック発振回路２００から分離された状態となる。
【００５０】
次に、一定時間が経過した後（時刻Ｔ２）、信号ＥＮ２はローレベル、信号ｎＥＮ２はハイレベルに切り替えられる。この状態では、第２インバータ２７はインバータとして動作せず、クロック発振回路２００から分離された状態となる。
【００５１】
さらに一定時間が経過した後（時刻Ｔ３）、信号ＥＮ３はローレベル、信号ｎＥＮ３はハイレベルに切り替えられる。この状態では、第２インバータ２８はインバータとして動作せず、クロック発振回路２００から分離された状態となる。
【００５２】
このように、本実施形態のクロック発振回路２００においては、所定時間のみ動作するように制御される第２インバータ２６〜２８を順次、クロック発振回路２００から分離することにより、駆動電流が緩やかに減少するため、急激な駆動電流の減少によるクロック信号の発振停止を回避することができる。また、時刻Ｔ３において、第２インバータ２６〜２８がクロック発振回路２００から分離された状態となるため、時刻Ｔ３以降はクロック発振回路全体の消費電流が削減される。
【００５３】
【発明の効果】
以上説明したように、本発明によれば、第１インバータと並列に第２インバータを接続し、電源投入時または発振動作開始時には第１インバータと第２インバータとを動作させて発振開始時間を短縮化し、所定時間経過後に第２インバータの動作を停止させて消費電流を削減することができる。また、第２インバータは、クロックドインバータを用いた従来のクロック発振回路のように、出力に係るトランジスタが電源電圧と接地電圧との間に直列に接続されていないため、トランジスタによる抵抗を小さくすることができ、低電源電圧動作時でも、大きな駆動電流によって発振開始時間の短縮化を図ることができる。従って、本発明によれば、消費電流の削減、発振開始時間の短縮化、および低電圧動作の全てを実現することができるクロック発振回路を提供することが可能となる。
【００５４】
また、第１インバータを構成するＰチャネルトランジスタと電源電圧との間、およびＮチャネルトランジスタと接地電圧との間の少なくとも一方に電流制限抵抗を設けることによって、製造ばらつきによってトランジスタの駆動能力が変動しても、電流制限抵抗によって消費電流を制限して、安定した駆動電流を得ることが可能である。
【００５５】
さらに、第１インバータと並列に接続された第２インバータを複数設けて、各第２インバータを、所定の時間毎に順次動作を終了するように制御することによって、クロック発振回路の駆動電流を緩やかに減少させることができ、クロック発振回路の駆動電流が急激に減少することによる発振停止を回避することが可能となる。
【図面の簡単な説明】
【図１】実施形態１のクロック発振回路の構成を示す回路図である。
【図２】実施形態１のクロック発振回路における電流制限抵抗を設けたインバータの構成を示す回路図である。
【図３】実施形態２のクロック発振回路の構成を示す回路図である。
【図４】実施形態２のクロック発振回路の動作について説明するための信号波形図である。
【図５】従来のクロック発振回路の構成例を示す回路図である。
【図６】従来のクロック発振回路の他の構成例を示す回路図である。
【図７】従来のクロック発振回路におけるクロックドインバータの構成を示す回路図である。
【符号の説明】
１、２１、３１ 振動子
２、２２、３２ 帰還抵抗
３、４、２３、２４、３２、３３、３４ コンデンサ
５、１５、２５、３５ 第１インバータ
６、２６、２７、２８ 所定時間のみ動作するように制御される第２インバータ
７、９、１７、４７、４９ ＰチャネルＭＯＳトランジスタ
８、１０、１８、４８、５０ ＮチャネルＭＯＳトランジスタ
１１、１２ スイッチ
１９、２０ 電流制限抵抗
３６ クロックドインバータ
１００、２００、３００、４００ クロック信号発生回路
【発明の属する技術分野】
本発明は、水晶またはセラミックからなる振動子を用いてクロック信号を発生させるクロック発振回路に関する。
【０００２】
【従来の技術】
従来から、水晶またはセラミックからなる振動子を用いたクロック発振回路が知られている。
【０００３】
図５は、従来のクロック発振回路の構成を示す回路図である。
【０００４】
このクロック発振回路３００は、水晶またはセラミックからなる振動子３１を有している。振動子３１の一方端にはインバータ３５の入力部が接続され、他方端にはそのインバータ３５の出力部が接続されている。また、インバータ３５と並列に帰還抵抗３２が接続されており、この帰還抵抗３２によってインバータ３５にバイアス電圧が印加されるようになっている。振動子３１の両端のそれぞれと接地電圧ＧＮＤとの間には、それぞれ、コンデンサ３３および３４が接続されており、これらのコンデンサ３３および３４は、インバータ３５から直接、または帰還抵抗３２を介して充放電されるようになっている。
【０００５】
このように構成された従来のクロック発振回路３００では、インバータ３５の駆動能力を大きくすることによって、クロック信号の発振が開始されるまでの時間を短くすることができる。しかしながら、インバータ３５の駆動能力を大きくした場合には、クロック発振回路３００の消費電流が増加するという問題がある。
【０００６】
そこで、発振開始時間の短縮化と消費電流の削減を図るために、例えば特開平４−２００００９号公報には、発振動作開始時から所定時間のみ動作するクロックドインバータを用いたクロック発振回路が提案されている。
【０００７】
図７は、クロックドインバータを用いた従来のクロック発振回路の構成を示す回路図である。
【０００８】
このクロック発振回路４００は、水晶またはセラミックからなる振動子３１と並列に、インバータ３５、帰還抵抗３２およびクロックドインバータ３６がそれぞれ接続されている。クロックドインバータ３６は、制御信号ＥＮ１によって制御されており、発振動作開始時には、制御信号ＥＮ１によってクロックドインバータ３６を動作させ、所定時間経過後に制御信号ＥＮ１によってクロックドインバータ３６の動作を終了させる。
【０００９】
このように、発振動作開始時には、インバータ３５とクロックドインバータ３６とを動作させてクロック信号の発振が開始されるまでの時間を短縮することができ、その後、クロックドインバータ３６の動作が停止されるために消費電流を削減することができる。
【００１０】
【発明が解決しようとする課題】
しかしながら、図６に示す従来のクロック発振回路４００では、電源電圧が低い場合にはクロックドインバータ３６の駆動能力が大きく低下するため、低電源電圧動作と発振開始時間の短縮化とを両立させることが容易ではない。
【００１１】
以下に、この問題点について、さらに詳しく説明する。
【００１２】
図７は、一般的なクロックドインバータの構成を示す回路図である。
【００１３】
このクロックドインバータ３６は、ゲートがそれぞれ入力部ＩＮに接続され、ドレインがそれぞれ出力部ＯＵＴに接続されたＰチャネルＭＯＳトランジスタ４７およびＮチャネルＭＯＳトランジスタ４８を有している。また、電源電圧ＶＤＤとＰチャネルＭＯＳトランジスタ４７との間にはＰチャネルＭＯＳトランジスタ４９が接続され、接地電圧ＧＮＤとＮチャネルＭＯＳトランジスタ４８との間にはＮチャネルＭＯＳトランジスタ５０が設けられている。ＮチャネルＭＯＳトランジスタ５０のゲートにはクロック信号ＣＫが入力され、ＰチャネルＭＯＳトランジスタ４９のゲートには反転クロック信号ｎＣＫが入力されている。
【００１４】
このような構成のクロックドインバータ３６では、出力に係るトランジスタ４７〜５０が縦方向に繋がって電源電圧ＶＤＤと接地電圧ＧＮＤとの間に直列に接続されているため、電源電圧が低い場合には、各トランジスタ４７〜５０の抵抗値が増加し、大きな駆動電流を得ることができない。従って、クロックドインバータ３６によってクロック信号の発振が開始されるまでの時間を大幅に短縮化することができない。
【００１５】
本発明は、上記従来技術の課題に鑑みてなされたものであり、低電圧動作が可能であって、消費電力を大幅に削減することができると共に、発振開始時間を大幅に短縮化することができるクロック発振回路を提供することを目的とする。
【００１６】
【課題を解決するための手段】
本発明のクロック発振回路は、水晶またはセラミックからなる振動子と、該振動子の一方端に入力部が接続され、他方端に出力部が接続された第１インバータと、該第１インバータと並列に接続された帰還抵抗と、該振動子の両端のそれぞれと接地電圧との間にそれぞれ接続されたコンデンサと、該第１インバータと並列に接続され、電源投入時または発振動作開始時に動作を開始し、電源投入時または発振動作開始時から所定時間経過後に動作を終了するように制御される第２インバータとを具備し、そのことにより上記目的が達成される。
【００１７】
前記第２インバータは、ソースが電源電圧に接続され、ドレインが前記第１インバータの出力部に接続されたＰチャネルトランジスタと、ソースが接地電圧に接続され、ドレインが該第１インバータの出力部に接続されたＮチャネルトランジスタとを有し、電源投入時または発振動作開始時に該Ｐチャネルトランジスタおよび該Ｎチャネルトランジスタが導通状態となり、電源投入時または発振動作開始時から所定時間経過後に該Ｐチャネルトランジスタおよび該Ｎチャネルトランジスタが非導通状態となるように制御される。
【００１８】
好ましくは、前記第２インバータは、ソースが電源電圧に接続され、ドレインが前記第１インバータの出力部に接続された第１Ｐチャネルトランジスタと、ソースが電源電圧に接続され、ドレインが該第１Ｐチャネルトランジスタのゲートに接続された第２Ｐチャネルトランジスタと、入力端が該第１インバータの入力部に接続され、出力端が該第１Ｐチャネルトランジスタのゲートに接続された第１スイッチと、ソースが接地電圧に接続され、ドレインが該第１インバータの出力部に接続された第１Ｎチャネルトランジスタと、ソースが接地電圧に接続され、ドレインが該第１Ｎチャネルトランジスタのゲートに接続された第２Ｎチャネルトランジスタと、入力端が該第１インバータの入力部に接続され、出力端が該第１Ｎチャネルトランジスタのゲートに接続された第２スイッチとを有し、該第２Ｐチャネルトランジスタのゲート、該第１スイッチおよび該第２スイッチに供給される第１制御信号は、電源投入時または発振動作開始時にハイレベルであって、電源投入時または発振動作開始時から所定時間経過後にローレベルに切り替えられ、該第２Ｎチャネルトランジスタのゲートに供給される第２制御信号は、電源投入時または発振開始時にローレベルであって、電源投入時または発振動作開始時から所定時間経過後にハイレベルに切り替えられる。
【００１９】
好ましくは、前記第１インバータは、電源電圧とＰチャネルトランジスタとの間、および接地電圧とＮチャネルトランジスタとの間の少なくとも一方に電流制限抵抗が接続されている。
【００２０】
好ましくは、前記第１インバータと並列に、複数の第２インバータが接続され、各第２インバータは、それぞれが電源投入時または発振動作開始時に動作を開始し、それぞれが異なる時間に動作を終了するように制御される。
【００２１】
以下に、本発明の作用について説明する。
【００２２】
本発明にあっては、第１インバータと並列に第２インバータを接続し、電源投入時または発振動作開始時には第１インバータと第２インバータとを動作させて発振開始時間を短縮化し、所定時間経過後に第２インバータの動作を停止させて消費電流を削減することができる。
【００２３】
第２インバータは、例えば、ソースが電源電圧に接続され、ドレインが第１インバータの出力部に接続された第１Ｐチャネルトランジスタと、ソースが電源電圧に接続され、ドレインが第１Ｐチャネルトランジスタのゲートに接続された第２Ｐチャネルトランジスタと、入力端が第１インバータの入力部に接続され、出力端が第１Ｐチャネルトランジスタのゲートに接続された第１スイッチと、ソースが接地電圧に接続され、ドレインが第１インバータの出力部に接続された第１Ｎチャネルトランジスタと、ソースが接地電圧に接続され、ドレインが第１Ｎチャネルトランジスタのゲートに接続された第２Ｎチャネルトランジスタと、入力端が第１インバータの入力部に接続され、出力端が第１Ｎチャネルトランジスタのゲートに接続された第２スイッチとを有する構成とすることができる。そして、第２Ｐチャネルトランジスタのゲート、第１スイッチおよび第２スイッチに対して、電源投入時または発振動作開始時にハイレベルであって、電源投入時または発振動作開始時から所定時間経過後にローレベルに切り替えられる第１制御信号を入力し、第２Ｎチャネルトランジスタのゲートに対して、電源投入時または発振開始時にローレベルであって、電源投入時または発振動作開始時から所定時間経過後にハイレベルに切り替えられる第２制御信号を供給することによって、電源投入時または発振動作開始時に第２インバータを動作させ、所定時間経過後に第２インバータの動作を停止させることができる。この構成では、クロックドインバータを用いた従来のクロック発振回路のように、出力に係る第１Ｐチャネルトランジスタと第２Ｐチャネルトランジスタとが直列に接続されておらず、また、第１Ｎチャネルトランジスタと第２Ｎチャネルトランジスタとが直列に接続されていない。このため、トランジスタによる抵抗を小さくすることができ、電源電圧が低い場合でも、大きな駆動電流を得ることができる。従って、第２インバータによってクロック信号の発振が開始されるまでの時間を短縮化する効果が大きい。
【００２４】
また、製造ばらつきによって第１インバータを構成するトランジスタの駆動能力が変動すると、第１インバータの駆動電流を発振に必要とされる以上に大きくする必要が生じるため、消費電流の削減が容易ではなくなる。このような場合には、第１インバータを構成するＰチャネルトランジスタと電源電圧との間、およびＮチャネルトランジスタと接地電圧との間の少なくとも一方に電流制限抵抗を接続することが好ましい。第１インバータを構成するトランジスタの駆動能力を充分に大きくしておくことによって、製造ばらつきによってトランジスタの駆動能力が変動しても、電流制限抵抗によって消費電流を制限することが可能である。
【００２５】
さらに、電源投入時または発振動作開始時から所定時間経過後、発振途中に第２インバータの動作を終了させると、クロック発振回路の駆動電流が急激に減少して発振が停止してしまうおそれがある。このような場合には、第１インバータと並列に接続された第２インバータを複数設けて、各第２インバータを、それぞれが電源投入時または発振動作開始時に動作を開始し、それぞれが異なる時間に動作を終了するように制御することが好ましい。各第２インバータの動作を順次終了させることによって、クロック発振回路の駆動電流が緩やかに減少するため、クロック発振回路の駆動電流が急激に減少することによる発振停止を回避することができる。
【００２６】
【発明の実施の形態】
以下に、本発明の実施の形態について、図面に基づいて説明する。
【００２７】
（実施形態１）
図１は、本発明の一実施形態であるクロック発振回路の構成を示す回路図である。
【００２８】
このクロック発振回路１００は、水晶またはセラミックからなる振動子１を有している。振動子１の一方端には第１インバータ５の入力部が接続され、他方端には第１インバータ５の出力部が接続されている。また、第１インバータ５と並列に、電源投入時または発振動作開始時に動作を開始し、電源投入時または発振動作開始時から所定時間経過後に動作を終了するように制御される第２インバータ６が接続されている。さらに、第１インバータ５および第２インバータ６と並列に帰還抵抗２が接続されており、この帰還抵抗２によって第１インバータ５および第２インバータ６にバイアス電圧が印加されるようになっている。振動子１の両端のそれぞれと接地電圧ＧＮＤとの間には、それぞれ、コンデンサ３および４が接続されており、これらのコンデンサ３および４は第１インバータ５および第２インバータ６から直接、または帰還抵抗２を介して充放電されるようになっている。
【００２９】
上記第２インバータ６にはＰチャネルＭＯＳトランジスタ７が設けられており、ＰチャネルＭＯＳトランジスタ７は、電源電圧ＶＤＤと第１インバータ５の出力部との間に、ソースが電源電圧ＶＤＤに接続され、ドレインが第１インバータ５の出力部に接続されている。ＰチャネルＭＯＳトランジスタ７のゲートは、入力端が第１インバータ５の入力部に接続されたスイッチ１１の出力端、およびソースが電源電圧ＶＤＤに接続されたＰチャネルＭＯＳトランジスタ９のドレインに接続されている。ＰチャネルＭＯＳトランジスタ９のゲートには制御信号として信号ＥＮ１が供給され、スイッチ１１には制御信号として信号ＥＮ１が供給されるようになっている。
【００３０】
また、上記第２インバータ６には、ＮチャネルＭＯＳトランジスタ８が設けられており、ＮチャネルＭＯＳトランジスタ８は、接地電圧ＧＮＤと第１インバータ５の出力部との間に、ソースが接地電圧ＧＮＤに接続され、ドレインが第１インバータ５の出力部に接続されたＮチャネルＭＯＳトランジスタ８が設けられている。ＮチャネルＭＯＳトランジスタ８のゲートは、入力端が第１インバータ５の入力部に接続されたスイッチ１２の出力端、およびソースが接地電圧ＧＮＤに接続されたＮチャネルＭＯＳトランジスタ１０のドレインに接続されている。ＮチャネルＭＯＳトランジスタ１０のゲートには制御信号として信号ｎＥＮ１が供給され、スイッチ１２には制御信号として信号ＥＮ１が供給されるようになっている。
【００３１】
以下に、このように構成された本実施形態のクロック発振回路１００の動作について説明する。
【００３２】
クロック発振回路１００において、電源投入時または発振動作開始時には、信号ＥＮ１はハイレベル、信号ｎＥＮ１はローレベルとなり、スイッチ１１およびスイッチ１２はそれぞれ導通状態（ＯＮ状態）となる。これによって、ＰチャネルＭＯＳトランジスタ９とＮチャネルＭＯＳトランジスタ１０はそれぞれ非導通状態（ＯＦＦ状態）となり、第２インバータ６は通常のインバータとして動作する。この状態では、第１インバータ５と第２インバータ６とが活性化（動作）しており、クロック発振回路１００が大電流で駆動されるため、第１インバータ５の出力部に接続されたクロック信号の出力部（図示せず）が所定の電圧レベルまで充電されるまでの時間を短くすることができ、クロック信号の発振開始までの時間が短縮化される。
【００３３】
次に、クロック信号の発振が開始され、ある程度、信号発振状態が安定した後、クロック発振回路１００の外部に設けられたＥＮ信号を制御する回路がクロック信号出力を検出して、その制御回路によって、信号ＥＮ１はローレベル、信号ｎＥＮ１はハイレベルに切り替えられ、スイッチ１１およびスイッチ１２はそれぞれ非導通状態となる。これによって、ＰチャネルＭＯＳトランジスタ９とＮチャネルＭＯＳトランジスタ１０はそれぞれ導通状態となり、ＰチャネルＭＯＳトランジスタ７のゲートはハイレベル、ＮチャネルＭＯＳトランジスタ８のゲートはローレベルとなるため、第２インバータ６は、インバータとして動作せず、クロック発振回路１００から分離された状態となる。この状態では、第２インバータ６に貫通電流が流れないため、クロック発振回路１００全体の消費電流が削減される。
【００３４】
一般に、所定時間のみ動作するように制御されるインバータとしては、上述した図７に示すような構成のクロックドインバータ３６が用いられる。しかしながら、図７に示すクロックドインバータ３６では、出力に係るトランジスタ４７〜５０が電源電圧ＶＤＤと接地電圧ＧＮＤとの間に直列に接続されているため、低電源電圧動作時には各トランジスタ４７〜５０の抵抗値が増大して大きな駆動電流を得ることができず、発振開始時間を大幅に短縮化することができない。
【００３５】
これに対して、本実施形態では、図１に示すように、制御信号ＥＮ１およびｎＥＮ１によって所定時間のみ動作するように制御される第２インバータ６において、ＰチャネルＭＯＳトランジスタ７とＮチャネルトランジスタ８とが電源電圧ＶＤＤと接地電圧ＧＮＤとの間に直列に接続されており、ＰチャネルＭＯＳトランジスタ９のドレインがＰチャネルＭＯＳトランジスタ７のゲートに接続され、ＮチャネルＭＯＳトランジスタ１０のドレインがＮチャネルＭＯＳトランジスタ８のゲートに接続されている。この構成では、出力に係るトランジスタ７〜１０が電源電圧ＶＤＤと接地電圧ＧＮＤとの間に直列に接続されていないため、低電源電圧動作時においても大きな駆動電流を得ることができ、発振開始時間を短縮化することができる。
【００３６】
本実施形態のクロック発振回路１００において、第１インバータ５としては、電源電圧ＶＤＤと接地電圧ＧＮＤとの間に、ソースが電源電圧ＶＤＤに接続されたＰチャネル型ＭＯＳトランジスタと、ソースが接地電圧ＧＮＤに接続されたＮチャネル型ＭＯＳトランジスタとが設けられ、第１インバータ５の入力部にＰチャネル型ＭＯＳトランジスタおよびＮチャネル型ＭＯＳトランジスタのゲートが接続され、第１インバータ５の出力部にＰチャネル型ＭＯＳトランジスタおよびＮチャネル型ＭＯＳトランジスタのドレインが接続された一般的な構成のインバータを用いることができる。
【００３７】
しかしながら、一般的な構成のインバータでは、トランジスタの製造ばらつきによって駆動能力が変動するおそれがあるため、第１インバータ５の駆動電流を発振に必要とされる駆動電流以上に大きくする必要があり、消費電流を削減することが容易ではない。
【００３８】
そこで、図１に示す第１インバータ５において、ＰチャネルＭＯＳトランジスタのソースと電源電圧ＶＤＤとの間、およびＮチャネルＭＯＳトランジスタのソースと接地電圧ＧＮＤとの間の少なくとも一方に、電流を制限するための抵抗を挿入した構成としてもよい。この構成について、以下に説明する。
【００３９】
図２は、本実施形態のクロック発振回路におけるインバータの構成例を示す回路図である。
【００４０】
このインバータ１５は、ＰチャネルＭＯＳトランジスタ１７のソースと電源電圧ＶＤＤとの間に電流制限抵抗１９が設けられ、ＮチャネルＭＯＳトランジスタ１８のソースと接地電圧ＧＮＤとの間に電流制限抵抗２０が設けられている。
【００４１】
このインバータ１５では、トランジスタの製造ばらつきによってトランジスタ１７および１８の駆動能力が変動しても、電流制限抵抗１９によって電源電圧ＶＤＤとＰチャネルＭＯＳトランジスタ１７との間に流れる電流が制限され、電流制限抵抗２０によって接地電圧ＧＮＤとＮチャネルＭＯＳトランジスタ１８との間に流れる電流が制限されるため、トランジスタ１７および１８の駆動能力を充分に大きく設定しておくことができる。また、電流制限抵抗の抵抗値は、トランジスタの駆動能力に比べて、製造ばらつきが小さいため、容易に安定した駆動電流を得ることができる。
【００４２】
本実施形態のクロック発振回路１００において、図１に示す第２インバータ６を活性化（動作）状態から非活性化（停止）状態に切り替えることにより、クロック信号の発振が停止してしまう不具合が生じることがある。このような場合には、複数個の第２インバータ６を第１インバータ５と並列に接続して、各第２インバータ６を、所定時間毎に順次、活性化状態から非活性化状態に切り替えるように制御することもできる。この構成について、以下の実施形態２において説明する。
【００４３】
（実施形態２）
図３は、本実施形態のクロック発振回路の構成を示す回路図である。なお、この図３では、電源投入時または発振動作開始時に動作を開始し、電源投入時または発振動作開始時から所定時間経過後に動作を終了するように制御される第２インバータを３個並列に接続した例を示しているが、インバータの数はこれに限定されるものではない。
【００４４】
このクロック発振回路２００は、水晶またはセラミックからなる振動子２１を有している。振動子２１の一方端には第１インバータ２５の入力部が接続され、他方端には第１インバータ２５の出力部が接続されている。また、第１インバータ２５と並列に、電源投入時または発振動作開始時に動作を開始し、電源投入時または発振動作開始時から所定時間経過後に動作を終了するように制御される第２インバータ２６〜２８が接続されている。さらに、各インバータ２５〜２８と並列に帰還抵抗２が接続されており、この帰還抵抗２２によって各インバータ２５〜２８にバイアス電圧が印加されるようになっている。振動子２１の両端のそれぞれと接地電圧ＧＮＤとの間には、それぞれ、コンデンサ２３および２４が接続されており、これらのコンデンサ２３および２４は、各インバータ２５〜２８から直接、または帰還抵抗２２を介して充放電されるようになっている。
【００４５】
上記第２インバータ２６は、信号ＥＮ１がハイレベルのときにインバータとして動作し、信号ＥＮ１がローレベルのときにクロック発振回路２００から分離される。同様に、第２インバータ２７は信号ＥＮ２がハイレベルのときにインバータとして動作し、第２インバータ２８はＥＮ３がハイレベルのときにインバータとして動作する。各第２インバータ２６〜２８の構成は、図１に示す第２インバータ６と同様である。
【００４６】
以下に、このように構成された本実施形態のクロック発振回路２００の動作について説明する。
【００４７】
図４は、本実施形態のクロック発振回路の動作を説明するための信号波形図である。この図４では信号ＥＮ１、ＥＮ２およびＥＮ３を示しており、信号信号ｎＥＮ１、ｎＥＮ２およびｎＥＮ３は、信号ＥＮ１、ＥＮ２およびＥＮ３のローレベルとハイレベルとを反転させた信号とする。
【００４８】
クロック発振回路２００において、電源投入時または発振動作開始時（時刻０）には、信号ＥＮ１、ＥＮ２およびＥＮ３はそれぞれハイレベル、信号ｎＥＮ１、ｎＥＮ２およびｎＥＮ３はそれぞれローレベルとなり、第２インバータ２６〜２８は、それぞれ通常のインバータとして動作する。この状態では、第１インバータ２５と第２インバータ２６〜２８とが活性化（動作）しており、クロック発振回路２００が大電流で駆動されるため、クロック信号の発振開始時間が短縮化される。
【００４９】
次に、クロック信号の発振が開始され、ある程度、信号発振状態が安定した後（時刻Ｔ１）、信号ＥＮ１はローレベル、信号ｎＥＮ１はハイレベルに切り替えられる。この状態では、第２インバータ２６はインバータとして動作せず、クロック発振回路２００から分離された状態となる。
【００５０】
次に、一定時間が経過した後（時刻Ｔ２）、信号ＥＮ２はローレベル、信号ｎＥＮ２はハイレベルに切り替えられる。この状態では、第２インバータ２７はインバータとして動作せず、クロック発振回路２００から分離された状態となる。
【００５１】
さらに一定時間が経過した後（時刻Ｔ３）、信号ＥＮ３はローレベル、信号ｎＥＮ３はハイレベルに切り替えられる。この状態では、第２インバータ２８はインバータとして動作せず、クロック発振回路２００から分離された状態となる。
【００５２】
このように、本実施形態のクロック発振回路２００においては、所定時間のみ動作するように制御される第２インバータ２６〜２８を順次、クロック発振回路２００から分離することにより、駆動電流が緩やかに減少するため、急激な駆動電流の減少によるクロック信号の発振停止を回避することができる。また、時刻Ｔ３において、第２インバータ２６〜２８がクロック発振回路２００から分離された状態となるため、時刻Ｔ３以降はクロック発振回路全体の消費電流が削減される。
【００５３】
【発明の効果】
以上説明したように、本発明によれば、第１インバータと並列に第２インバータを接続し、電源投入時または発振動作開始時には第１インバータと第２インバータとを動作させて発振開始時間を短縮化し、所定時間経過後に第２インバータの動作を停止させて消費電流を削減することができる。また、第２インバータは、クロックドインバータを用いた従来のクロック発振回路のように、出力に係るトランジスタが電源電圧と接地電圧との間に直列に接続されていないため、トランジスタによる抵抗を小さくすることができ、低電源電圧動作時でも、大きな駆動電流によって発振開始時間の短縮化を図ることができる。従って、本発明によれば、消費電流の削減、発振開始時間の短縮化、および低電圧動作の全てを実現することができるクロック発振回路を提供することが可能となる。
【００５４】
また、第１インバータを構成するＰチャネルトランジスタと電源電圧との間、およびＮチャネルトランジスタと接地電圧との間の少なくとも一方に電流制限抵抗を設けることによって、製造ばらつきによってトランジスタの駆動能力が変動しても、電流制限抵抗によって消費電流を制限して、安定した駆動電流を得ることが可能である。
【００５５】
さらに、第１インバータと並列に接続された第２インバータを複数設けて、各第２インバータを、所定の時間毎に順次動作を終了するように制御することによって、クロック発振回路の駆動電流を緩やかに減少させることができ、クロック発振回路の駆動電流が急激に減少することによる発振停止を回避することが可能となる。
【図面の簡単な説明】
【図１】実施形態１のクロック発振回路の構成を示す回路図である。
【図２】実施形態１のクロック発振回路における電流制限抵抗を設けたインバータの構成を示す回路図である。
【図３】実施形態２のクロック発振回路の構成を示す回路図である。
【図４】実施形態２のクロック発振回路の動作について説明するための信号波形図である。
【図５】従来のクロック発振回路の構成例を示す回路図である。
【図６】従来のクロック発振回路の他の構成例を示す回路図である。
【図７】従来のクロック発振回路におけるクロックドインバータの構成を示す回路図である。
【符号の説明】
１、２１、３１ 振動子
２、２２、３２ 帰還抵抗
３、４、２３、２４、３２、３３、３４ コンデンサ
５、１５、２５、３５ 第１インバータ
６、２６、２７、２８ 所定時間のみ動作するように制御される第２インバータ
７、９、１７、４７、４９ ＰチャネルＭＯＳトランジスタ
８、１０、１８、４８、５０ ＮチャネルＭＯＳトランジスタ
１１、１２ スイッチ
１９、２０ 電流制限抵抗
３６ クロックドインバータ
１００、２００、３００、４００ クロック信号発生回路
Claims (5)
- 水晶またはセラミックからなる振動子と、
該振動子の一方端に入力部が接続され、他方端に出力部が接続された第１インバータと、
該第１インバータと並列に接続された帰還抵抗と、
該振動子の両端のそれぞれと接地電圧との間にそれぞれ接続されたコンデンサと、
該第１インバータと並列に接続され、電源投入時または発振動作開始時に動作を開始し、電源投入時または発振動作開始時から所定時間経過後に動作を終了するように制御される第２インバータとを具備するクロック発振回路。 - 前記第２インバータは、ソースが電源電圧に接続され、ドレインが前記第１インバータの出力部に接続されたＰチャネルトランジスタと、
ソースが接地電圧に接続され、ドレインが該第１インバータの出力部に接続されたＮチャネルトランジスタとを有し、
電源投入時または発振動作開始時に該Ｐチャネルトランジスタおよび該Ｎチャネルトランジスタが導通状態となり、電源投入時または発振動作開始時から所定時間経過後に該Ｐチャネルトランジスタおよび該Ｎチャネルトランジスタが非導通状態となるように制御される請求項１に記載のクロック発振回路。 - 前記第２インバータは、ソースが電源電圧に接続され、ドレインが前記第１インバータの出力部に接続された第１Ｐチャネルトランジスタと、ソースが電源電圧に接続され、ドレインが該第１Ｐチャネルトランジスタのゲートに接続された第２Ｐチャネルトランジスタと、入力端が該第１インバータの入力部に接続され、出力端が該第１Ｐチャネルトランジスタのゲートに接続された第１スイッチと、
ソースが接地電圧に接続され、ドレインが該第１インバータの出力部に接続された第１Ｎチャネルトランジスタと、ソースが接地電圧に接続され、ドレインが該第１Ｎチャネルトランジスタのゲートに接続された第２Ｎチャネルトランジスタと、入力端が該第１インバータの入力部に接続され、出力端が該第１Ｎチャネルトランジスタのゲートに接続された第２スイッチとを有し、
該第２Ｐチャネルトランジスタのゲート、該第１スイッチおよび該第２スイッチに供給される第１制御信号は、電源投入時または発振動作開始時にハイレベルであって、電源投入時または発振動作開始時から所定時間経過後にローレベルに切り替えられ、該第２Ｎチャネルトランジスタのゲートに供給される第２制御信号は、電源投入時または発振開始時にローレベルであって、電源投入時または発振動作開始時から所定時間経過後にハイレベルに切り替えられる請求項１に記載のクロック発振回路。 - 前記第１インバータは、電源電圧とＰチャネルトランジスタとの間、および接地電圧とＮチャネルトランジスタとの間の少なくとも一方に電流制限抵抗が接続されている請求項１に記載のクロック発振回路。
- 前記第１インバータと並列に、複数の第２インバータが接続され、各第２インバータは、それぞれが電源投入時または発振動作開始時に動作を開始し、それぞれが異なる時間に動作を終了するように制御される請求項１に記載のクロック発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002194985A JP2004040487A (ja) | 2002-07-03 | 2002-07-03 | クロック発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002194985A JP2004040487A (ja) | 2002-07-03 | 2002-07-03 | クロック発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004040487A true JP2004040487A (ja) | 2004-02-05 |
Family
ID=31703539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002194985A Withdrawn JP2004040487A (ja) | 2002-07-03 | 2002-07-03 | クロック発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004040487A (ja) |
Cited By (4)
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|---|---|---|---|---|
| JP2007053746A (ja) * | 2005-07-21 | 2007-03-01 | Citizen Miyota Co Ltd | 集積回路 |
| JP2007318204A (ja) * | 2006-05-23 | 2007-12-06 | Epson Toyocom Corp | 発振装置 |
| JP2008147815A (ja) * | 2006-12-07 | 2008-06-26 | Sanyo Electric Co Ltd | 発振回路 |
| CN109714044A (zh) * | 2018-12-11 | 2019-05-03 | 中山芯达电子科技有限公司 | 一种闭环反馈式可靠性高的晶振驱动电路 |
-
2002
- 2002-07-03 JP JP2002194985A patent/JP2004040487A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007053746A (ja) * | 2005-07-21 | 2007-03-01 | Citizen Miyota Co Ltd | 集積回路 |
| JP2007318204A (ja) * | 2006-05-23 | 2007-12-06 | Epson Toyocom Corp | 発振装置 |
| JP2008147815A (ja) * | 2006-12-07 | 2008-06-26 | Sanyo Electric Co Ltd | 発振回路 |
| US8890632B2 (en) | 2006-12-07 | 2014-11-18 | Semiconductor Components Industries, Llc | Oscillator circuit |
| CN109714044A (zh) * | 2018-12-11 | 2019-05-03 | 中山芯达电子科技有限公司 | 一种闭环反馈式可靠性高的晶振驱动电路 |
| CN109714044B (zh) * | 2018-12-11 | 2023-03-24 | 中山芯达电子科技有限公司 | 一种闭环反馈式可靠性高的晶振驱动电路 |
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