JP2740373B2 - Baseband signal generator for π / 4 shift QPSK quadrature modulator - Google Patents
Baseband signal generator for π / 4 shift QPSK quadrature modulatorInfo
- Publication number
- JP2740373B2 JP2740373B2 JP3176841A JP17684191A JP2740373B2 JP 2740373 B2 JP2740373 B2 JP 2740373B2 JP 3176841 A JP3176841 A JP 3176841A JP 17684191 A JP17684191 A JP 17684191A JP 2740373 B2 JP2740373 B2 JP 2740373B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- symbol
- signal
- input
- coordinate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Description
【０００１】[0001]
【産業上の利用分野】本発明は、π／４シフトＱＰＳＫ
直交変調器用ベースバンド信号生成器に関する。The present invention relates to a π / 4 shift QPSK.
The present invention relates to a baseband signal generator for a quadrature modulator.
【０００２】[0002]
【従来の技術】従来、伝送媒体を効率的に利用するため
に、伝送すべき情報（デジタル信号）にて搬送波信号を
変調することが行われている。2. Description of the Related Art Conventionally, in order to efficiently use a transmission medium, a carrier signal is modulated with information (digital signal) to be transmitted.
【０００３】斯る変調の方式には、デジタル信号に応じ
て搬送波信号の振幅を変化させる振幅変調、周波数を偏
移させる周波数変調、位相を変化させる位相変調や振幅
と位相とを独立に変化させる振幅位相変調などがある。Such modulation methods include amplitude modulation for changing the amplitude of a carrier signal in accordance with a digital signal, frequency modulation for shifting a frequency, phase modulation for changing a phase, and independently changing the amplitude and the phase. There is amplitude phase modulation and the like.
【０００４】一般に、変調された搬送波信号（以下、変
調波信号と称す）は、次のように表すことができる。In general, a modulated carrier signal (hereinafter referred to as a modulated signal) can be expressed as follows.
【０００５】[0005]
【数１】 (Equation 1)
【０００６】上記の式から明らかなように、変調信号
は、２つの直交した成分の和で表すことが出来、直交変
調器にて当該変調波信号を得ることが出来る。尚、上式
の第１項は変調波信号の同相（Ｉ相）成分、第２項は変
調波信号の直交位相（Ｑ相）成分と一般に称される。As is apparent from the above equation, the modulated signal can be represented by the sum of two orthogonal components, and the modulated wave signal can be obtained by the orthogonal modulator. The first term in the above equation is generally called an in-phase (I-phase) component of the modulated wave signal, and the second term is called a quadrature-phase (Q-phase) component of the modulated wave signal.
【０００７】斯様に変調波信号が２つの直交した成分の
和で表されることを利用して変調器を構成したものとし
ては、例えば１９８１年に日本通信技術株式会社より発
行された「技術指導資料 ＧＭＳＫディジタル化直交形
変調器」や「技術指導資料ディジタルＦＭ変調器用ＲＯ
Ｍ形ＬＰＦの実験検討」に開示されたものが知られてい
る。An example of a modulator configured by utilizing the fact that a modulated wave signal is represented by the sum of two orthogonal components is disclosed in, for example, "Technology published by Japan Communication Technology Co., Ltd. in 1981. Instructional materials GMSK digitizing quadrature modulator "and" Technical instructional materials RO for digital FM modulator "
Experimental study of M-type LPF "is known.
【０００８】斯る従来技術に開示された変調器は、ベー
スバンド信号をＲＯＭ形ＬＰＦよりなるガウス型フィル
タを通過させることにより、帯域を制限した後、積分し
てベースバンド信号に基づく位相情報を得、次いで当該
位相情報に基づきＩ相及びＱ相におけるデータをＲＯＭ
テーブルより生成した後、アナログ信号に変換する。そ
の後、Ｉ相の信号（アナログ信号）と搬送波信号を乗算
するとともに、Ｑ相の信号（アナログ信号）とπ／２移
相された搬送波信号を乗算し、次いで各乗算出力を加算
して変調波信号を出力するように成されている。The modulator disclosed in the prior art limits the band by passing the baseband signal through a Gaussian filter composed of a ROM-type LPF, and then integrates the phase information based on the baseband signal. Then, the data in the I phase and the Q phase is stored in the ROM based on the phase information.
After generating from the table, it is converted to an analog signal. Thereafter, the I-phase signal (analog signal) is multiplied by the carrier signal, and the Q-phase signal (analog signal) is multiplied by the π / 2-phase shifted carrier signal. It is configured to output a signal.
【０００９】ところで、直交変調器を用いてπ／４シフ
トＱＰＳＫ [ Quadli Phase ShiftKeying] 信号を発生
する場合、Ｉ相及びＱ相のデータは図２の例では５値レ
ベルを有することになる。尚、図２はπ／４シフトＱＰ
ＳＫ信号における信号点と各相の信号パターンを示して
いる。When a π / 4 shift QPSK [Quadli Phase Shift Keying] signal is generated using a quadrature modulator, the I-phase and Q-phase data have five levels in the example of FIG. FIG. 2 shows a π / 4 shift QP.
The signal points of the SK signal and the signal pattern of each phase are shown.
【００１０】このように各相の信号パターンが多値レベ
ルを有する場合、上述したようなＲＯＭテーブルを用い
ると、ＲＯＭの容量が増大し、コスト面で問題を生じる
ものであった。As described above, when the signal pattern of each phase has a multi-valued level, the use of the ROM table as described above increases the capacity of the ROM and causes a problem in cost.
【００１１】即ち、Ｉ相またはＱ相夫々に対して１個の
ＲＯＭ型フィルタを割当てる場合、入力データが２レベ
ルのときには、１シンボル当りに必要なアドレスは１ビ
ットであるが、５レベルのときには、１シンボル当りに
必要なアドレスは３ビットとなり、同様にレベルがｎ個
の場合には、１シンボル当りに必要なアドレスビット数
は log2 n 以上の整数となる。That is, when one ROM type filter is assigned to each of the I-phase and the Q-phase, the address required for one symbol is one bit when the input data is two levels, but is one bit when the input data is five levels. The address required per symbol is 3 bits. Similarly, when the number of levels is n, the number of address bits required per symbol is an integer of log 2 n or more.
【００１２】また、各相の各レベルに対して１個のＲＯ
Ｍ型フィルタを割り当て、各レベル用ＲＯＭの出力を合
算して各相のフィルタ応答を求める場合、１シンボル当
りに必要なアドレスは１ビットで済むが、レベルがｎ個
のときには、両相合わせて２ｎ個のＲＯＭが必要にな
る。Also, one RO for each level of each phase.
When an M-type filter is assigned and the outputs of the ROMs for each level are summed to obtain a filter response for each phase, only one bit is required for one symbol per address. 2n ROMs are required.
【００１３】[0013]
【発明が解決しようとする課題】上述した従来の技術を
π／４シフトＱＰＳＫ変調器に用いた場合、ＲＯＭの容
量が膨大になるため、コスト面等に問題を生じ、実用化
に支障を来すものであった。When the above-mentioned conventional technique is used for a π / 4 shift QPSK modulator, the capacity of the ROM becomes enormous, causing a problem in terms of cost and the like, and hinders practical use. It was something.
【００１４】[0014]
【課題を解決するための手段】上記の課題に鑑み、本発
明は、ベースバンド信号が入力される入力端子と、該入
力端子より入力されたベースバンド信号を直並列変換す
ることによってシンボルデータを生成するシンボルデー
タ発生手段と、該シンボルデータ発生手段の出力するシ
ンボルデータ、または更に前シンボルデータとの差動符
号化を行ったシンボルデータに依存して一意的に決まる
２次元ベクトル座標を偶奇各々のシンボルに対して生成
するベクトル座標生成手段と、前記ベクトル座標生成手
段から出力される偶奇シンボル座標４ビット信号の各ビ
ットを２シンボル期間ごとに直並列変換して蓄積する座
標蓄積手段と、ベースバンド信号のビットレートよりも
高い周波数を有するクロック信号により駆動され、偶奇
２シンボル間に亘る途中経過時間情報を出力する時間情
報出力手段と、前記座標蓄積手段の出力する偶シンボル
座標における２ビット信号の夫々１ビットと前記時間情
報出力手段の出力とを入力とし、偶シンボルタイミング
では入力データに応じて＋１若しくは−１を、奇シンボ
ルタイミングでは０をフィルタ入力とした応答波形を記
憶する２個の偶シンボル用記憶手段と、前記座標蓄積手
段の出力する奇シンボル座標における２ビット信号の夫
々１ビットと前記時間情報出力手段の出力とを入力と
し、奇シンボルタイミングでは入力データに応じて＋１
／２1/2若しくは−１／２1/2を、偶シンボルタイミング
では、０をフィルタ入力とし、偶シンボル用デジタルフ
ィルタ手段と相似形で振幅が異なる応答波形を記憶する
２個の奇シンボル用記憶手段と、前記各記憶手段からの
出力信号を加算若しくは減算する演算手段と、各演算手
段からの出力信号をアナログ信号に変換するデジタル／
アナログ変換手段とを具備したことを特徴とする。SUMMARY OF THE INVENTION In view of the above problems, the present invention provides an input terminal to which a baseband signal is input and symbol data by serial-to-parallel conversion of the baseband signal input from the input terminal. The symbol data generating means to be generated and the two-dimensional vector coordinates uniquely determined depending on the symbol data output from the symbol data generating means or the symbol data which has been differentially coded with the previous symbol data are even and odd. a vector coordinate generation means for generating relative symbol, the vector coordinate generation hands
Each bit of the even-odd symbol coordinate 4-bit signal output from the stage
To convert serial to parallel data every two symbol periods and store
Standard storage means and the bit rate of the baseband signal
Driven by a clock signal with a high frequency,
Time information for outputting intermediate elapsed time information between two symbols
Report output means, and one bit of the 2-bit signal at the even symbol coordinates output by the coordinate storage means and the time information.
As input and output of the multi-address output means, serial +1 or -1 in accordance with the input data in the even symbol timing, the response waveform was 0 at odd symbol timing filter input
And two even symbols storage means for 憶, the coordinates accumulation hand
Each bit of the 2-bit signal at the odd symbol coordinates output by the stage and the output of the time information output means are input, and at the odd symbol timing, +1 according to the input data.
/ 21/2 or -1/21/2, in the even symbol timing, a 0 and filter input, two odd symbol storage means for storing the response waveform amplitude is different shape similar digital filter means for even symbols When converts calculating means for the adding or subtracting the output signals from the respective memory means, the output signal from the arithmetic means into an analog signal a digital /
And an analog conversion means.
【００１５】また、前記各デジタルフィルタ手段が、前
記ベクトル座標生成手段から出力される偶奇シンボル座
標４ビット信号の各ビットを２シンボル期間ごとに直並
列変換して蓄積する座標蓄積手段と、ベースバンド信号
のビットレートよりも高い周波数を有するクロック信号
により駆動され、偶奇２シンボル間に亘る途中経過時間
情報を出力する時間情報出力手段と、前記座標蓄積手段
の出力と前記時間情報出力手段の出力とをアドレスとし
て応答波形が格納された記憶装置とより構成されている
ことを特徴とする。A coordinate storage means for converting each bit of the even-odd symbol coordinate 4-bit signal output from the vector coordinate generation means into serial-parallel data every two symbol periods and storing the baseband data; Time information output means driven by a clock signal having a frequency higher than the bit rate of the signal to output information on the elapsed time between two even and odd symbols, and an output of the coordinate storage means and an output of the time information output means. And a storage device in which response waveforms are stored with the address as an address.
【００１６】[0016]
【００１７】[0017]
【００１８】[0018]
【作用】本発明によれば、入力されたベースバンド信号
に応じてシンボルデータを生成し、次いでこのシンボル
データに基づき偶奇各々のシンボルに対して２次元ベク
トル座標を得、各ベクトル座標に基づき得られた応答波
形を演算した後、アナログ信号に変換する。According to the present invention, symbol data is generated in accordance with an input baseband signal, and two-dimensional vector coordinates are obtained for each of the even and odd symbols based on the symbol data, and the symbol data is obtained based on each vector coordinate. After calculating the obtained response waveform, it is converted into an analog signal.
【００１９】[0019]
【実施例】図１は、本発明の一実施例を示すブロック図
で、１は被変調デジタル信号が供給される入力端子、２
は直列入力されるデジタル信号を２ビット並列信号に変
換する直並列変換器によって構成されるシンボル生成
器、３はシンボル生成器２の出力するシンボルデータ若
しくは差動符号化回路４にて前シンボルデータとの差動
符号化を行ったシンボルデータのいずれかのデータの偶
奇２シンボルデータに依存して決まる２つの２次元ベク
トル座標を生成する２次元ベクトル座標生成器からなる
マッピング回路、５はベースバンド信号のビットレート
よりも高い周波数を有するクロック信号に基づき駆動さ
れ、偶奇２シンボル期間中の経過時間情報、入力ベース
バンド信号の周波数と同じ周波数を有するクロック信
号、シンボルの周波数と同じ周波数を有するクロック信
号及び２シンボルの周波数と同じ周波数を有するクロッ
ク信号を供給するタイミング信号発生回路で、時間情報
出力手段を構成している。６及び７はマッピング回路３
の出力のうち、奇シンボルベクトル座標における２ビッ
ト信号を各々２シンボル期間ごとに逐次直並列変換する
２個の座標蓄積器、８及び９はマッピング回路３の出力
のうち、偶シンボルベクトル座標における２ビット信号
を各々２シンボル期間ごとに逐次直並列変換する２個の
座標蓄積器、１０は座標蓄積器６の出力とタイミング信
号発生回路５からの経過時間情報とを入力とし、奇シン
ボルタイミングでは座標蓄積器６の出力に応じて±１
を、偶シンボルタイミングでは０をフィルタ入力とした
フィルタ応答波形を格納した第１記憶装置、１１は座標
蓄積器７の出力とタイミング信号発生回路５からの経過
時間情報とを入力とし、奇シンボルタイミングでは座標
蓄積器７の出力に応じて±１を、偶シンボルタイミング
では０をフィルタ入力としたフィルタ応答波形を格納し
た第２記憶装置、１２は座標蓄積器８の出力とタイミン
グ信号発生回路５からの経過時間情報とを入力とし、偶
シンボルタイミングでは座標蓄積器８の出力に応じて±
１を、奇シンボルタイミングでは０をフィルタ入力とし
たフィルタ応答波形の１／２1/2レベルを格納した第３
記憶装置、１３は座標蓄積器９の出力とタイミング信号
発生回路５からの経過時間情報とを入力とし、偶シンボ
ルタイミングでは座標蓄積器９の出力に応じて±１を、
奇シンボルタイミングでは０をフィルタ入力としたフィ
ルタ応答波形の１／２1/2レベルを格納した第４記憶装
置である。尚、座標蓄積器６〜９及び記憶装置１０〜１
３にてデジタルフィルタＤＦを構成している。１４は第
３記憶装置１２の出力から第４記憶装置１３の出力を減
算する第１減算器、１５は第３記憶装置１２の出力と第
４記憶装置１３の出力とを加算する第１加算器、１６は
第１記憶装置１０の出力と第１減算器１４の出力とを加
算する第２加算器、１７は第２記憶装置１１の出力と第
１加算器１５の出力とを加算する第３加算器であり、減
算器１４、加算器１５及び１６とともに演算回路ＯＰを
構成している。１８は第２加算器１６の出力をアナログ
信号に変換する第１デジタル／アナログ変換器、１９は
第３加算器１７の出力をアナログ信号に変換する第２デ
ジタル／アナログ変換器、２０及び２１は出力端子であ
る。FIG. 1 is a block diagram showing an embodiment of the present invention. Reference numeral 1 denotes an input terminal to which a modulated digital signal is supplied;
Is a symbol generator composed of a serial / parallel converter for converting a serially input digital signal into a 2-bit parallel signal; 3 is symbol data output from the symbol generator 2 or previous symbol data in a differential encoding circuit 4 A mapping circuit composed of a two-dimensional vector coordinate generator for generating two two-dimensional vector coordinates determined depending on the even-odd two-symbol data of any of the symbol data subjected to differential coding A clock signal driven based on a clock signal having a frequency higher than the bit rate of the signal, information on elapsed time during two even-odd symbol periods, a clock signal having the same frequency as the input baseband signal, and a clock having the same frequency as the symbol frequency Tie for supplying a signal and a clock signal having the same frequency as the frequency of the two symbols In ring signal generation circuit constitute the time information output means. 6 and 7 are mapping circuits 3
, Two coordinate accumulators 8 and 9 for sequentially and serially converting a 2-bit signal in odd symbol vector coordinates every two symbol periods, respectively. Two coordinate accumulators 10 for serially / parallel conversion of the bit signals every two symbol periods receive the output of the coordinate accumulator 6 and the elapsed time information from the timing signal generating circuit 5 as inputs, and perform coordinate adjustment at odd symbol timings. ± 1 according to the output of the accumulator 6
The first storage device stores a filter response waveform with 0 as a filter input at even symbol timing, and the first storage device 11 receives the output of the coordinate accumulator 7 and the elapsed time information from the timing signal generation circuit 5 as inputs. A second storage device for storing a filter response waveform with ± 1 according to the output of the coordinate accumulator 7 at the odd symbol timing and 0 at the even symbol timing, and 12 the output of the coordinate accumulator 8 and the timing signal. as input the elapsed time information from the generator 5, ± according to the output of the coordinate storage unit 8 the even symbol timing
1 is used as filter input at odd symbol timing, and 0 is used as filter input.
3rd that stores 1/2 1/2 level of the filtered response waveform
The storage device 13 receives the output of the coordinate accumulator 9 and the elapsed time information from the timing signal generation circuit 5 as inputs, and at an even symbol timing, ± 1 according to the output of the coordinate accumulator 9,
The fourth storage device stores the 1/2 1/2 level of the filter response waveform with 0 as the filter input at the odd symbol timing. Note that the coordinate accumulators 6 to 9 and the storage devices 10 to 1
3 constitutes a digital filter DF. 14 is a first subtractor for subtracting the output of the fourth storage device 13 from the output of the third storage device 12, and 15 is a first adder for adding the output of the third storage device 12 and the output of the fourth storage device 13. , 16 are second adders for adding the output of the first storage device 10 and the output of the first subtractor 14, and 17 is the third adder for adding the output of the second storage device 11 and the output of the first adder 15. This is an adder, and forms an arithmetic circuit OP together with the subtractor 14 and the adders 15 and 16. 18 is a first digital / analog converter for converting the output of the second adder 16 into an analog signal, 19 is a second digital / analog converter for converting the output of the third adder 17 to an analog signal, and 20 and 21 are Output terminal.
【００２０】次に、動作について説明するが、それに先
立ち変調手順について簡単に説明する。入力されたシリ
アル信号は、直並列変換器により、（Ｘk，Ｙk）なるシ
ンボルに変換される。そして更に差動符号化回路にて直
交信号（Ｉk，Ｑk）に変換される。この変換は、以下の
式により行われる。Next, the operation will be described, and prior to that, the modulation procedure will be briefly described. The input serial signal is converted into a symbol (X k , Y k ) by a serial / parallel converter. Then, the signal is further converted into an orthogonal signal (I k , Q k ) by a differential encoding circuit. This conversion is performed by the following equation.
【００２１】[0021]
【数２】 (Equation 2)
【００２２】但し、ΔΦ（Ｘk，Ｙk）は、次の表にて規
定される。Here, ΔΦ (X k , Y k ) is defined in the following table.
【００２３】[0023]
【表１】 [Table 1]
【００２４】このようにして得られたＩk、Ｑk信号は、
各々低域通過フィルタによって帯域制限がなされ、直交
変調器に供給されるＩ相、Ｑ相成分が生成される。The I k and Q k signals obtained in this way are:
Each band is limited by a low-pass filter, and I-phase and Q-phase components to be supplied to the quadrature modulator are generated.
【００２５】ここで、直交信号（Ｉk，Ｑk）の信号点の
動きに注目すると、図３の直交座標軸上で、点Ａ〜Ｄま
たは点Ｅ〜Ｈのいずれかの信号点を交互に取ることにな
る。そして、図３から明らかなように、信号点Ａ〜Ｄ
は、Ｉ軸上のベクトルＩαとＱ軸上のベクトルＱα上の
座標にて表すことが出来、また信号点Ｅ〜Ｈは、前記ベ
クトルをπ／４だけ回転したベクトルＩβ及びＱβ上の
座標にて表すことができる。例えば、今、供給されてい
るベースバンド信号がシンボル点Ｆを表すべき情報であ
ると仮定すると、Ｉβ及びＱβ上の座標として表すこと
ができるので、Ｉα及びＱαの成分は０とおくことがで
きる。従って、Ｉα座標として０、Ｑα座標として０、
Ｉβ座標として−１、Ｑβ座標として＋１を与えればよ
い。Here, focusing on the movement of the signal point of the orthogonal signal (I k , Q k ), any one of the signal points A to D or E to H is alternately arranged on the orthogonal coordinate axis in FIG. Will take. Then, as is clear from FIG.
Can be represented by the coordinates on the vector Iα on the I axis and the vector Qα on the Q axis, and the signal points E to H are expressed by the coordinates on the vectors Iβ and Qβ obtained by rotating the vector by π / 4. Can be expressed as For example, now, when the baseband signal is supplied is assumed to be information to represent the symbol point F, be expressed as coordinates on Iβ and Qβ
Therefore, the components of Iα and Qα can be set to 0.
Wear. Therefore, 0 as the Iα coordinate, 0 as the Qα coordinate,
What is necessary is just to give -1 as the Iβ coordinate and +1 as the Qβ coordinate.
【００２６】これら４ベクトルを用いたｋシンボル目の
座標情報を各々Ｉαk、Ｑαk、Ｉβ k、Ｑβkとすると、
ｋシンボル目の直交座標情報Ｉk、Ｑkは次式のように表
される。The k-th symbol using these four vectors
Each coordinate information is Iαk, Qαk, Iβ k, QβkThen
Cartesian coordinate information I of the k-th symbolk, QkIs expressed as
Is done.
【００２７】[0027]
【数３】 (Equation 3)
【００２８】[0028]
【数４】 (Equation 4)
【００２９】従って、直交変調器に供給されるＩ相信号
Ｉ（ｔ）、Ｑ相信号Ｑ（ｔ）は、低域通過フィルタの矩
形波応答関数をｈ（ｔ）とすると、次式のようになる。Accordingly, the I-phase signal I (t) and the Q-phase signal Q (t) supplied to the quadrature modulator are represented by the following equation, where the rectangular wave response function of the low-pass filter is h (t). become.
【００３０】[0030]
【数５】 (Equation 5)
【００３１】[0031]
【数６】 (Equation 6)
【００３２】上記式は、直交信号Ｉk、Ｑkに対する帯域
制限操作が、（３）（４）式の項別の帯域制限操作で代
行できることを示している。The above equation shows that the band limiting operation for the orthogonal signals I k and Q k can be performed by the band limiting operation of each term of the equations (3) and (4).
【００３３】ここで、図３の点Ａ〜Ｈのうち、奇数番目
のシンボル点をＡ〜Ｄ、偶数番目のシンボル点をＥ〜Ｈ
とすると、Here, among the points A to H in FIG. 3, the odd symbol points are A to D, and the even symbol points are E to H.
Then
【００３４】[0034]
【数７】 (Equation 7)
【００３５】[0035]
【数８】 (Equation 8)
【００３６】であるから、Ｉ（ｔ）、Ｑ（ｔ）は次式の
ようになる。Therefore, I (t) and Q (t) are as follows.
【００３７】[0037]
【数９】 (Equation 9)
【００３８】[0038]
【数１０】 (Equation 10)
【００３９】上式から明らかなように、Ｉ（ｔ）、Ｑ
（ｔ）を求めるためには、図３に示した４ベクトルの座
標信号Ｉαk、Ｑαk、Ｉβk、Ｑβkの内、Ｉαk、Ｑαk
については奇数シンボルの信号のみ、Ｉβk、Ｑβkにつ
いては偶数シンボル時の信号のみを用いればよい。As is apparent from the above equation, I (t), Q
To determine the in (t), coordinate signal I.alpha k of 4 vectors shown in FIG. 3, Qα k, Iβ k, of the Qβ k, Iα k, Qα k
, Only signals of odd symbols need to be used, and only signals of even symbols need to be used for Iβ k and Qβ k .
【００４０】従って、図１において、入力端子１から入
力されたベースバンド信号は、タイミング信号発生回路
５からのベースバンド信号周波数と同じ周波数を有する
クロック信号ＣＬ１に基づきシンボル生成器２に取り込
まれ、マッピング回路３に供給される。マッピング回路
３では、シンボルデータの周波数と同じ周波数のクロッ
ク信号ＣＬ２に基づきシンボル生成器２からのシンボル
データを受け、必要に応じて差動符号化処理を施した
後、２シンボルデータの周波数と同じ周波数のクロック
信号ＣＬ３に基づき２シンボル期間ごとに座標ベクトル
Ｉα2N+1、Ｑα2N+1、Ｉβ2N、Ｑβ2Nを出力し、座標蓄
積器６〜９は、これら４座標信号を数シンボル期間分蓄
積する。記憶装置１０〜１３は、座標蓄積器６〜９の出
力とタイミング信号発生回路５からの経過時間情報に基
づき第９式及び第１０式の各項に相当する帯域制限信号
を出力する。減算器１４及び加算器１６は、第９式に示
された加減算を行い、Ｉ相信号Ｉ（ｔ）のデジタル値を
生成する。加算器１５及び１７は、第１０式の各項の加
算を行い、Ｑ相信号Ｑ（ｔ）のデジタル値を生成する。
Ｉ相、Ｑ相信号が出力端子２０及び２１から出力され
る。Therefore, in FIG. 1, the baseband signal input from the input terminal 1 is taken into the symbol generator 2 based on the clock signal CL1 having the same frequency as the baseband signal frequency from the timing signal generation circuit 5, It is supplied to the mapping circuit 3. The mapping circuit 3 receives the symbol data from the symbol generator 2 based on the clock signal CL2 having the same frequency as the frequency of the symbol data, performs a differential encoding process if necessary, and performs the same processing as the frequency of the two symbol data. The coordinate vectors Iα 2N + 1 , Qα 2N + 1 , Iβ 2N , and Qβ 2N are output every two symbol periods based on the clock signal CL3 of the frequency, and the coordinate accumulators 6 to 9 convert these four coordinate signals for several symbol periods. accumulate. The storage devices 10 to 13 output band-limited signals corresponding to the terms of the ninth and tenth equations based on the outputs of the coordinate accumulators 6 to 9 and the elapsed time information from the timing signal generation circuit 5. The subtractor 14 and the adder 16 perform the addition and subtraction represented by the ninth expression to generate a digital value of the I-phase signal I (t). The adders 15 and 17 perform addition of each term of Expression 10 to generate a digital value of the Q-phase signal Q (t).
I-phase and Q-phase signals are output from output terminals 20 and 21 .
【００４１】図４は、演算回路ＯＰの他の実施例を示し
ており、重み付けされた応答波形を得るために、信号線
路に重み付け処理部２２を設けた場合を示している。こ
の場合、記憶装置に格納される応答波形は重み付けされ
ていないデータである。FIG. 4 shows another embodiment of the arithmetic circuit OP, in which a weighting processing section 22 is provided on a signal line in order to obtain a weighted response waveform. In this case, the response waveform stored in the storage device is unweighted data.
【００４２】斯くして、π／４シフトＱＰＳＫ変調器用
の帯域制限されたＩ相及びＱ相信号がアナログ信号とし
て得られ、これら出力信号をアナログ直交変調器に供給
することで、π／４シフトＱＰＳＫ変調信号生成システ
ムが構築できる。Thus, the band-limited I-phase and Q-phase signals for the π / 4 shift QPSK modulator are obtained as analog signals, and these output signals are supplied to an analog quadrature modulator to obtain the π / 4 shift QPSK. A QPSK modulation signal generation system can be constructed.
【００４３】[0043]
【発明の効果】本発明によれば、ベースバンド信号が入
力される入力端子と、該入力端子より入力されたベース
バンド信号を直並列変換することによってシンボルデー
タを生成するシンボルデータ発生手段と、該シンボルデ
ータ発生手段の出力するシンボルデータ、または更に前
シンボルデータとの差動符号化を行ったシンボルデータ
に依存して一意的に決まる２次元ベクトル座標を偶奇各
々のシンボルに対して生成するベクトル座標生成手段
と、前記ベクトル座標生成手段から出力される偶奇シン
ボル座標４ビット信号の各ビットを２シンボル期間ごと
に直並列変換して蓄積する座標蓄積手段と、ベースバン
ド信号のビットレートよりも高い周波数を有するクロッ
ク信号により駆動され、偶奇２シンボル間に亘る途中経
過時間情報を出力する時間情報出力手段と、前記座標蓄
積手段の出力する偶シンボル座標における２ビット信号
の夫々１ビットと前記時間情報出力手段の出力とを入力
とし、偶シンボルタイミングでは入力データに応じて＋
１若しくは−１を、奇シンボルタイミングでは０をフィ
ルタ入力とした応答波形を記憶する２個の偶シンボル用
記憶手段と、前記座標蓄積手段の出力する奇シンボル座
標における２ビット信号の夫々１ビットと前記時間情報
出力手段の出力とを入力とし、奇シンボルタイミングで
は入力データに応じて＋１／２1/2若しくは−１／２1/2
を、偶シンボルタイミングでは、０をフィルタ入力と
し、偶シンボル用デジタルフィルタ手段と相似形で振幅
が異なる応答波形を記憶する２個の奇シンボル用記憶手
段と、前記各記憶手段からの出力信号を加算若しくは減
算する演算手段と、各演算手段からの出力信号をアナロ
グ信号に変換するデジタル／アナログ変換手段とを具備
したので、記憶装置の容量を大幅に低減することが出
来、回路構成の簡素化並びにコストの低減に寄与するこ
とができる。According to the present invention, an input terminal to which a baseband signal is input, symbol data generating means for generating symbol data by serial-to-parallel conversion of the baseband signal input from the input terminal, A vector for generating two-dimensional vector coordinates uniquely determined depending on the symbol data output from the symbol data generating means or the symbol data subjected to differential encoding with the previous symbol data for each of the odd and even symbols Coordinate generating means, and an even-odd synth output from the vector coordinate generating means
Each bit of the 4-bit signal in the Bol coordinate is set every two symbol periods
Coordinate storage means for serial-parallel conversion and storage
Clock with a frequency higher than the bit rate of the
Driven by the clock signal, and a halfway between two even and odd symbols
Time information output means for outputting overtime information;
As input and output of the 2-bit signal of each 1 bit and the time information output means in even symbols coordinates output of the AND means, the even symbol timing according to the input data +
1 or -1 for two even symbols that store a response waveform with a filter input of 0 at odd symbol timing
Storage means , one bit of a two-bit signal in odd symbol coordinates output from the coordinate storage means, and the time information
The output of the output means is used as an input, and at odd symbol timing, +1/21/2 or -1/21/2 according to the input data.
The, in the even symbol timing, a 0 and filter input, and two odd symbol storage means for storing the response waveform amplitude is different shape similar digital filter means for even symbols, the output signal from the respective storage means Since there are provided arithmetic means for adding or subtracting and digital / analog converting means for converting an output signal from each arithmetic means into an analog signal, the capacity of the storage device can be significantly reduced, and the circuit configuration can be simplified. In addition, it can contribute to cost reduction.
【図１】本発明の一実施例を示すブロック図である。FIG. 1 is a block diagram showing one embodiment of the present invention.
【図２】π／４シフトＱＰＳＫ信号における信号点とＩ
相及びＱ相のデータとの関係を示す図である。FIG. 2 shows signal points and I in a π / 4 shift QPSK signal.
It is a figure showing the relation with the data of a phase and Q phase.
【図３】π／４シフトＱＰＳＫ信号における信号点と４
ベクトル座標との関係を示す図である。FIG. 3 shows signal points and 4 in a π / 4 shift QPSK signal.
FIG. 4 is a diagram illustrating a relationship with vector coordinates.
【図４】本発明の他の実施例における要部回路を示す図
である。FIG. 4 is a diagram showing a main part circuit in another embodiment of the present invention.
１ 入力端子 ２ シンボルデータ生成器 ３ マッピング回路（ベクトル座標生成手段） ４ 差動符号化回路 ５ タイミング信号発生回路 ６ 座標蓄積器 ７ 座標蓄積器 ８ 座標蓄積器 ９ 座標蓄積器 １０ 第１記憶装置 １１ 第２記憶装置 １２ 第３記憶装置 １３ 第４記憶装置 １４ 減算器 １５ 第１加算器 １６ 第２加算器 １７ 第３加算器 １８ 第１デジタル／アナログ変換器 １９ 第２デジタル／アナログ変換器 ２２ 重み付け処理部 ＤＦ デジタルフィルタ ＯＰ 演算回路 Reference Signs List 1 input terminal 2 symbol data generator 3 mapping circuit (vector coordinate generating means) 4 differential encoding circuit 5 timing signal generating circuit 6 coordinate accumulator 7 coordinate accumulator 8 coordinate accumulator 9 coordinate accumulator 10 first storage device 11 Second storage device 12 Third storage device 13 Fourth storage device 14 Subtractor 15 First adder 16 Second adder 17 Third adder 18 First digital / analog converter 19 Second digital / analog converter 22 Weighting Processing unit DF Digital filter OP Operation circuit
フロントページの続き (72)発明者 飯沼 敏範 守口市京阪本通２丁目18番地 三洋電機 株式会社内 (72)発明者 小坂 明雄 鳥取県鳥取市南吉方３丁目201番地 鳥 取三洋電機株式会社内 (56)参考文献 実開 平４−96159（ＪＰ，Ｕ)Continued on the front page (72) Inventor Toshinori Iinuma 2-18-18 Keihanhondori, Moriguchi City Inside Sanyo Electric Co., Ltd. (72) Inventor Akio Kosaka 3-201 Minamiyoshikata, Tottori City, Tottori Prefecture Tottori Sanyo Electric Co., Ltd. (56) References Hikaru 4-96159 (JP, U)
Claims (1)
と、 該入力端子より入力されたベースバンド信号を直並列変
換することによってシンボルデータを生成するシンボル
データ発生手段と、 該シンボルデータ発生手段の出力するシンボルデータ、
または更に前シンボルデータとの差動符号化を行ったシ
ンボルデータに依存して一意的に決まる２次元ベクトル
座標を偶奇各々のシンボルに対して生成するベクトル座
標生成手段と、前記ベクトル座標生成手段から出力される偶奇シンボル
座標４ビット信号の各ビットを２シンボル期間ごとに直
並列変換して蓄積する座標蓄積手段と、 ベースバンド信号のビットレートよりも高い周波数を有
するクロック信号により駆動され、偶奇２シンボル間に
亘る途中経過時間情報を出力する時間情報出力手段と、 前記座標蓄積手段の 出力する偶シンボル座標における２
ビット信号の夫々１ビットと前記時間情報出力手段の出
力とを入力とし、偶シンボルタイミングでは入力データ
に応じて＋１若しくは−１を、奇シンボルタイミングで
は０をフィルタ入力とした応答波形を記憶する２個の偶
シンボル用記憶手段と、前記座標蓄積手段の 出力する奇シンボル座標における２
ビット信号の夫々１ビットと前記時間情報出力手段の出
力とを入力とし、奇シンボルタイミングでは入力データ
に応じて＋１／２1/2若しくは−１／２1/2を、偶シンボ
ルタイミングでは、０をフィルタ入力とし、偶シンボル
用デジタルフィルタ手段と相似形で振幅が異なる応答波
形を記憶する２個の奇シンボル用記憶手段と、 前記各記憶手段からの出力信号を加算若しくは減算する
演算手段と、 各演算手段からの出力信号をアナログ信号に変換するデ
ジタル／アナログ変換手段とを具備したことを特徴とす
るπ／４シフトＱＰＳＫ直交変調器用ベースバンド信号
生成器。An input terminal to which a baseband signal is input; symbol data generating means for generating symbol data by serial-to-parallel conversion of the baseband signal input from the input terminal; Symbol data to output,
Or vector coordinate generating means for generating two-dimensional vector coordinates uniquely determined depending on the symbol data subjected to differential encoding with the previous symbol data for each of the even and odd symbols; and Even-odd symbols output
Each bit of the coordinate 4-bit signal is directly changed every two symbol periods.
It has a coordinate storage means for parallel conversion and storage, and a frequency higher than the bit rate of the baseband signal.
Between two even-odd symbols
Time information output means for outputting information about the elapsed time in the middle, and 2 in the even symbol coordinates output from the coordinate storage means.
1 bit of each bit signal and the output of the time information output means.
As input and power, the +1 or -1 in accordance with the input data in the even symbol timing, and two even symbols for storage means for storing the response waveform in which the 0 and the filter input is odd symbol timing, the coordinate storage unit 2 in odd symbol coordinates output
1 bit of each bit signal and the output of the time information output means.
As input and power, the Tasu1/21/2 or -1/21/2 according to the input data in the odd symbol timing, in the even symbol timing, a 0 as a filter input, with similar shape and even symbols digital filter means digital converting the two odd symbol storage means for storing the response waveform amplitude is different, a calculation means for the adding or subtracting the output signals from the respective memory means, the output signal from the arithmetic means into an analog signal / A baseband signal generator for a π / 4 shift QPSK quadrature modulator, comprising: an analog converter.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3176841A JP2740373B2 (en) | 1991-07-17 | 1991-07-17 | Baseband signal generator for π / 4 shift QPSK quadrature modulator |
| US07/825,938 US5175514A (en) | 1991-01-29 | 1992-01-27 | Digital modulator and baseband signal generator for digital modulator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3176841A JP2740373B2 (en) | 1991-07-17 | 1991-07-17 | Baseband signal generator for π / 4 shift QPSK quadrature modulator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0522355A JPH0522355A (en) | 1993-01-29 |
| JP2740373B2 true JP2740373B2 (en) | 1998-04-15 |
Family
ID=16020772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3176841A Expired - Fee Related JP2740373B2 (en) | 1991-01-29 | 1991-07-17 | Baseband signal generator for π / 4 shift QPSK quadrature modulator |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2740373B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3454623B2 (en) * | 1995-11-28 | 2003-10-06 | 三洋電機株式会社 | π / 4 shift QPSK quadrature modulator |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0496159U (en) * | 1991-01-18 | 1992-08-20 |
-
1991
- 1991-07-17 JP JP3176841A patent/JP2740373B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0522355A (en) | 1993-01-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0776110B1 (en) | Quadrature modulation circuit | |
| JPH05292135A (en) | Digital modulator | |
| JPH06188927A (en) | Method for transmission of digital signal and transmitter therefor | |
| JPH0621765A (en) | Digital wave filtration method as well as method and apparatus for differential orthogonal phase modulation | |
| JP3410671B2 (en) | Digital baseband modulator | |
| JPH07107133A (en) | Generation apparatus of multivalued superposed amplitude-modulated base-band signal | |
| US5175514A (en) | Digital modulator and baseband signal generator for digital modulator | |
| JP2740373B2 (en) | Baseband signal generator for π / 4 shift QPSK quadrature modulator | |
| JP2967710B2 (en) | Digital modulator | |
| JPH1075267A (en) | Pseudo gmsk modulator | |
| JP3454623B2 (en) | π / 4 shift QPSK quadrature modulator | |
| JPH06311507A (en) | Differential coding quater-phase transition modulation method, and method therefor | |
| JP2002208971A (en) | Waveform generator | |
| JP3097075B2 (en) | Constant amplitude modulator | |
| JP2000032070A (en) | Table drive type modulating signal generator | |
| JPH06152675A (en) | Digital modulator | |
| JP3419473B2 (en) | Digital direct phase modulation circuit | |
| JP3192803B2 (en) | Digital modulator | |
| JP2797223B2 (en) | Baseband waveform generation circuit for π / 4 shift QPSK modulator | |
| JP3642471B2 (en) | Transmission signal generation method and transmission signal generation apparatus | |
| KR100487354B1 (en) | Method of digital minimum shift keying modulation and apparatus of the same and modulation system using the same | |
| JPH0773288B2 (en) | Digital modulation circuit | |
| JP3086492B2 (en) | Digital modulator | |
| JP3259001B2 (en) | π / 4 shift QPSK modulator | |
| JPH06112981A (en) | Digital modulation circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090123 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090123 Year of fee payment: 11 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090123 Year of fee payment: 11 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |