JPH1075267A - Pseudo gmsk modulator - Google Patents
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- JPH1075267A JPH1075267A JP8249002A JP24900296A JPH1075267A JP H1075267 A JPH1075267 A JP H1075267A JP 8249002 A JP8249002 A JP 8249002A JP 24900296 A JP24900296 A JP 24900296A JP H1075267 A JPH1075267 A JP H1075267A
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- H04L27/18—Phase-modulated carrier systems, i.e. using phase-shift keying
- H04L27/20—Modulator circuits; Transmitter circuits
- H04L27/2003—Modulator circuits; Transmitter circuits for continuous phase modulation
- H04L27/2007—Modulator circuits; Transmitter circuits for continuous phase modulation in which the phase change within each symbol period is constrained
- H04L27/2017—Modulator circuits; Transmitter circuits for continuous phase modulation in which the phase change within each symbol period is constrained in which the phase changes are non-linear, e.g. generalized and Gaussian minimum shift keying, tamed frequency modulation
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、移動通信等のディ
ジタル伝送における変調方式に関し、特に低消費電力化
が重要課題とされる携帯端末等に用いて好適とされる、
電力効率の高いＧＭＳＫ方式に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a modulation system in digital transmission such as mobile communication and the like, and is particularly suitable for use in portable terminals and the like where low power consumption is an important issue.
The present invention relates to a GMSK system with high power efficiency.
【０００２】[0002]
【従来の技術】図１０は、従来のＧＭＳＫ（Ｇausisian
Ｆilter Ｍanipulated ＭinimumＳhift Ｋeying）
変調装置の構成を示すブロック図である。図１０を参照
して、入力データ２０１は１ビット進むごとに、±π／
２の範囲で、その位相象限が切り替わる。入力データ２
０１は、シフトレジスタ２０４に蓄積して出力される。
そしてシフトレジスタ２０４の出力である位相象限が、
アップダウンカウンタ２０３により選択される。2. Description of the Related Art FIG. 10 shows a conventional GMSK (Gaussian).
Filter Manipulated Minimum Shift Keying)
FIG. 3 is a block diagram illustrating a configuration of a modulation device. Referring to FIG. 10, input data 201 is shifted by ± π /
In the range of 2, the phase quadrant switches. Input data 2
01 is stored in the shift register 204 and output.
And the phase quadrant, which is the output of the shift register 204,
Selected by the up / down counter 203.
【０００３】アップダウンカウンタ２０３の出力と、標
本化クロック２０２のカウンタ２０５による分周出力
と、のそれぞれにより、ＲＯＭ（読み出し専用メモリ）
２０６，２０６′のアドレスが指定され、時間的に連結
された同相信号及び直交信号が出力される。ＲＯＭ２０
６，２０６′の出力をそれぞれＤＡ変換器２０７、２０
７′によりアナログ信号に変換し、直交変調器２０８に
よりＧＭＳＫ変調された信号２０９が出力される。な
お、図１０に示したＧＭＳＫ変調装置の詳細について
は、特開平４−２３５４２号公報の記載が参照される。A ROM (read only memory) is provided by an output of an up / down counter 203 and a frequency division output of a sampling clock 202 by a counter 205.
Addresses 206 and 206 'are designated, and an in-phase signal and a quadrature signal which are temporally linked are output. ROM20
6 and 206 ′ are output from DA converters 207 and 20 respectively.
The signal 209 is converted into an analog signal by 7 ', and a signal 209 subjected to GMSK modulation by the quadrature modulator 208 is output. For details of the GMSK modulator shown in FIG. 10, reference is made to Japanese Patent Application Laid-Open No. Hei.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、上記し
た従来技術は、カウンタ、ＲＯＭ、ＤＡ変換器をレート
（データレート）の数倍以上で動作させる必要があり、
高速動作を行うことにより、消費電力が増大する、とい
う問題点を有している。However, in the above-mentioned prior art, it is necessary to operate the counter, the ROM, and the DA converter at several times or more of the rate (data rate).
There is a problem that power consumption increases by performing high-speed operation.
【０００５】その理由は、一般に、ＧＭＳＫ信号は、線
形変調に比べ、占有帯域幅が大きくなるため、ディジタ
ル処理による折り返し歪みを発生させないようにするに
は、データレートの数倍以上でサンプリングを行うこと
が必要とされている、ことによる。[0005] The reason is that a GMSK signal generally has a larger occupied bandwidth than linear modulation, so that sampling is performed at several times or more the data rate in order to prevent aliasing distortion due to digital processing. It is needed, depends.
【０００６】したがって、本発明は、上記事情に鑑みて
なされたものであって、その目的は、電力効率の高いＧ
ＭＳＫ変調信号を発生させる方式で、安定度の高いディ
ジタル回路で構成すると共にの消費電力を低減する変調
装置を提供することにある。Accordingly, the present invention has been made in view of the above circumstances, and an object thereof is to provide a power-efficient G.
It is an object of the present invention to provide a modulation device that generates an MSK modulation signal, is configured by a highly stable digital circuit, and reduces power consumption.
【０００７】[0007]
【課題を解決するための手段】前記目的を達成するた
め、本発明の疑似ＧＭＳＫ変調装置は、サンプリングレ
ートをデータレートの所定倍、好ましくは２倍程度と
し、サンプリングレートを下げたことによって発生する
折り返し歪みについては直交変調後にリミッタで振幅歪
みを取り除くように構成したことを特徴とする。In order to achieve the above object, a pseudo GMSK modulator according to the present invention is provided by setting the sampling rate to a predetermined multiple, preferably about twice the data rate, and lowering the sampling rate. As for aliasing distortion, the amplitude distortion is removed by a limiter after quadrature modulation.
【０００８】また、本発明に係る疑似ＧＭＳＫ変調装置
は、好ましくは、データレートのＮ倍のレートのクロッ
ク信号を入力し前記データレートのクロック信号を出力
する分周器と、前記データレートのＮ倍のレートのクロ
ック信号でカウントするＮ進カウンタと、２値データ信
号を入力し４の剰余で積算を行い４値の積算信号を出力
する積算器と、前記積算器の出力信号を入力し、前記分
周器の出力信号のクロックタイミングでシフトさせるシ
フトレジスタと、前記シフトレジスタの各段の出力信号
と前記Ｎ進カウンタの出力信号をアドレスとし、変調信
号の同相成分および直交成分を出力するＲＯＭ（読み出
し専用メモリ）と、前記ＲＯＭの同相成分および直交成
分のそれぞれをアナログ信号に変換するＤＡ変換器と、
前記ＤＡ変換器から出力される同相成分および直交成分
それぞれの高調波成分を除去する低域濾波器と、高周波
正弦波を発生する発振器と、前記低域濾波器の同相成分
出力および直交成分出力を前記発振器の出力信号で直交
変調を行う直交変調器と、前記直交変調器の出力信号の
振幅変動を除去するためのリミッタと、を備えてなるこ
とを特徴とする。The pseudo GMSK modulator according to the present invention is preferably configured such that a frequency divider that inputs a clock signal having a rate N times the data rate and outputs a clock signal having the data rate, An N-ary counter that counts with a double rate clock signal, an integrator that inputs a binary data signal, integrates with a remainder of 4, and outputs a quaternary integrated signal, and an output signal of the integrator, A shift register that shifts at the clock timing of the output signal of the frequency divider, and a ROM that outputs an in-phase component and a quadrature component of a modulation signal using the output signal of each stage of the shift register and the output signal of the N-ary counter as an address A read-only memory, a DA converter for converting each of the in-phase component and the quadrature component of the ROM into an analog signal,
A low-pass filter that removes harmonic components of the in-phase component and the quadrature component output from the DA converter, an oscillator that generates a high-frequency sine wave, and an in-phase component output and a quadrature component output of the low-pass filter. A quadrature modulator for performing quadrature modulation with an output signal of the oscillator, and a limiter for removing amplitude fluctuation of the output signal of the quadrature modulator.
【０００９】本発明の原理を以下に説明する。ディジタ
ル的にＧＭＳＫ変調信号を発生させるにはサンプリング
レートをデータレートの４倍以上にしないと、折り返し
歪みが発生するが、サンプリングレートを高くすると消
費電力が増大する。そこで、本発明においては、サンプ
リングレートを下げると共に、ＧＭＳＫにとって重要な
定振幅性が、サンプリングレートを下げたことによって
発生する折り返し歪みにより、満足されないことを回避
するために、リミッタを備えたものであり、変調装置の
消費電力はほぼサンプリングレートに比例することか
ら、本発明においては、消費電力を従来方式よりも、例
えば半分以下と大幅に削減するものである。The principle of the present invention will be described below. In order to digitally generate a GMSK modulation signal, aliasing distortion occurs unless the sampling rate is set to four times or more of the data rate. However, increasing the sampling rate increases power consumption. Therefore, in the present invention, a limiter is provided to reduce the sampling rate and to prevent the constant amplitude characteristic important for GMSK from being unsatisfactory due to the aliasing caused by reducing the sampling rate. Since the power consumption of the modulation device is substantially proportional to the sampling rate, the power consumption of the present invention is greatly reduced to, for example, half or less of the conventional system.
【００１０】[0010]
【発明の実施の形態】本発明の好ましい実施の形態につ
いて以下に説明する。本発明は、その好ましい実施の形
態において、データレートのＮ倍のレートのクロック信
号（図１の１０１）を入力とし、データレートのクロッ
クを出力する分周器（図１の１０３）と、データレート
のＮ倍のレートのクロック信号でカウントするＮ進カウ
ンタ（図１の１０４）と、２値データ信号（図１の１０
２）を入力とし４の剰余で積算を行い４値の積算信号を
出力する積算器（図１の１０５）と、この積算器の出力
信号を入力し、分周器（図１の１０３）の出力信号のク
ロックタイミングでシフトさせるシフトレジスタ（図１
の１０６）と、このシフトレジスタの各段の出力信号と
Ｎ進カウンタの出力信号をアドレスとして変調信号の同
相成分および直交成分を出力するＲＯＭ（図１の１０
７）と、ＲＯＭの同相成分および直交成分のそれぞれを
アナログ信号に変換するＤＡ変換器（図１の１０８）
と、このＤＡ変換器から出力される同相成分および直交
成分それぞれの高調波成分を除去するローパスフィルタ
（図１の１０９）と、高周波正弦波を発生する発振器
（図１の１１０）と、ローパスフィルタ（図１の１０
９）の同相成分出力および直交成分出力を、発振器の出
力信号で直交変調を行う直交変調器（図１の１１１）
と、前記直交変調器の出力信号の振幅変動を除去するた
めのリミッタ（図１の１１２）と、を備えて構成され
る。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Preferred embodiments of the present invention will be described below. In a preferred embodiment of the present invention, a frequency divider (103 in FIG. 1) which receives a clock signal (101 in FIG. 1) at a rate N times the data rate and outputs a clock at a data rate, An N-ary counter (104 in FIG. 1) that counts with a clock signal having a rate N times the rate, and a binary data signal (10 in FIG. 1)
2), an integrator (105 in FIG. 1) that performs integration with a remainder of 4 and outputs a quaternary integrated signal, and inputs an output signal of the integrator and outputs a signal of a frequency divider (103 in FIG. 1). A shift register that shifts at the clock timing of the output signal (FIG. 1
106) and a ROM (10 in FIG. 1) that outputs the in-phase component and the quadrature component of the modulation signal using the output signal of each stage of the shift register and the output signal of the N-ary counter as addresses.
7) and a DA converter for converting each of the in-phase component and the quadrature component of the ROM into an analog signal (108 in FIG. 1)
A low-pass filter (109 in FIG. 1) for removing harmonic components of the in-phase component and the quadrature component output from the DA converter; an oscillator (110 in FIG. 1) for generating a high-frequency sine wave; (10 in FIG. 1)
A quadrature modulator (111 in FIG. 1) that performs quadrature modulation on the in-phase component output and the quadrature component output of 9) using an output signal of an oscillator.
And a limiter (112 in FIG. 1) for removing amplitude fluctuations of the output signal of the quadrature modulator.
【００１１】本発明の実施の形態に係る変調装置は、疑
似的にＧＭＳＫ変調信号を発生させる装置として構成さ
れている。A modulation device according to an embodiment of the present invention is configured as a device for generating a pseudo GMSK modulation signal.
【００１２】ディジタル的にＧＭＳＫ信号を発生させる
には、サンプリングレートをデータレートの数倍以上に
しないと、折り返し歪みが発生する。しかしながら、サ
ンプリングレートを高くすると消費電力が大きくなる。In order to digitally generate a GMSK signal, aliasing distortion occurs unless the sampling rate is set to several times the data rate or more. However, increasing the sampling rate increases power consumption.
【００１３】そこで、本発明の実施の形態においては、
サンプリングレートはデータレートの２倍程度として、
それによって発生した歪みのうちの振幅歪みは直交変調
後にリミッタ（図１の１１２）で取り除く。これによ
り、ほぼＧＭＳＫと同じ変調信号が得られる。Therefore, in an embodiment of the present invention,
The sampling rate is about twice the data rate,
Amplitude distortion among the distortions generated thereby is removed by a limiter (112 in FIG. 1) after quadrature modulation. Thereby, a modulated signal substantially the same as that of GMSK is obtained.
【００１４】このように、本発明の実施の形態において
は、ＧＭＳＫ発生のためのサンプリングレートを下げ、
かつ、サンプリングレートを下げたことによって発生す
る振幅歪みをリミッタで取り除いている。このため、よ
り低消費電力の変調装置の構成が可能になる。As described above, in the embodiment of the present invention, the sampling rate for generating GMSK is reduced,
In addition, amplitude distortion generated by lowering the sampling rate is removed by a limiter. For this reason, it is possible to configure a modulation device with lower power consumption.
【００１５】[0015]
【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例について図面を参照し
て以下に詳細に説明する。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram showing an embodiment of the present invention;
【００１６】図１は、本発明の第１の実施例の構成を示
す図である。図１を参照して、本実施例においては、サ
ンプリングレートをデータレートの２倍とするため、ク
ロック信号１０１のデータレートはレートの２倍とす
る。これにより、分周器１０３の分周数は「２」、Ｎ進
カウンタ１０４は２進カウンタとして構成され、出力は
「０」と「１」の繰り返しとなる。FIG. 1 is a diagram showing the configuration of a first embodiment of the present invention. Referring to FIG. 1, in the present embodiment, the data rate of clock signal 101 is twice the rate in order to set the sampling rate to twice the data rate. Thus, the frequency division number of the frequency divider 103 is “2”, the N-ary counter 104 is configured as a binary counter, and the output is a repetition of “0” and “1”.
【００１７】２値データ信号１０２として、「＋１」と
「−１」の値を用いる。As the binary data signal 102, values of "+1" and "-1" are used.
【００１８】２値データ信号１０２は、積算器１０５に
て積算される。これは、ＧＭＳＫのような周波数変調信
号では、変調信号の位相成分が、データ信号１０２を積
分した値に比例するためである。The binary data signal 102 is integrated by an integrator 105. This is because in a frequency modulation signal such as GMSK, the phase component of the modulation signal is proportional to the value obtained by integrating the data signal 102.
【００１９】積算された積算器１０５の信号は、シフト
レジスタ１０６に入力される。このシフトレジスタ１０
６は、ＧＭＳＫに必要なガウスフィルタ処理を行うため
に用いられる。The integrated signal of the integrator 105 is input to the shift register 106. This shift register 10
Reference numeral 6 is used to perform Gaussian filter processing required for GMSK.
【００２０】ガウスフィルタとしては、図５に示すよう
なトランスバーサル型フィルタで構成できるが、本実施
例では、図５のレジスタ（３段の遅延素子(Ｄ型フリッ
プフロップ)）６０２を、シフトレジスタ１０６で、乗
算器６０３と加算器６０４を、ＲＯＭ１０７で置き換え
ることにより、ガウスフィルタを実現している。As a Gaussian filter, a transversal filter as shown in FIG. 5 can be used. In this embodiment, the register (three-stage delay element (D-type flip-flop)) 602 in FIG. At 106, a Gaussian filter is realized by replacing the multiplier 603 and the adder 604 with the ROM 107.
【００２１】シフトレジスタ１０６の出力信号とＮ進カ
ウンタ１０４の出力信号とは、ＲＯＭ（読み出し専用メ
モリ）１０７へアドレス信号として入力される。The output signal of the shift register 106 and the output signal of the N-ary counter 104 are input to a ROM (read only memory) 107 as an address signal.
【００２２】ＲＯＭ１０７では、アドレス信号を入力信
号としてＧＭＳＫの同相成分および直交成分が２次元の
データ出力として出力される。The ROM 107 outputs an in-phase component and a quadrature component of GMSK as a two-dimensional data output using an address signal as an input signal.
【００２３】ＲＯＭ１０７の２次元出力信号は、ＤＡ変
換器１０８で各次元独立にディジタル信号からアナログ
信号へ変換される。The two-dimensional output signal of the ROM 107 is converted from a digital signal to an analog signal by a DA converter 108 independently for each dimension.
【００２４】そしてＤＡ変換器１０８の出力信号には高
調波成分が含まれているので、ローパルフィルタ（ＬＰ
Ｆ）１０９を用いて高調波成分を取り除く。Since the output signal of the DA converter 108 contains a harmonic component, the low-pass filter (LP
F) Remove harmonic components using 109.
【００２５】ローパスフィルタ（ＬＰＦ）１０９の出力
信号は、直交変調器１１１に入力されて直交変調され、
無線周波数へ変換される。無線周波数へ変換するための
搬送波は発振器１１０から供給される。The output signal of the low-pass filter (LPF) 109 is input to a quadrature modulator 111 and quadrature-modulated.
Converted to radio frequency. A carrier for conversion to a radio frequency is supplied from an oscillator 110.
【００２６】直交変換された信号は、本来、図７（ｂ）
に示すように、振幅成分が一定値を保たなければならな
いが、サンプリングレートがデータレートの２倍程度で
は、周波数帯域幅に比べ、サンプリング周波数が高くな
いので歪みが発生し、図７（ａ）に示すように、振幅成
分に変動が伴う。The signal subjected to the orthogonal transformation is originally shown in FIG.
As shown in FIG. 7, the amplitude component must keep a constant value. However, when the sampling rate is about twice the data rate, distortion occurs because the sampling frequency is not higher than the frequency bandwidth, and distortion occurs. As shown in ()), the amplitude component fluctuates.
【００２７】そこで、本実施例においては、振幅成分を
一定値に取り除くためにリミッタ１１２にて振幅を一定
値としている。In this embodiment, the limiter 112 sets the amplitude to a constant value in order to remove the amplitude component to a constant value.
【００２８】本実施例の動作及び構成の詳細について以
下に説明する。The operation and configuration of this embodiment will be described in detail below.
【００２９】ＧＭＳＫ変調を実現するための基本的な構
成は、図８（ａ）に示すようなものとなる。データ信号
９０１は、ガウスフィルタ９０２にて帯域制限され、帯
域制限された後に、電圧制御発振器（ＶＣＯ）９０３で
周波数変調され、ＧＭＳＫ信号として出力される。The basic configuration for realizing the GMSK modulation is as shown in FIG. The data signal 901 is band-limited by the Gaussian filter 902, band-limited, frequency-modulated by a voltage-controlled oscillator (VCO) 903, and output as a GMSK signal.
【００３０】図８（ａ）に示した方式は、その構成は簡
単であるが、精度の高いＶＣＯの実現が困難であるた
め、携帯端末のような小型かつ高い周波数を用いた装置
には実現が困難とされている。The method shown in FIG. 8A has a simple structure, but it is difficult to realize a highly accurate VCO, and therefore, the method shown in FIG. Is difficult.
【００３１】図８（ｂ）は、図８（ａ）に示したＶＣＯ
９０３を、積分器９０７と位相変調器９０８とで構成し
たものを示している。FIG. 8B shows the VCO shown in FIG.
903 is configured by an integrator 907 and a phase modulator 908.
【００３２】図８（ｃ）は、さらに、ガウスフィルタ９
０６および積分器９０７が線形演算となることを用い
て、順序を入れ替えた構成を示している。FIG. 8C further shows a Gaussian filter 9.
FIG. 11 shows a configuration in which the order is changed by using the fact that 06 and the integrator 907 perform a linear operation.
【００３３】図８（ｃ）における積分器９１１が、図１
の積算器１０５に対応し、図８（ｃ）におけるガウスフ
ィルタ９１２および位相変調器９１３の合成した演算
を、本実施例では、図１のシフトレジスタ１０６および
ＲＯＭ１０７で実現している。The integrator 911 in FIG.
In the present embodiment, the arithmetic operation performed by the Gaussian filter 912 and the phase modulator 913 in FIG. 8C is realized by the shift register 106 and the ROM 107 in FIG.
【００３４】引き続いて図１に示した本実施例の基本的
な構成について以下に説明する。Subsequently, a basic configuration of the embodiment shown in FIG. 1 will be described below.
【００３５】図２に、データ信号１０２を積算する積算
器１０５の構成を示す。入力信号３０１は、１データ前
の積算結果（遅延素子３０４の出力）と加算器３０３に
て加算され、新たな積算結果３０５として出力される。FIG. 2 shows the configuration of the integrator 105 for integrating the data signal 102. The input signal 301 is added to the integration result of one data before (the output of the delay element 304) by the adder 303 and output as a new integration result 305.
【００３６】ここで、加算器３０３は「４」の剰余をと
る（Ｍｏｄｕｌｏ ４）。すなわち、図６に示すよう
に、入力として「＋１」または「−１」の２値をとり、
出力信号は「０」、「１」、「２」、「３」のいずれか
を取る。Here, the adder 303 takes the remainder of "4" (Modulo 4). That is, as shown in FIG. 6, two values of “+1” or “−1” are taken as input,
The output signal takes one of "0", "1", "2", and "3".
【００３７】本来は、図６（ｃ）の期待値のように、
「４」、「５」、…とすべての整数が出力される方が、
後段のＲＯＭ１０７のテーブル値の生成が簡単になる
が、積算器１０５の出力信号のビット数が大きくなり、
時にはオーバーフローするために、ハードウェアの増大
へとつながること、及び、位相は０〜２πの範囲でのみ
変化するので、積算値の「０」と「４」に対応するそれ
ぞれの位相は、ともに同じ「０」に、また「１」や
「５」は「π／２」に、さらに「２」や「６」は「π」
に、そして「３」や「７」は「−π／２」となるので、
加算器３０３が「４」の剰余をとる構成としても、問題
なく動作する。そして、図２の加算器（積算器）は、
「４」の剰余を用いた方がハードウェア規模の削減の上
で有利となる。Originally, as shown in the expected value of FIG.
"4", "5", ... all the integers are output,
Although the generation of the table value in the ROM 107 at the subsequent stage is simplified, the number of bits of the output signal of the integrator 105 increases,
Since the overflow sometimes leads to an increase in hardware, and since the phase changes only in the range of 0 to 2π, the respective phases corresponding to the integrated values “0” and “4” are the same. "0", "1" and "5" are "π / 2", and "2" and "6" are "π".
And “3” and “7” become “−π / 2”,
Even if the adder 303 takes the remainder of “4”, it operates without any problem. The adder (integrator) in FIG.
Using the remainder of "4" is advantageous in reducing the hardware scale.
【００３８】積算器１０５から出力される２ビットの信
号は、シフトレジスタ１０６へ入力される。The 2-bit signal output from the integrator 105 is input to the shift register 106.
【００３９】シフトレジスタ１０６はガウスフィルタで
実現する上で必要な遅延素子群の役目を果たしている。
前述したように、ガウスフィルタの構成の一例は、図５
に示すようなトランスバーサル型のフィルタとなる。図
５における、遅延素子６０２がシフトレジスタ１０６に
対応する。The shift register 106 plays a role of a delay element group necessary for realizing a Gaussian filter.
As described above, an example of the configuration of the Gaussian filter is shown in FIG.
The transversal type filter shown in FIG. The delay element 602 in FIG. 5 corresponds to the shift register 106.
【００４０】また、図５における乗算器６０３や加算器
６０４の演算は、図１におけるＲＯＭ１０７でテーブル
を引く（アドレス信号を入力してＲＯＭのデータを読み
出す）ことに対応する。The operation of the multiplier 603 and the adder 604 in FIG. 5 corresponds to a table lookup (input of an address signal and reading of data in the ROM) in the ROM 107 in FIG.
【００４１】前述したように、ＲＯＭ１０７の入力は、
シフトレジスタ１０６とＮ進カウンタ１０４の出力とさ
れる。この場合、Ｎ進カウンタ１０４の出力信号はデー
タレートの２倍で変化するので、ＲＯＭ１０７の入力信
号（アドレス入力）もデータレートの２倍で変化する。
すなわち、ダブルサンプリング動作となる。As described above, the input of the ROM 107 is
These are output from the shift register 106 and the N-ary counter 104. In this case, since the output signal of the N-ary counter 104 changes at twice the data rate, the input signal (address input) of the ROM 107 also changes at twice the data rate.
That is, a double sampling operation is performed.
【００４２】ＲＯＭ１０７では、前述のガウスフィルタ
処理と位相変調処理されたもののと等価（同等）の信号
が出力される。The ROM 107 outputs a signal equivalent (equivalent) to the signal that has been subjected to the Gaussian filter processing and the phase modulation processing described above.
【００４３】ＲＯＭ１０７のアドレス信号とデータ信号
の関係は次のようになる。The relationship between the address signal and the data signal of the ROM 107 is as follows.
【００４４】アドレス信号を（ｘn，ｘn-1，ｘn-2，ｘ
n-3）、データ信号を（ｘn，ｙn）とすると、次式
（１）〜（３）となる。The address signal is given by (x n , x n-1 , x n-2 , x
n-3), the data signal (x n, When y n), the following equation (1) to (3).
【００４５】 θn＝ｈ0ｘn＋ｈ1ｘn-1＋ｈ2ｘn-2＋ｈ3ｘn-3 …(1) ｘn＝ｃｏｓ（θn） …(2) ｙn＝ｓｉｎ（θn） …(3)[0045] θ n = h 0 x n + h 1 x n-1 + h 2 x n-2 + h 3 x n-3 ... (1) x n = cos (θ n) ... (2) y n = sin (θ n )… (3)
【００４６】データ信号は２次元信号となる。ここで、
ｈ0，ｈ1，ｈ2，ｈ3はガウスフィルタのインパルス応答
値である。The data signal is a two-dimensional signal. here,
h 0 , h 1 , h 2 , h 3 are impulse response values of the Gaussian filter.
【００４７】このように、アドレス信号（ｘn，ｘn-1，
ｘn-2，ｘn-3）を与えると、データ信号（ｘn，ｙn）
が、１対１対応で決定するので、複雑な演算を行わなく
ても、ＲＯＭ１０７にてテーブルルックアップにより引
き出すことができる。As described above, the address signals (x n , x n−1 ,
Given a x n-2, x n- 3), the data signal (x n, y n)
However, since they are determined on a one-to-one basis, they can be extracted by table lookup in the ROM 107 without performing complicated calculations.
【００４８】ＲＯＭ１０７の出力信号は、ＤＡ変換器１
０８で２次元のアナログ信号へ変換される。The output signal of the ROM 107 is supplied to the DA converter 1
At 08, it is converted into a two-dimensional analog signal.
【００４９】アナログ変換された信号には、折り返し成
分（ａｌｉａｓｉｎｇ；エイリアス成分）が含まれてい
るのでＬＰＦ１０９でこの成分を除去する。Since the analog-converted signal contains an aliasing component, the LPF 109 removes this component.
【００５０】ＬＰＦ１０９の出力信号は、高周波信号へ
変換するために、発振器１１０で搬送波を発生させ、直
交変調器１１１を用いて周波数変換を行う。In order to convert the output signal of the LPF 109 into a high-frequency signal, a carrier is generated by an oscillator 110 and frequency conversion is performed using a quadrature modulator 111.
【００５１】前述したように、ＧＭＳＫ信号は、本来一
定振幅の信号となるが、直交変調器１１１の出力信号は
図７（ａ）に示すように振幅成分に変動が生じている。
これは、サンプリングレートがデータレートの２倍であ
るために発生する。As described above, the GMSK signal originally has a constant amplitude, but the output signal of the quadrature modulator 111 has a variation in the amplitude component as shown in FIG. 7A.
This occurs because the sampling rate is twice the data rate.
【００５２】ＧＭＳＫは、線形変調方式に比べ、周波数
帯域幅が広くなるために、サンプリングレートがレート
の２倍程度では、折り返し歪み成分をＬＰＦ１０９で十
分に取れないためである。This is because the GMSK has a wider frequency bandwidth than the linear modulation method, so that the aliasing distortion component cannot be sufficiently obtained by the LPF 109 when the sampling rate is about twice the rate.
【００５３】そこで、この振幅変動を取り除くためにリ
ミッタ１１２にて振幅を一定値にする。すなわち、リミ
ッタ１１２を通すことにより、振幅成分は、図７（ａ）
から図７（ｂ）に示すように変化する。Therefore, in order to remove the amplitude fluctuation, the limiter 112 sets the amplitude to a constant value. That is, by passing through the limiter 112, the amplitude component is changed as shown in FIG.
From FIG. 7 (b).
【００５４】リミッタ１１２は、その入出力の関係が非
線形であるため、非線形歪みが発生するが、サンプリン
グレートをデータレートの２倍程度にしておけば、この
非線形歪みは、無視できるぐらいの量とされる。The limiter 112 generates nonlinear distortion because its input / output relationship is nonlinear. However, if the sampling rate is set to about twice the data rate, the nonlinear distortion can be reduced to a negligible amount. Is done.
【００５５】本発明の一実施例の構成の具体例について
以下に説明する。積算器１０５は、図２に示す演算回路
で構成され、加算器３０３および遅延素子３０４のビッ
ト数は４値表現となるためそれぞれ２ビットとされる。A specific example of the configuration of one embodiment of the present invention will be described below. The integrator 105 is configured by the arithmetic circuit shown in FIG. 2, and the number of bits of the adder 303 and the delay element 304 is 2 bits because they are expressed in four values.
【００５６】シフトレジスタ１０６は、ビット数２の遅
延素子が３段縦続形態に接続された構成とされる。The shift register 106 has a configuration in which delay elements having two bits are connected in a three-stage cascade configuration.
【００５７】ＲＯＭ１０７は、シフトレジスタ１０６か
ら、２ビット×４本が、Ｎ進カウンタ１０４から、２本
の合計１０本がアドレス信号として供給される。The ROM 107 is supplied with 2 bits × 4 lines from the shift register 106 and the N-ary counter 104 with 2 lines as a total of 10 lines as address signals.
【００５８】出力は２次元信号のそれぞれが８ビット出
力として、１６ビット出力となる。すなわち、１Ｋ×１
６ビット構成のＲＯＭにて、図１に示したＲＯＭ１０７
を構成することができる。The output is a 16-bit output, where each of the two-dimensional signals is an 8-bit output. That is, 1K × 1
The ROM 107 shown in FIG.
Can be configured.
【００５９】ＬＰＦ１０９は、遅延歪みの少ないベッセ
ルフィルタを用いて構成されている。The LPF 109 is constituted by using a Bessel filter having a small delay distortion.
【００６０】データ信号１０２は「＋１」か「−１」の
２値をとるものとし、図２の加算器３０３では、「４」
の剰余をとるので「−１」は「３」として加算器３０３
へ入力される。It is assumed that the data signal 102 has a binary value of "+1" or "-1", and the adder 303 of FIG.
, "-1" is set to "3" and the adder 303
Is input to
【００６１】例えば４の剰余の計算例として次式（４）
のようになる。For example, as an example of calculating the remainder of 4, the following equation (4)
become that way.
【００６２】 ２−１＝２＋３＝１ （ｍｏｄ４） …(4)2-1 = 2 + 3 = 1 (mod 4) (4)
【００６３】この様子を図６に示す。通常の加算では図
６（ｃ）の期待値のようになるが、本実施例では、加算
器３０３にて、４の剰余を取るので、図６（ｂ）の出力
のようになる。FIG. 6 shows this state. In the case of ordinary addition, the expected value is as shown in FIG. 6C. In the present embodiment, however, since the adder 303 takes the remainder of 4, the output is as shown in FIG. 6B.
【００６４】これをハードウェアで実現すると、加算器
３０３は入力がそれぞれ２ビット、出力が２ビットとな
り、入力端子３０１からは「＋１」のときは、２進数で
“０１”が、また「−１」のときは２進数で“１１”が
入力される。When this is realized by hardware, the adder 303 has 2 bits for input and 2 bits for output. When "+1" is input from the input terminal 301, "01" is represented by a binary number and "-" is represented by "-". When "1", "11" is input in binary.
【００６５】前述したように、ＲＯＭ１０７では、ガウ
スフィルタの演算と位相変調の演算に相当する処理が行
われる。ガウスフィルタの演算の例として、図５に示し
たトランスバーサル型フィルタで説明する。As described above, in the ROM 107, processing corresponding to the calculation of the Gaussian filter and the calculation of the phase modulation are performed. As an example of the operation of the Gaussian filter, a transversal filter shown in FIG. 5 will be described.
【００６６】図５における、入力端子６０１及び各段の
遅延素子６０２からそれぞれ出力される信号が、シフト
レジスタ１０６から出力される信号と等価となる。これ
らの値と、乗算器６０３で掛ける係数を、それぞれ（ｘ
n，ｘn-1，ｘn-2，ｘn-3）、（ｈ0，ｈ1，ｈ2，ｈ3）と
すると、トランスバーサル型ディジタルフィルタの出力
信号６０５は、次式（５）で与えられる。In FIG. 5, the signals output from the input terminal 601 and the delay element 602 at each stage are equivalent to the signals output from the shift register 106. These values are multiplied by a coefficient to be multiplied by the multiplier 603 by (x
n, x n-1, x n-2, x n-3), when the (h 0, h 1, h 2, h 3), the output signal 605 of the transversal type digital filter, the following equation (5) Given by
【００６７】 θn＝ｈ0ｘn＋ｈ1ｘn-1＋ｈ2ｘn-2＋ｈ3ｘn-3 …(5)[0067] θ n = h 0 x n + h 1 x n-1 + h 2 x n-2 + h 3 x n-3 ... (5)
【００６８】もう一方の位相変調は、次式（６）、
（７）で与えられる。The other phase modulation is given by the following equation (6):
Given by (7).
【００６９】ｘn＝ｃｏｓ（θn） …(6) ｙn＝ｓｉｎ（θn） …(7)X n = cos (θ n ) (6) y n = sin (θ n ) (7)
【００７０】これらの演算を予め行ておき、ＲＯＭ１０
７にテーブルとして値を入れておくことにより、アドレ
ス信号（ｘn，ｘn-1，ｘn-2，ｘn-3）をＲＯＭ１０７に
入力することにより、データ信号（ｘn，ｙn）を取り出
すことができる。These calculations are performed in advance and the ROM 10
By you put a value as a table 7, by inputting the address signal (x n, x n-1 , x n-2, x n-3) to the ROM 107, the data signal (x n, y n) Can be taken out.
【００７１】アドレス信号（ｘn，ｘn-1，ｘn-2，
ｘn-3）は、本来、図６（ｃ）の期待値に示すように数
値が連続的に変化している必要があるが、積算器１０５
にて、「４」の剰余をとっているため、「３」→「０」
や、「０」→「３」のように、不連続に変化することに
なる。Address signals (x n , x n-1 , x n-2 ,
x n−3 ) should originally have a continuously changing numerical value as shown in the expected value of FIG.
Since the remainder of “4” is taken, “3” → “0”
Or a discontinuous change such as “0” → “3”.
【００７２】このため、ＲＯＭ１０７に格納するデータ
の作成に際し、不連続な変化に対しては、図６（ｃ）の
期待値のような数値に、一度変換してデータを作成する
必要がある。図６（ｃ）の期待値から出力への値の変換
は、１対１対応であることから、４の剰余を取ることに
より不具合が発生することはない。For this reason, when creating data to be stored in the ROM 107, it is necessary to once convert the discontinuous change into a numerical value such as the expected value in FIG. Since the conversion of the value from the expected value to the output in FIG. 6C is on a one-to-one basis, no problem occurs by taking the remainder of four.
【００７３】なお、本実施例では、クロックレートがデ
ータレートの２倍であるため、上記のデータ信号とは別
に、データレートとは半データレートずれたタイミング
の次式（７）のような信号も必要となる。In this embodiment, since the clock rate is twice the data rate, apart from the above-mentioned data signal, a signal represented by the following equation (7) having a timing shifted by a half data rate from the data rate is used. Is also required.
【００７４】 [0074]
【００７５】もう一方の位相変調は次式（９）、（１
０）で与えられる。The other phase modulation is expressed by the following equations (9) and (1).
0).
【００７６】ｘn+1/2＝ｃｏｓ（θn+1/2） …(9) ｙn+1/2＝ｓｉｎ（θn+1/2） …(10)X n + 1/2 = cos (θ n + 1/2 ) (9) y n + 1/2 = sin (θ n + 1/2 ) (10)
【００７７】図９に、ガウスフィルタにおけるインパル
ス応答（ｈ0，ｈ1，ｈ2，ｈ3）と（ｈ0′，ｈ1′，
ｈ2′，ｈ3′）の関係を示す。FIG. 9 shows the impulse responses (h 0 , h 1 , h 2 , h 3 ) and (h 0 ′, h 1 ′,
h 2 ′, h 3 ′).
【００７８】図１において、シフトレジスタ１０６から
ＲＯＭ１０７に供給されるアドレス信号は同じである
が、ＲＯＭ１０７からの出力信号が異なる。これは、図
１に示すように、ＲＯＭ１０７のアドレスとして、Ｎ進
カウンタ１０４の出力信号を与えることにより実現され
ている。すなわち、Ｎ進カウンタ１０４の出力が「０」
の時には、ＲＯＭ１０７から出力信号（ｘn，ｙn）を出
力し、Ｎ進カウンタ１０４の出力が「１」の時は、ＲＯ
Ｍ１０７から出力信号（ｘn+1/2，ｙn+1/2）を出力す
る。In FIG. 1, the address signal supplied from the shift register 106 to the ROM 107 is the same, but the output signal from the ROM 107 is different. This is realized by providing an output signal of the N-ary counter 104 as an address of the ROM 107 as shown in FIG. That is, the output of the N-ary counter 104 is “0”
When the when the output signal from the ROM107 (x n, y n) and outputting the output of the N-ary counter 104 is "1", RO
An output signal (x n + 1/2 , y n + 1/2 ) is output from M107.
【００７９】これにより、ＲＯＭ１０７からはデータレ
ートの２倍のレートにてデータが出力される。As a result, data is output from the ROM 107 at twice the data rate.
【００８０】また、ＬＰＦ１０９の特性はベッセルフィ
ルタで実現している。これは、ＲＯＭ１０７から出力さ
れる信号はガウスフィルタ特性に近い周波数特性を持っ
ているので、この特性の形をあまり変えないベッセルフ
ィルタで構成したものである。これにより、リミッタ１
１２で振幅制限してもこれによる非線形歪みの影響を少
なくできる。The characteristics of the LPF 109 are realized by a Bessel filter. Since the signal output from the ROM 107 has a frequency characteristic close to the Gaussian filter characteristic, the signal is constituted by a Bessel filter which does not change the shape of this characteristic very much. Thereby, the limiter 1
Even if the amplitude is limited at 12, the influence of nonlinear distortion due to this can be reduced.
【００８１】次に、本発明の第２の実施例について説明
する。Next, a second embodiment of the present invention will be described.
【００８２】本実施例においては、図１に示した前記実
施例における積算器１０５とシフトレジスタ１０６を、
図３に示すように、一体化して構成したものである。こ
れにより、遅延素子（図中Ｄで示す）の数を１つ減らす
ことができる。In this embodiment, the integrator 105 and the shift register 106 in the embodiment shown in FIG.
As shown in FIG. 3, it is configured integrally. Thus, the number of delay elements (indicated by D in the figure) can be reduced by one.
【００８３】また、図４に示すようにカウンタ５０２の
ＭＳＢ（最上位ビット）を分周器の出力信号として用い
ることにより、図１の分周器１０３とＮ進カウンタ１０
４を一体化することも可能とされ、これによりハードウ
ェア規模の縮減および消費電力の低減を図ることができ
る。Also, as shown in FIG. 4, by using the MSB (most significant bit) of the counter 502 as an output signal of the frequency divider, the frequency divider 103 of FIG.
4 can also be integrated, thereby reducing hardware scale and power consumption.
【００８４】以上本発明を上記実施例に即して説明した
が、本発明は上記実施例の構成にのみ限定されるもので
なく、本発明の原理に準ずる各種形態及び変形を含むこ
とは勿論である。Although the present invention has been described with reference to the above embodiment, the present invention is not limited to the configuration of the above embodiment, but includes various forms and modifications in accordance with the principle of the present invention. It is.
【００８５】[0085]
【発明の効果】以上説明したように、本発明によれば、
ＧＭＳＫ変調におけるサンプリングレートをデータレー
トの２倍程度で実現できるようになり、これにより、消
費電力を削減する、という効果を奏する。その理由は以
下の通りである。As described above, according to the present invention,
The sampling rate in the GMSK modulation can be realized at about twice the data rate, which has the effect of reducing power consumption. The reason is as follows.
【００８６】すなわちＧＭＳＫ変調波は、他の線形変調
に比べ、周波数帯域幅が拡がるため、サンプリングレー
トをデータレートよりも、かなり高くする必要がある
が、サンプリングレートを高くすると、回路素子の消費
電力が大きくなる。特にＤＡ変換器の消費電力が大きく
なり、携帯端末のように消費電力の低減が重要な要素と
なる分野では、問題となる。本発明においては、サンプ
リングレートを落とし、これによって発生する歪みをリ
ミッタで取り除く構成としたことにより、ＧＭＳＫとほ
ぼ同じ特性を持つ変調信号を生成することができるよう
にしたものであり、消費電力の削減を達成している。こ
のため、本発明は、携帯端末のような消費電力低減が重
要な要素となる装置に適用した場合に、有効とされ、そ
の実用的価値は極めて高い。That is, since the GMSK modulated wave has a wider frequency bandwidth than other linear modulations, it is necessary to set the sampling rate much higher than the data rate. Becomes larger. In particular, the power consumption of the D / A converter increases, and this is a problem in a field where reduction of power consumption is an important factor such as a portable terminal. In the present invention, a modulation signal having substantially the same characteristics as GMSK can be generated by reducing the sampling rate and removing the distortion generated by the limiter, thereby reducing power consumption. Reductions have been achieved. Therefore, the present invention is effective when applied to a device such as a portable terminal in which power consumption reduction is an important factor, and its practical value is extremely high.
【図１】本発明の一実施例の構成を示す図である。FIG. 1 is a diagram showing a configuration of an embodiment of the present invention.
【図２】本発明の一実施例における積算器の構成を示す
図である。FIG. 2 is a diagram showing a configuration of an integrator according to one embodiment of the present invention.
【図３】本発明の別の実施例において、積算器とシフト
レジスタを組み合わせた構成を示す図である。FIG. 3 is a diagram showing a configuration in which an integrator and a shift register are combined in another embodiment of the present invention.
【図４】本発明の別の実施例において、分周器とＮ進カ
ウンタを組み合わせた構成を示す図である。FIG. 4 is a diagram showing a configuration in which a frequency divider and an N-ary counter are combined in another embodiment of the present invention.
【図５】ガウスフィルタのハードウェア構成を示す図で
ある。FIG. 5 is a diagram illustrating a hardware configuration of a Gaussian filter.
【図６】積算器の入力と出力の関係を説明するための図
である。FIG. 6 is a diagram for explaining a relationship between an input and an output of an integrator.
【図７】リミッタの入力信号と出力信号を２次元的に模
式的に示す図である。FIG. 7 is a diagram schematically illustrating an input signal and an output signal of a limiter in a two-dimensional manner.
【図８】ＧＭＳＫ変調方式の一般的な構成例を説明する
ための図である。FIG. 8 is a diagram for describing a general configuration example of a GMSK modulation scheme.
【図９】ガウスフィルタのインパルス応答を示す図であ
る。FIG. 9 is a diagram showing an impulse response of a Gaussian filter.
【図１０】従来技術の構成の一例を示す図である。FIG. 10 is a diagram illustrating an example of a configuration according to the related art.
１０１ クロック信号 １０２ データ信号 １０３ 分周器 １０４ Ｎ進カウンタ １０５ 積算器 １０６ シフトレジスタ １０７ ＲＯＭ １０８ ＤＡ変換器 １０９ ＬＰＦ １１０ 発振器 １１１ 直交変調器 １１２ リミッタ １１３ 出力信号 ２０１ 入力データ ２０２ クロック ２０３ アップダウンカウンタ ２０４ シフトレジスタ ２０５ カウンタ ２０６ ＲＯＭ ２０７ ＤＡ変換器 ２０８ 直交変換器 ２０９ 変調出力 ３０１ データ入力 ３０２ クロック入力 ３０３ 加算器 ３０４ 遅延素子 ３０５ 積算結果 ４０１ データ入力 ４０２ クロック入力 ４０３ 加算器 ４０４ 遅延素子 ４０５ シフトレジスタ出力 ５０１ クロック入力 ５０２ カウンタ ５０３ 分周出力 ５０５ カウンタＭＳＢ出力 ５０６ カウンタＬＳＢ出力 ６０１ 信号入力 ６０２ 遅延素子 ６０３ 乗算器 ６０４ 加算器 ６０５ 信号出力 ９０１ データ入力 ９０２ ガウスフィルタ ９０３ ＶＣＯ ９０４ 変調出力 ９０５ データ入力 ９０６ ガウスフィルタ ９０７ 積分器 ９０８ 位相変調器 ９０９ 変調出力 ９１０ データ入力 ９１１ 積分器 ９１２ ガウスフィルタ ９１３ 位相変調器 ９１４ 変調出力 101 clock signal 102 data signal 103 frequency divider 104 N-ary counter 105 integrator 106 shift register 107 ROM 108 DA converter 109 LPF 110 oscillator 111 quadrature modulator 112 limiter 113 output signal 201 input data 202 clock 203 up / down counter 204 shift Register 205 Counter 206 ROM 207 DA converter 208 Quadrature transformer 209 Modulation output 301 Data input 302 Clock input 303 Adder 304 Delay element 305 Integration result 401 Data input 402 Clock input 403 Adder 404 Delay element 405 Shift register output 501 Clock input 502 Counter 503 Divided output 505 Counter MSB output 506 Counter LSB output 601 Signal input 602 Delay Element 603 Multiplier 604 Adder 605 Signal output 901 Data input 902 Gauss filter 903 VCO 904 Modulation output 905 Data input 906 Gauss filter 907 Integrator 908 Phase modulator 909 Modulation output 910 Data input 911 Integrator 912 Gauss filter 913 914 Modulation output
Claims (4)
変調処理機能を備え、ディジタル的にＧＭＳＫ変調信号
を発生させる装置において、 サンプリングレートをデータレートの所定倍、好ましく
は２倍程度とし、サンプリングレートをこのように低く
したことによって発生する折り返し歪みについては、直
交変調後にリミッタにて振幅歪みを取り除くように構成
したことを特徴とする疑似ＧＭＳＫ変調装置。An apparatus for digitally generating a GMSK modulation signal having an integration function, a Gaussian filter processing function, and a phase modulation processing function, wherein the sampling rate is set to a predetermined multiple of the data rate, preferably about twice. A pseudo GMSK modulation device characterized in that the aliasing distortion caused by reducing the amplitude of the signal is reduced by the limiter after quadrature modulation.
号を入力し前記データレートのクロック信号を出力する
分周器と、 前記データレートのＮ倍のレートのクロック信号でカウ
ントするＮ進カウンタと、 ２値データ信号を入力し４の剰余で積算を行い４値の積
算信号を出力する積算器と、 前記積算器の出力信号を入力し、前記分周器の出力信号
のクロックタイミングでシフトさせるシフトレジスタ
と、 前記シフトレジスタの各段の出力信号と前記Ｎ進カウン
タの出力信号をアドレスとし、変調信号の同相成分およ
び直交成分を出力するＲＯＭ（読み出し専用メモリ）
と、 前記ＲＯＭの同相成分および直交成分のそれぞれをアナ
ログ信号に変換するＤＡ変換器と、 前記ＤＡ変換器から出力される同相成分および直交成分
それぞれの高調波成分を除去する低域濾波器と、 高周波正弦波を発生する発振器と、前記低域濾波器の同
相成分出力および直交成分出力を前記発振器の出力信号
で直交変調を行う直交変調器と、 前記直交変調器の出力信号の振幅変動を除去するための
リミッタと、 を備えてなることを特徴とする疑似ＧＭＳＫ変調装置。2. A frequency divider which inputs a clock signal having a rate of N times the data rate and outputs a clock signal having the data rate, and an N-ary counter which counts with a clock signal having a rate of N times the data rate. An integrator that receives a binary data signal, performs integration with a remainder of four, and outputs a four-valued integrated signal, and receives an output signal of the integrator and shifts the output signal of the frequency divider at a clock timing. A shift register, and a ROM (read-only memory) that outputs an in-phase component and a quadrature component of a modulation signal using an output signal of each stage of the shift register and an output signal of the N-ary counter as an address.
A DA converter that converts each of the in-phase component and the quadrature component of the ROM into an analog signal; a low-pass filter that removes a harmonic component of each of the in-phase component and the quadrature component output from the DA converter; An oscillator that generates a high-frequency sine wave; a quadrature modulator that performs quadrature modulation of an in-phase component output and a quadrature component output of the low-pass filter with an output signal of the oscillator; and removing an amplitude variation of an output signal of the quadrature modulator. A pseudo GMSK modulation device, comprising:
レジスタを構成する遅延素子と共用する構成としたこと
を特徴とする請求項２記載の疑似ＧＭＳＫ変調装置。3. The pseudo GMSK modulation apparatus according to claim 2, wherein said integrator is configured to share its delay element with a delay element constituting said shift register.
力として用い、前記分周器と前記Ｎ進カウンタとを一体
で構成したことを特徴とする請求項２記載の疑似ＧＭＳ
Ｋ変調装置。4. The pseudo GMS according to claim 2, wherein the most significant bit of the counter is used as an output of the frequency divider, and the frequency divider and the N-ary counter are integrated.
K modulator.
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|---|---|---|---|
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| JP24900296A JP3147000B2 (en) | 1996-08-30 | 1996-08-30 | Pseudo GMSK modulator |
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| JP24900296A Expired - Fee Related JP3147000B2 (en) | 1996-08-30 | 1996-08-30 | Pseudo GMSK modulator |
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